JPS5991549A - 命令バツフアへの命令語格納方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理システムの命令シーケンスのステッ
プに含１れる分岐条件判定ステップ実行処理に先立って
判別結果を子側しつつ次の命令の先取りを行ない命令バ
ッファに命令の待行列を形成セ゛しめるための命令バッ
ファへの命令語格納方式に関する。

従来技術 少なくとも１個の分岐命令を含む命令群が記１．は装置
に命令シーケンスの形で格納されているデータ処理シス
テムに訃いては、このような命令シーケンスの実行は、
次のように行なわれる。

まず、前記記憶装置の分岐元アドレスに分岐命令が格納
される。仄に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実１■され、
この奥行結果により次に実行される命令が明らかになる
。このようなシステムｔま米国特ｉｌｌ’　４．２０へ
９２７号に提案されている。しかし、このシステムでは
、分岐命令先取り制御において実行結果の判別時まで命
令先取り制御を停止させると、処理の迅速化が妨りられ
る。

この欠点の除去のため、分岐命令の実行結果を予め予測
しこの予測に従って命令先取りを行なう方式が提案され
ている。この予測が正しく行なわれたときにｔ」−、デ
ータ処理システムは処理時間の少ない遅れで稼働Ｊる。

例えば、そのような従来の予測方式としては次の３つの
方式がある。第１の予σ４り方式では、全ての分岐命令
の分岐先方向が成功側または不成功側のいずれか一方の
みに予測されている。

他の１つの予測方式では、過去の事実に基ついて分岐先
方向を予測する。すなわち、同じ分１岐醋令の過去の実
行結果において分岐先がすでに明らかにされているとい
う事実を用いてこの結果に基づいて予測を行なうことに
より予測的中率を茜めている。このような予測方式の代
表例が特開昭５７−７６６３８号公報に示されている。

さらにもう１つの予測方式では１分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し分岐命
令の発生に応答してこれら分岐指示フラグを参照するこ
とによシ分岐先を予１１ｔｌｌしている。この例の詳細
は特開昭５３−７４８５７号公報を参照できる。しかし
、上述の３つのいずれの予測方式においても分岐命令の
読出し、解読が必要的 不可欠であシ、予測痺中にもかかわらずこれらの読出し
および解読動作外だけ処理が遅れるという欠点がある。

この欠点を除去する予測方式が！［！ｆ開昭５７−５９
２５３号公報に示されている。この方式で１１、上記１
．（テ↓り置の命令部の写しである命令キャッジ−メモ
リのブロックに対応して該ブロック中に含寸れる分岐命
令の分岐先アドレスを、該ブロックの仄にノエッチされ
るべきブロックのアドレスとして！’ｔＬ憶手段に保持
している。命令先取り動作において、命令キャッジ−メ
モリへのアクセスと同時に前記記記憶手段をアクセスし
て前記分岐先アドレスを胱出し、Ｒ７ｅみ出された分岐
先アドレスにより先取りすべき命令のアドレスを決冗し
１いるＡ　ｖＬｋいて、この方式は上述の従来の３つの
予測方式と異なり処理の迅速化にイ〕効である。しかし
、この方式では、食合キャッシュメモリのブロック対応
で予測するため、該ブロックに分岐命令が被数個存在す
るときにはそのそれぞれの分岐命令に対応して予測を行
なうことができない。この結果、精度の粗い予６１す的
中率しか得られないという欠点がある。

発明の目的 本発明の目的ｔま上述の欠点を除去するようにした命令
バッファへの命令語格納方式？提供することにある。

発明の構成 本発明の方式ｔよ、分岐命令のアドレスλ指足する情報
とを勾にして被数対記憶する分岐ヒストリゾ−プル手段
と、 命令先取りｊｆＩＩ作の際に該命令先取り動作において
先取シされる分岐命令のそのアドレスを相ボする情報が
前記分岐ヒストリテーブル手段に登録されているか否か
葡調べる点検手段と、 該点検手段により前記分岐ヒストリテーブル手段に登録
される分岐命令が存在するときに該’ｔＪ岐ヒストリチ
ーフル手段から対応する分岐情報を胱出し該分岐情報に
便い命令先取り動作を継続せしめるように制御する昔金
先取り制餉闇・段と、該命令先取υ副側１手段により前
記分岐ヒストリテーブル手段の記憶、内容に従い命令先
取り動作を行い該先取り命令の待行列を形層せしめる命
令バッファとから構成されている。

発明の原理と作用 本発明の％徴は分岐命令の実行における分岐方向に加え
て分岐先アドレスがその同じ分岐命令の過去の結果の把
握により比教的商い的中率で予υ１り可能であるという
事実に基ついて装置が動作することにある。

発り］の実施例 Ｖζに本発明の一実施例を図面を参照しτ詳細に説明す
る。

第１図を影照すると、本発明の一実施例は、命令アドレ
ス生成回路４０１、命令アドレス変換回路４０２、茄令
屏抗回路４ｏ３、オペランドアドレス生成回路４０４、
オペランドアドレス変換回路４０５、刊ペラント記憶回
路ｋｍするオペランド脱出し回路４０６、命令実行回路
４０７、命令部１．は回路４０８、命令バッファ４０９
、分岐ヒストリテーブル（ＩＪＩＩＴ）４１０、加令ブ
トレスレジスタ４１１、命令アドレス加力−回路４１２
、分岐情報バッファ４１３、詰合整夕１律４１ｙ’６４
１４、分岐情報切換回路４１５１分肢情報し／フタ４１
６．４１７．４１８、および４１９、手酌（Ｍ回路４２
０、アドレス生成回路４２１、選択回路４２２、レジス
タ４２３、命令先取り制御回路４２４およびフリップフ
ロップ４２５がら構成されＣいる。

加令記憶回路４０８３−よひオペランド脱出し回路４０
６内のオペランド記憶回路はともに上記ｔｖ装置そのも
のであっ又もよく、さらに命令記憶回路４０８が主記憶
装置の命令部の一部の写しである加令キャッシュメモリ
、前記オペランド記憶回路が主記憶装置のオペランド部
の一部の写しであるオペランドキャッシュメモリとして
構成されつる。

本発明は前述の命令の処理単位に対応した装随構成を必
ずしも有する必要はなく例えは命令アドレス生成回路４
０１とオペランドアドレス生７Ｊ１４回Ｐ６４０４、命
令アドレス変換回路４０２とオペランドアドレス変換回
路４す５、命令部用、回Ｉｌ′Ｉｊ４０８と刊ペラント
軌出し回路４０６内の記１怠回路が共用婆れたコンヒュ
ータシステムに２いても適用されイ（する。

前記分岐ヒス）　ｌ）テーブル（１３）１１’、１４１
０は分岐命令のアドレスを指定する情報と該分岐６ｒ令
の実行の予６１１１としての分岐成否フラグと分岐先ア
ドレスを第３図に示すように対にして記憶している。前
記命令記憶回路４０８に対する前記命令アドレスレジス
タ（ＩＡ几）４１１は、命令脱出しのリクエストアドレ
スを保持して命令の胱出し動作；ｒ実行する。

さらに前記命令アドレスレジスタ４１ｔ（ＩＡｌすはえ
て保持するレジスタである。前記予ｆｉ１１確認回路４
２０は分岐命令の実行によって生成される実際の分岐命
令の生成結果と前記分岐情報レジスタ４１Ｈに保持され
る該分岐命令の予測情報との一致をとる回路である。前
記アドレス生成回路４２１は前記分岐情報レジスタ４１
９に保持される分岐命令のアドレスと該分岐命令１井の
命令語長と紮加算し分岐Ｎ０（ＪＵｌｌｌｊの命令のｆ
ｂ令アドレスを生成する。

前記選択回路４２２は分岐命令成否、４１号線１１１の
状態に応答して該４ハ号線の状態が分岐（ＪＯを示ずと
き糾１１５（ｒ介して与えられる前記分岐情報レジスタ
４１９に保持される分岐先アドレス部の出力を選択し、
前記純の状態が分岐ＮＵＵ（Ｊ　＞示すとき糾１１６　
ｋ介して力えしれるＯｊｊ記アドアドレス生成回路４２
１カケ３八択し、信号Ｉ％ｌ　１１３をブｒして該３ｆ
３択回路４２２の出力をレジスタ４２３に供給するっｉ
１ｊ記レジスク４２３　＆、Ｊ、分岐命令の予測が失敗
したとき分岐ヒストリチー２ル４１　ｏ　（ＪＪＩｔ’
１つ金史順するだめのものであり、信号線ｉ　ｌ　７　
ｔ−介して命令アドレスレジスタ４１１　（ＩＡＩりに
命令先取りのための新たなアドレスを供給フる。削−記
詰合先取り制御回路４２４は線１０６を介して分岐ヒス
トリブーフル４１０　（ＤＨ’１つから与えら扛る分岐
予測（６号および予測確認回路から線１１２を介して力
えもれる予測成否信号に基づいて命鎗アドレスレジスタ
４１１（ＩＡＨＪの入力を制御する回路である。

次に前記分岐ヒストリテーブル４１０　（Ｌｌｌｌ’ｌ
’　）、前記予測確認回路４２０およびＭｉＪ記命令先
取り制御回路４２４の詳細なブロック図とタイムチャー
トを参照しながら本実施例の動作を詳細に説明する。

第２図を参照すると、前記分岐ヒストＩＪテーブル４１
０　（ＨＨＴ　）　１１−Ｊ、、ティレフトリ記１．は
部５０１、テータ記憶部５０２、テスト回路、５０３．
５０４．５０５、お↓ぴ５０６、プライオリティ回路５
０７、Ｌ／　ヘ）ｂ選択回路５０８、およびオア回路５
０９’ｋ（屈えている。前記記憶部５０１Ｐよび５０２
は、１回のリクエストに対して命令記憶回路４０８から
読出される命令語の単位ヶブロックの単位とし、セット
数１１１、レベル数ｎの記憶部である。

第３図を参照すると、記憶部５０１には分岐命令の分合
アドレスの一部とその内容が南効か否かゲ示ずＶビット
が格納され記憶部５０２には、分岐先アドレスの実アド
レスが格納されている。前記Ｖヒツトは対応する分岐ヒ
ストリチーフル（ＢｋｌＴ　）４１（＋のワードの七効
性ケ示すと同時に該分岐命令の実行の予４１１ｊとして
の、分岐成否フラグの機能をイ１する。この分岐ヒスト
リテーブル（Ｈ）（’ｌす４１０への索引は以下のよう
なセットアソシアティフ法によって行われる。

第５図に示される前自己テスト回路５０３，５０４．５
０５、および５０６はテーブル４１０の谷レベルに対応
して都令アドレスレジスタ４１１（ＩＡｉりに保持ネれ
るリクエストアドレスが各レベルのＬｌｌｌ’ｌ’−Ａ
Ａｉ（ｉはレベルに対応するザフィクスを示す〕に登録
され−Ｃいるか台かを示す信号を信号線１３０．１：Ｈ
，１３２，１３３に出力する。

第４図葡飴照すると、前記テスト回路５０３．５０４．
５０５および５０６のそれぞれは、一致回路７　（＋　
１および大小比較回路７０２から構成されている。前記
比軟回路７０１では、命令アドレスレジスタ（ＩＡＩ（
、）４１１に保持されるリクエストアドレスの一部ＩＡ
Ｒ（：１８−２８）にセットアドレスとして読出された
記憶部５０１の各レベルの内容とを計Ｃ出し前記レジス
タ４１１の内容ＩＡＩも（：４−１７）とが比較され、
等しいアドレスが存在するか台かを検出する。該一致回
路７０１の出力により命令アドレスレジスタ（ｌＡｌす
４１１に保持されるリクエストアドレスで読出されるべ
き命令１７ｆｔの５１３ｙ　ｔ　ｅブロック中にすでに
分岐ヒストリテーブル（ＢＬｔＴ　）　４１０に登録さ
れた分岐命令が存在するか否かが、判明する。しかしリ
クエストアドレスとそれが読出すべき分岐命令との対応
ｔとるには上記一致検出のみでは不十分である。第５図
を参照すると、１回のリクエストで読出される８’１Ｊ
ｙｔｅの命令語のブロック中に２１３ｙｔｅ命令１３ｃ
ｏ、Ａ、ｂｃＩ　　１３Ｃ２の４個の命令が存在する。

命令ＩＪｃ（１、ＢｃＩ、ＢＯ２がともに分岐成功と子
供］された分岐命令であるときには、各々の分岐命令は
ともにそのアドレスの一部が記憶部（１３１１１’−Ａ
Ａ　）　５０１に笠録される。

このとき他の分岐命令から命令Ａに分岐して６ｎ令Ａリ
アトレス＜ｈ＞が前記命令「１１のブロックを読出すた
めのリクエストアドレスとして命令アドレスレジスタ（
ＩＡＩす４１１に保」もされるときには、分岐ヒストｌ
）デーフル（川１１つ４１０から読出されるべき分岐式
１）介の情報ｔま命令の実イＪの経路がら分岐命令ＢＣ
１の情報でなけれはならない。

従ってｎｉｌ　Ｆｆｅレジスタ（ＩＡＲ）４１１に保持
されるリクエストアドレスと前記記憶部（１３）１’ｌ
’−ＡＡ　ｉ　）５０１に保持される分岐命令のアドレ
スとの関係が上記の一致条件とともに次の関係か成立す
るとき対応うるレベルのｌＪｌ■’ｌ’−Ｈｌ　’ｌ’
　ｉ信号が生成８れる。

このイ、−１号は線１３０−１３３’ｉ介してオア回路
５０９にＪｊえられ、該用ムｉ’−ＩＩ　Ｉ　’ｌ’　
ｉ伯カのオア信号が糾１ｏ６ｉ弁して出力され分岐予測
イ目号（ＩＪＩ　ｌ’ｌ’−４」ｌ　’ｌ’信号）とな
る。

ＪＪｌｊ’ｌ’−１１１ＴＩ＝　　（ｌＡ１も（：４−
１υ＝ｌＪＩＩ’ｌ’−ＡＡｉ　（：　４−１７　）　
）（）（ｉｉ＼ｊも（：２９，３０）ＳＬｌｌＩｉ’−
ＡＡｉ　（：２９，３０月ｆｌ　ＪＪＩ　ＩＴ−Ｍｔ　
（Ｖ　） （’＋び一″１４４図客参照ずろと、前記大小ＩＩ藪回
路は、この条件郁爽現うる回路である。さらに前記信号
ＢＨ’ｌ’−ＨＩ　Ｔ　Ｉの条件が２ヶ以上のレベルに
おいて成立したとき記憶部り０１の対応するレベル（ｌ
Ｊｌｌ’ｌ’−ＡＡｉ）に保持される分岐命令のアドレ
スの　８１３ｙｔｅブロツク内アトｖスＢ１１Ｔ−ＡＡ
　ｉ　（：　２９．３０　）の値の最っとも小ちいレベ
ルが選択される必巽がある。

再び第５図を参照すると、命令１３ｃ１およびＢＣ２の
分岐命令関係情報が格納される分岐ヒストリチーフル４
１００レベルでｉｉｊ記伯号信号’ｌ’　−ｂ　ｌ　’
ｌ’　ｉΦ件が共に成立する。このとき命令の実行のれ
路から命令ＢＣ１に対するレベルが選択される必読があ
る。前記プライオリティ回路５０７は、ＮｉＪ記伯号信
号’ｌ’　−）ｉ　Ｉ　’１１”　ｉの２ケ以上の成立
に対うるものであり、この出力により記憶部ＢＵＴ−Ｊ
ＪＡ　５０２のセットアドレス１Ａａ（：　１８−２　
ｓ　）で示されるエントリの分岐先アドレスがレベル選
択回路５０１介しで続出される。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路Ｉｆ６０１−６０４およびオア回路群６０５
−ｆｊυ８から（ｈ成されている。ｎ１Ｊｔｆ己−アン
ト回路計６０１−１４＆よ１１＋１個兼列に配置されて
いる。

前記ｆ１４２図におり−るレベル選択回路５０８の選択
信号は第６図に分ける信号ＶＯ１ν１、Ｖ２、Ｖ　ａ　
Ｖ？Ｌより以下のように与えられる。

Ｖｏ　（／、ｌ　ト＠　　　　　　　ＶｏＬｕ、ＶＯＬ
ｌ、・・・・・・、ＶＯｊ、ｎＶｏ・ＶＩ〕とき　　　
ＶＩＩＪＯｌＶ　ＩＬｓ、−・−・、ＶｔＬｎν０−Ｖ
ｌ・ν２ｖ）ト＠　　、ＶｚＬ、ｏ、Ｖ　２　Ｌ　１．
　・・・−１Ｖ２ＬｎＶｏ・Ｖｌ・Ｖ２・Ｖａノド＠　
　ＶａＬｏ、ＶａＬｌ、−＝−１Ｖ　ａｌ、ｎ以上のよ
うにして４２図におりるレベル選択回路５０８から肌用
された分岐情報は第１図の命令記１、い１回路４０８か
ら読出される命令と対ルし、つけることかｐＪ能である
。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリゾ−プル（ｂ）ｔｉつ４１０における分岐情報の
上’ａｒ２９．；Ｊ応四係が示されている。命令の実行
ｊ県庁が命令ＡＯ１分岐命令ＢＣｏ、Ｂ１、ＢＣＩ、Ｂ
２、Ｂ３．１３Ｃｚ、Ｃ１、Ｃ２・・・と予測された場
合である。なお、ｑ＞はＡ命令リアトレスを、ｂｃＩは
分岐命令奮それ−むれ示す。

第１０図ｆ　ｆ５１ｔｔすると、前記第９図に示した分
岐ヒストリテーブル１３Ｈ’ｌ’　４１０による命令先
取り動作は次のようにされる。リクエストアドレスの命
令アドレスレジスタ４１１のセットに応答して１８ｎ令
記憶回路４０８から命令飴が読出さＩＬ、これと同時に
チーフルＢ）１’ｌ’　４１０が索引される。信号線１
０６’に介してＢＨ’ｌ’−Ｈｌ　’１’信号が出力さ
れると記憶部Ｂ）ｌ’ｌ’−１ＪＡ　５０２の分岐先ア
ドレス＜Ｂｌ〉がアドレスレジスタ４１１＋’（：セッ
トされ、次の命令先取りが行われる。前記信号線１０６
ｒ介して１３１１Ｔ−が与えられ、「８」加算されたア
ドレスが出力され、次の鯵令先取りか逐次性われる。

以上の命令先取りに従えば命令記憶回路４０８から読出
される命令胎は、テーブル１ｊｌｌ’ｌ’　４１０の内
容による予測に従って順次続出され、命令バッファ４０
９には予測された命令の実行順に格納することが可能で
ある。

このときたとえ信号Ｈ）ｉＴ−）ｉ　１　’１’か出力
されても分岐予測方向と反対側の命令先取り動作（ｆ　
　ｉ’Ｈ１１行わセしめたシＣに分岐予測方向の命令先
取り動作ケ行ってもよい。

以上のようにして細分先取り芒れた部会か分岐命令で第
１図の命令整列回路４１４により館令解胱回路４０３に
専〃・れたとき同時に該分岐命令に対応する分岐情報が
最初の分岐情報レジスタ４１６（ＱＩＬＯ）にセットさ
れる。

以降ｉｉ＋記分岐邸令の進行に伴い前記命令解読、アド
レス変換にメ・」応して目１１記分岐怪報が第２および
第３の分岐情報レジスタ４１７　（ＱＲＩ　）および４
１８　（Ｑｌ（，２）に転ｙムされる。そして削りし分
岐都令の実行によって生成される実際の分岐命令の生成
結果と１１１配分岐情報レジスタ４１８　（ＱＲ２）に
保持される該分岐都令の手押）１ｈ報との一致が子側イ
１ｗ認回路４２０によりチェックされる。

弔８図をに照すると、前記予測確認回路４２０は比較回
に’６８０１、フリップフロップ８０２ｈよび８０３、
−７　ノド回路５ｏ４−８０６．Ａ偽回路８ｏ７２よひ
８０８、およびオア回路８０９力・ら構成されている。

前記孔板回路８０１には分岐命令の実行により生成され
た分岐先アドレスの爽アドレスが都令アドレス変換回路
４０２から信号線１０９を介して与えられるとともに、
分岐情報レジスタ４１８（Ｑｌｔ２　）から予測された
分岐先が線１０８を介して与えられる。

前記比軟回路８０１では両者の一致、不一致が１矩され
る。判定結果と前記レジスタ４１８から線１０８金介し
て与えられるＶビットがアント回路８０６に力えられる
。論理積給茶により分岐００と予測されたとさこの事実
を丁す信号が７リツプノロツグ８０２にセットされる。

このノリツブフロップ８０２の出力が”′１″て実際の
分岐都令葡実行した結果が分岐Ｎ（Ｊ（ＪＯであれはア
ント回路８０５から予ｉ！ｆｉ」（ｊＯ失敗信号１２３
が生成される。前記フリップノロソゲ８０１の出力がＩ
Ｉ、＋＋で分１岐昂′令の実行結果がＧＯであれはアン
ド回路８０４から予沖ｊＮ（ＪＵＯ失敗伯号信号４が生
成される。さらに該信号１２４とｔｉｌｌ　６１２予測
００失敗伯号１２３との帥埋オ■かオア回路８０９から
手引ｌ」失敗信号１１２として生成さ７しる。

第１図および第１１図を骸Ｊｌ＋４．すると、分岐１１
３慢レジスタ４１９　（ＱＲ：（）の分岐先アドレス部
にはｍ１記茄令アドレス久換回路４０２から新たに生成
される分岐先アドレスがセットされる。壕だＦｎＪ記力
岐情報レジスタ４１９　（ＱＩＬ３　）の分岐命令）３
Ｃ１のアドレスｆＸ’ｌの内容と該分岐命令Ｌ（Ｃ１１
月の茄省飴長部の内容とがアドレス生成回路４２１によ
り加ｐ−され分岐Ｎ（ＪＵ（Ｊｌｌｌの命令の命令アド
レスが生成される。

ぞし又分岐命令ＩＪＣＩの実際の実行により分岐ＧＯな
らば前記分岐情報レジスタ４１９（Ｑｌ（３）から線１
１５’を介して与えられる分岐先アドレス都の出力＜ｉ
ｌｌ＞が分岐Ｎ（Ｊ（ＪＵならＩ′ｉ線１１６を介して
与えられるアドレス生成回路４２１の出力りＢ２〉が選
択回路４２２により迅択される。前記分岐命令ＢＣＬの
予６（す失敗信月１１２が予測確認回路４２１から発生
したとき該選択回路４２２の出力＜Ｉｕ＞が線１１３　
′ｆｊ：弁し又レジスタ４２３（Ｗ）りにセラ［・され
る。

−力分岐１６報レジスタ４１９（見１モ３）の分岐命令
のアドレス（ｊＪＣｌ＞は信号！％）１１４ｉ介して食
合アドレスレジスタ４１１（ｌＡｉすＶＣセットされる
。ここのアドレスｅよ該分岐命令に対応うる’ｒＪ１１
Ｌ＋−ヒストリチーフル４１０　（ＢＨ’ｌ’　）の更
新のため糾１０１葡介して該テーブル４１０にライトッ
ドレスとして供給される。前記予測失敗信号１１２の出
力がノリツブフロップ４２５に与えられ、この出力が指
示パルスとしてｆｔＭｌ１９’に介してチーフル４０１
に与えられる。この出力に応答して分岐命令の次の都令
先取り時のための分岐予測情報の更新が行なわれる。

この更新は本実施例では予測Ｎ０ＧＯ失敗のと＠　Ｆｉ
ｉｌ記レジスタ４２３（ＷＪに保持される新たな分岐先
アドレスで行なわれ、予測ＧＯ失敗のとさはＶビットに
リセットするように行われるが分岐予測情報の更新にお
りるアルゴリスムを用いて他の方法により行なっても差
しつかえない。予測失敗したとき予測側に後続する昔令
の動作はすべてギャンセルされ、１ｌｒｌＪ記レジスタ
４２３（’Ｗｉｔ）に保持憾れる新たなリクエストブト
レスが分岐ヒストリゾ−プル４１０　（ＢＨＴ　）の更
新後に命令アドレスレジスタ４１１（ＩＡＩ切に供粘さ
れ改め℃命令の取出しか開始される。

第１２図を参照すると、ｎｉＪ記６６令先取りｆｉｔ！
Ｉ　ａｌ１回路４２４はノリツブフロッグ１２０ＬＡ９
４回路１２０２−１２０４およびアント回路１２０５か
ら楕成畑れている。ｒＪ’ＪＦｉｅフリソノ゛フロップ
１２０１は前記予測失敗信号１１２を１マシンツイクル
保持するだめの７リツプフロツグである。この回路４２
４の出力はアドレスレジスタ４１１の前段にめるセレク
タの選択権ｙｙ　（ｉｊ号となる。この熱択指示信号は
、前記邸令アドレス加η１回路４１２の出力、前記レジ
スタ４２３の出力、ｎｉＪ記チーフル４１０の出力、Ｐ
よひ分岐情報レジスタ４１９の出力のうちのどれを迷択
うるかを指示するだめの信号である。

なお、この命令先取り制御回路４２４の制御により分岐
予測が［」す中したときには後述する第１６図の命令処
理が１工なわれ、分岐予測が失敗したときには後述する
第１７図の命令処理が行なわれる。

前記節介アドレス加ｎ−回路１１は＃１０６に弁しで川
１“Ｉ’−１１ＪＴ伯号が出力されないとき分１眩Ｎ０
（ｊ（Ｊ（Ｉｌｌの命令先取りケ行うだめのアドレス生
成ケ行つ、このときアドレスは実アドレスで加其が行わ
れるたＭ）に、１タリえｔ」、ベージングを行うコンヒ
ュータシステムにおいて前記アドレス加悦−がベージ境
界を越えた場合アドレス変換を改めてやり圓う必要が生
じる。このために前記命令アドレス生成回路１１にペー
ジ境界越え検出回路を設は該検出回路によりページ境界
越えが生じた場＠′信号１ＮＬｌｌにより命令アドレス
生成回路１を起動し命令先取り動作を改めて命令アドレ
ス生成回路（ＬＡ）４０１及び命令アドレス変換回路（
１’ｌ’　）　４　Ｕ　２から行うように制御すれはよ
い。

ここで問題となるのはあらたに分岐ヒス）　ｌ）テーブ
ルＢ）ｉ’ｌ’４１０に前記命令アドレス情報を登録す
るとき既存のとの部分に格納された４ｈ台アドレス情報
を追い出すかである。

この方法としては使われた順序、ラ−なわちｊｒＺも古
く使われたものから１胆に追い出”’ｉ−ｆＪｉ　Ｌ　
Ｈ・ＬＪ　（Ｌ（！　−ａｓｔ　　Ｒｅｃｅｎｔｌｙ　
　［Ｊｓｅｄ）情報が入ッ／ｊｌｌｉ序、すなわち最も
古く入ったものから鵬に追い出す方法ＦＩＦＯ（Ｆｉｒ
ｓｔ　　Ｉｎ　　ｌ”１ｒｓｔ　　Ｑｕｔ）等が６るが
とちらを用いてもよい。

発明の効果 次に方発明の効果全第１３図から第１７図を参照しなが
ら詳細に説明する。

第１３図を参照すると、命令の処理は一般的に次の８つ
の処理単位に分けられる。

（ＩＪ　　ＩＡステージ：実行すべき命令の命令アドレ
ス（論理アドレス）が生 成される。

（２）　ＩＴステージ：生成された命令アドレスのアド
レス変換がイ’Ｊわれる。

（３）　　ＩＵスデージ：変換された命令の実アドレス
で記憶装置から命令が絖 出される。

（ａ　　１．　ＪＪステージ、読出された命令が解読さ
れる。

（５）　　ＯＡステージ：ｗｆ抗された命令のメペラン
ドアドレス（論理アドレス〕 が生成される。

（６）　　Ｏ１’ステージ、生成されたオペランドアド
レスの７トレス袈換が行な われる。

（７）　　（ＪＣステージ：変換されたオペランドの実
アドレスで記憶装置かもオ ペランドが読出される。

（８７ＥＸステージ：命令が実行される。

上述の１１１ステージおよびＯＴステージのアドレス変
換においてアドレス変換バッファケ設は必要な変換テー
ブルが該アドレス変換バッファに存在すれは上記アドレ
ス変換処理は高速に実行し得る。

また、上記のＩｃステージおよびＯＣステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャツシーメモリヲ設は必要
な命令およびオペランドが該キャラツーメモリに存在す
れはＩＣステージＰよひＯＣステージの処理は高速に行
いうゐ。情報処理システムは上述の各処理単位に対応し
たｌｊ　９−スを必ずしも有する必要はない。しかし、
説明の簡単のたゆにここでは各処理単位にその機能を果
す回路かあるものとする。上述のｌ’ｌ’、　Ｕ’ｌ’
およびＩｃ、（ＪＣの各ステージのｔ輌速処理が可能な
とき板数の命令の処理′ｌのｌｊ］シれ乞゛無ｐ人なく
央杓する８段のバイグライン１１１す餌１か１’Ｊ　６
にでわるう恒数のｔ’＋ｉＸ令の処理紮第１４図のよう
なパイグライン開側１によって１工す方式が板氷より広
く採用され１いゐ。

°Ｊなわち、ｉｉ−米のバイノライン制御動作を示す第
１４図においｔ毛ｌＪ令ＡＵの犬に夾りされるぢ６令Ａ
ｉｒ：、Ｌ時＊ｌＩ　ｔ　３　ｉｃ　２Ｖ）るｆ５（ｉ
令ＡＯ）解ｐａシステージ１１）のルＬａ粕ぢ）日′Ｉ
Ｌ　４ｓ；っ懲、もし、命令Ａ（Ｊが分岐命令でないな
らｔＪ、節介へ〇の命令アドレスにその加令１長を加コ
・すする。又もし命令ＡＵが分岐節介ならｔＪその分岐
先′アドレスを求める。これら求められたれる。１発バ
イフライ７１同何１に上れｔＪ、常に３ツイクＡ／　（
７）　０７．ν・１クル奮伴１ノ欠点がある。そこでさ
らに進んた征米→ハ１４　Ｉｔま旬令藺のｈ圧出しに卦
いて命令パラノア乞６すり、−回のリクエストで４Ｂ＞
４七またはＨｌｊｙ　ｔ　ｅ　ｔ））設置靜の節介乏同
時にｗし出し、靜倉）令バッファ上にｎ「＋令の待行夕
ｌ）　（Ｑ　ｕ　ｃｗ−ｅ　）を形成さ一ヒることＶＣ
−より１１１＋拭６１５令１゛υすｉうる方式が折ζこ
されている。

第１５図を参照すると、該命令バッファをイ」する情報
処理システムの従来技術にｂ−いて核命令バッファの抗
出しステージであるＩＣステージから逐次節介が供給さ
れる場合のパイプライン制１１１１が示されている。

この従来技術では、命令が逐次供給される限りロスサイ
クルをともなうことなくパイプラインｆｌｉ制御を行う
ことができる。しかしなから以下の場合に２いて命令を
逐次供給することが不用能となる。

１、分岐命令を実行し分岐００となった場合２　命令の
供給が命令の実行に間に合わずｆｕｊ令バッファが鉋と
なった場合 第１６図を参照すると該命７ｉ）バッファ葡イｊ−Ｊ−
ろ情報処理システムの従来技術に３い−〔分岐葡ｆｉを
実行した場合のパイプライン開側Ｉが丁されている。す
なわち命令ＡＯは分岐命令ＤＣの分岐中性を決足する命
令で該分岐条件はＡＯの笑行、ｌ−１１釆、すなわち、
時刻ｔ５に２いて決足される。分岐命令１３Ｃは時刻ｔ
２において解りされると命令アドレスの生成回路におい
て分岐先命令１３１のアドレスが生成される。以後外１
シ【命令ＢＣはＢ１＠令を先取りするように動作する。

時刻ｔ２、ｔ３、ｔ４、およびｔ５には分岐Ｎ（ＪＵ（
Ｊ側の後続命令Ａｌ、　Ａ２、Ａ３、およびＡ４の命令
の取出しが開始される。時刻ｔ５において分岐化性の判
定結果により時刻ｔ６以降は正しい命令の処理の流れに
従って処理が継続される。

その結果が分岐ＧＯ側であれは前記命令Ａｌ、Ａ２、Ａ
３、およびＡ４の処理２よび命令バッファ中で待行列を
形成している命令はすべてキャンセルされる。

この場合分岐命令の出現によるバイグラインのロスライ
フルは 分岐ＧＯのとき　　　　４サイクル 分岐Ｎ（ＪＧ（Ｊのと＠　　０サイクルであり分岐ＯＯ
率ｒが５分５分であるとしたとき１分岐命令当りの平均
的なロスサイクルは４Ｘｒ＝２−リイクル である。

分岐命令による以上のようなロスサイクルを軽減させる
ためりさらに進んたシＬ来技Ｃトｓは前記６α令バッフ
ァを命令の実行の経路（ストリームリに対応させて複数
個卑備し該複数個の命令バッファに命令全先取りラ−る
ことにより分岐命令の重速化を図るものである。すなわ
ち、分岐命令１３Ｃに対して一つの命令バッファには命
令Ａｏ、　ＢＣ，ＡＩ、Ａ２、Ａ３のように分岐命令Ｂ
Ｃの分岐Ｎ０Ｇ（Ｊ側の後続命令を先取りする。他の一
つの命令バッファには命令Ｂ１、Ｂ２、Ｂ３のように分
岐命令ＢＣの分岐ＮＣＪＧＯ側の後続命令を先取りする
。他の一つの命令バッファには命令Ｂ１．　Ｂ２、Ｂ３
のよつに分岐命令ＢＣの分岐（）０側の後続命令の先取
りケ行う。分岐条件が確定次第前記命令バッファからの
胱出しケ切替えるように制御される。しかしｌからこの
従来技術においても分岐命令の直前の命令で分岐条件の
Ｊ１！新を行った場合のように分岐条件の確＞Ｊｉ待ち
が生じる場合には実際的な効果Ｃよない。さらには、複
数個の命令バッファに節介胎を供給する必歎から情報処
理システムの性Ｈしにふ゛いて命令の実行よりも該命令
バック、への命令飴の供給限界となる−８が多い、 ８１１７図お・よびｉ１↓１８図１Ｊ本＜１．明による
ん令の処理の流れを示している。

木兄り」におりる向ｉ令の処１！！１４卸、恒１ｃステ
ージは命令ゲＭ＋２億装置Ｋから軌出す機能の他に、分
岐ヒストリチーフル１４引しルも出される節分のアドレ
スが該分岐ヒスｈ　ＩＪケチ−ルに登録されているか台
か’を検出し、登録され−Ｃいれは対応する分岐情報を
読出し、登録されていなけれｅよ後続命令り命令先取り
のだめの７トレスケ生成する機能を壱する。

出目（ン１および第１８）ネｌ　ｒ１！！’、−ｊ−る
と、分岐６１１令１３Ｃの時刻ｔｌに２りる動作は次の
ようにしてイーＪなわれる。−まう、該分岐命令Ｂｃ力
稀ｉ合キャッジ−メモリから１ノを出されると同時に分
岐ヒス）　ｌ）テーブルが索引される。該分岐命令１３
Ｃの陥令アドレスが登録されていれは対応する分岐情報
が読出きれる。該分岐１１１報乞分析した結果、分岐Ｊ
Ｊ（Ｊ側の予測としで該多Ｊ−Ｉｌｌ支１＾報中に包ま
れる分岐先アドレスにより分岐先命令Ｂ１の命令先取り
を開始するかもしくは分岐ＮＵＵ（Ｊｌｌｌｌの予測と
して分岐ＮＵＵＵ側のｆ、　＠Ａ　１の命令アドレスを
生成して命令Ａ１の先取りを開始するかが決別される。

以降時刻ｔ５において分岐条件が決尾される。予ｄ１昨
ジ中時には第１７図に示すようにパイプラインの流れは
乱れを生ずることなく処理が継続される。予′６１す失
敗時には第１８図に示すようにｔ６時刻でＩＩＩ　Ｍｅ
多〕岐ヒストリテーブルの良菊［ヲ行った後に正しい命
令の流れから命令の取出し紮行うように制御される。

この場合分岐命令の出現によるパイプラインのロスサイ
クルは 予測が的中したとき　　　０ザイクル 予測が失敗したとき　　　５ザイクル である。予測的中率αはこの場合分岐方向たけでなく分
岐先アドレス乞も予測することがら分ｉｌｌ＜ζ方向だ
けの予測に比べ若干低くなるがその割合は機微たるもの
である。従って、予６１す的中率α＝０．８として１分
岐命令当りの平均的なロスサイクルは０・α＋５・（ｌ
−α）＝１ツィクル となり従来技術に比べて格段に改良される。この発明で
ｆｊｌ、分岐命令のアドレスと該分岐命令り分岐先アド
レスケ塩む分岐情報と１対にして記１．はＪる分岐ヒス
トリチーフルｋｆｒ６令先取り時に索引する。このあと
で前記分岐先アドレスで次の命令先取りを行わせしめる
ことにより命令の解読ケ行うことなく　ｉｉｌ記分岐ヒ
ストリチーフルの記述に従って命令語を先取りすること
ができる。このことにより本５６１ＪＪは該分岐ヒス）
　ＩＪケチ−ルの記述か止しい、嚇合に限り命令バッフ
ァには命令の実行の経路に従った命令の待行列を形成せ
しめ、情報処理システムのパイプライン制御に督リク分
岐命令の実行をロスライフルをともなうことなく行なう
ことができるという効果がある。

【図面の簡単な説明】

ｉ＝＋４１図ｔま不発明の一笑＃ｊ例奮示す図、第２図
は分岐ヒストリテーブルの計卸１な構成を示す図、第３
図は第２図の記憶部５０１および６０１の記憶形式な゛
示す図、第４図は第２図のテスト回路５０３−−５０６
の肝細な（１γ成奮示す図、第５図は葡令飴の構成を７
Ｊりすｌス１、第６図は第２図のブライオリティ回路５
０７の計細な構成を示す図、ｉ１％　７図は第１図のレ
ジスタ４１７−４１９の格納形式１示す図、第８図は第
１図の予測確認回路４２０の計細なイ１゛４成を示す図
、第９図は第１図の命令記憶回路４０８にＰｅ）る命令
と分岐ヒストリテーブル４１０に分りる分岐情報との対
応関係を説明するだめの図、第１０図は第９図のテーブ
ル４１０による命令先取り動作を説明するための図、第
１１図は予６１１１失敗時に２ける命令先取り動作開始
までの動作ケ祝明するだめの図、第１２図は第１図の命
令先取り制御回路の詳細な構成を示す図、第１３図は命
令の処理の流れの概要を示す図、第１４図、第１５図２
まひ第１６図は従来のも６令の処理の流れケ示す図、第
１７図は本発明において、分岐命令の子細］が的中した
ときの命令の処理の流れ會示ず図、および弔１８図は本
発明において分岐命令の１・側が失敗したときの命令の
処理の流れを示す図である。 第１図から第１８図に１いて、４０１　　・・・ｆ□１
．令アドレス生ｆｉ！＜回路、４０２・・・・・・匍令
アドレス入倶回路、４０３・・・・・・命令解脱回路、
４０４　・・・・オペラントアドレス生成回路、４０５
　　：Ａ−ペランドアドレス変換回ｒ白、４０　（ｉ・
　メペランＦ−ｎ凡用し回路、４０７　・・・命令害行
回路、４０８・・・・・・后１１省記憶回路、４０９・
・・・・（、、ｉ合バソノア、４１０・・・・・・分岐
ヒストリゾ−フル（１３１１１つ、４１１・・・・都令
アドレスレジスタ（ｉＡＩす、４１２・・・・・・匍令
アドレス加Ｊ１−回路、４１３　・分岐情報バッファ、
４１４・・・・・命令報列回路、４１５・・・・分岐情
報切換回路、４１６　・・・分岐情報レジスタ（りもＯ
）、４１７・・　分岐情報レジスタ（ＱＲＩ）、４１８
・・・・・分岐情報レジスタ（ＱＪｔ　２　）、４１９
・・・・・・分岐情報レジスタ（Ｑｌｔ　３　）、４２
０・・・・・・予測作認回路、４２１・・・・・・アド
レス生成回路、４２２・・・・・・泗択回路、４２３・
・・・レジスタ（Ｗ１リ　４２４・・・・命情先取り制
御回路、４２５・・・　ノリツブフロップ、５０１．５
０２　　・・・・・・記憶部、５０３．５０４．５０５
．５０６・曲゛テスト回路、５０７・・・・・ブライオ
リティ回路、５０８　　・選択回路、５０９　　・・・
刊ア回路。 代理人　弁理士　　内　原　　　晋 県ｌ閉 りθ２　　　　　　ロ ヤ２１３　圀 １ｔ１１　　ｔ２＋ｉ３＋ｆ：４１１：５１ｔ６１ｔ７
　ｌ　ｔａｌｔＱｌｔ１０１ｔｌプｌ？：／２１范１４
　図 １亡ｂ　　ｌｔ＋　　１ｔ２１ｆ３１ｔ４）ｔＬｓｌｔ
６１乙７１１θ１第７１１θ１ 柔１５１ｔ１１ｔ２Ｉｔ３１ｆ４１ｔ５１ｔ６Ｉｔ７Ｉ
β２　　　　　　　　　　　　　　回 出１６　Ｔ２３ １　ｔｏｌ　ｔ、ｔｌ　ｔｌ１　ｔ３１　ｔａ　Ｉｔ、
５１　ｔ６１第７７図 １　ｔｏｌｔｒ’ｔ２１ｔ３１ｔ４１ｔ５’　ｔｂ’ｔ
７１ｔａｌ草１８　図

Claims (1)

1. 【特許請求の範囲】 情報処理システムにおける命令先取り装置において。 分岐命令のアドレスを指定する情報と該分岐命令の分岐
   先アドレスを含む分岐情報とを対にして複数対記憶する
   分岐ヒストリテーブル手段と、命令先取り動作の際に該
   命令先取り動作において先取りされる分岐命令のアドレ
   スを指定する情報がｂＩＪ記分岐ヒストリテーブル手段
   に登録されているか否か會調べる点検手段と 該点検手段による登録の判明に応答して前記分岐ヒスト
   リチーフル手段から対応する前記分岐情報ケηノ℃出し
   該分岐１７ｒ報に従って命令先取り動作を継続せしめる
   よりに制御する命令先取り制御手段と、 該命令先取り制御手段により先取りされる命令を格納す
   る命令バッファとを備えたことヲｌｒ♀徴とする該命令
   バッファへの命令語格納方式。