JPS60168238A - パイプラインデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、命令側（財）方式に関し、特にバイグライン
制御方式を用いたマイクロプロセッサの分岐命令実行時
間ケ尚速化できるデータ処理装置の命令制御方式に関す
るものである。

〔発明の背景〕

データ処理装置は、一般に、第１図に示すように、記憶
装ｆｌ１１５との間でデータ授受を行うインターフェイ
ス回路４と、実行すべき命令の制御を行う命令制御ユニ
ット２と、命令ケ実行する命令実行ユニット３と七有し
ている。記憶装置５から読み出された命令がインターフ
ェイス回路４？経由して命令制御ユニット２に転送され
ると、命令制御ユニット２は転送された命令ケ解析し、
その結果を命令実行ユニット３に転送する。命令実行ユ
ニット３は、解析の結果、各種の制御信号を発生させ、
それらの制御信号により命令実行ユニット３内の各ゲー
トケ開閉して演算、格納、シフト等の処理金貸わせる。

命令制御ユニット２は、次の命令の読み出しケインター
フェイス回路４ケ介して記憶装置５に指示する。これら
の一連の動作ｒ繰シ返すことにより、データ処理装置ｌ
は、記憶装ｆｌｌｉ５に格納されているプログラム？実
行する。

第２図から第６図までの図面は、それぞれ従来の命令処
理のタイムチャートでめる。

高性能マイクロプロセッサでは、パイプツイン制御方式
？用いて高速化ケ図っている。すなわち、記憶装置５か
らの命令読み出し、命令制御ユニット２での命令解析、
および命令実行ユニット３での命令実行は、同時並列動
作が可能であり、これによってパイプライン制御が行わ
れる。

先ず、ＴＩ、Ｔ２の２サイクルをかけて読み出された命
令■は、Ｔ３のサイクルで解析される。

記憶装置５は空きとなるので、Ｔ３．Ｔ４の２サイクル
で次の命令■の読み出し？開始する。一方、Ｔ３のサイ
クルで解析された命令■は、Ｔ４゜Ｔ５の２サイクルｒ
用いて実行される。Ｔ５のサイクルでは、命令■の読み
出しの開始と、命令■の解析が行われるので、命令実行
ユニット３は窒＠ｒ生ずることな（、Ｔ６．Ｔ７のサイ
クルで命令■の実行ケ行う。このように、パイプライン
制御ｉ！４１茫行うと、ｌ命令当りの実行時間？短縮す
ることができる。

しかし、一連の処理の途中で分岐命令？実行した場合に
は、分岐先アドレスは命令実行後でなければ決定されな
いため、第３１に示すように、分岐命令■の実行後、分
岐先の命令ｉｏが実行されるまで４サイクルの遊び時間
が生じてしまう。

このように、従来のパイプライン制御式データ処理装置
では、分岐命令を実行すると、その期間だけ並列処理が
できなくなり、パイプ２インの効果が現われないため、
性能の低下を招いている。

そこで、従来これ？改善するため、記憶装置５に格納さ
れている命令の写しｔデータ処理装置ｌ内に設けられた
高速小容量の記憶装置（以下、キャッシュ・メモリと記
す）に保持しておき、このキャッシュメモリに分岐先の
命令が存在した場合には、命令ｔそごから読み出すこと
に工す、記憶装置５からの読み出し時間を短縮する方法
が多く用いられている。

また、命令制御ユニット２内にアドレス計算回路を設け
、命令実行ユニット３で分岐命令の実行が完了する以前
に、分岐アドレスを計算し、分岐先命令の絖み出しを行
い、分岐命令処理時間を短くする方法もよく用いられる
。すなわち、この方法では、第４図に示すように、分岐
命令■の解析終了後、アドレス計算回路で命令■の実行
と並行して分岐アドレス全計算するので、Ｔ５．Ｔ６の
２サイクルで分岐先命令ｌＯ？読み出すことができる。

第４図でに、分岐が行われた場合の処理の遅れはｌサイ
クルですむ。

しかし、この方法は、分岐が行われることを前提として
いるため、条件付き分岐命令の条件不成立の場合には、
第５図に示すように、余分な命令の読み出し？行ってし
まう。

汎用計算機等では、記憶装置５とのインターフェイス信
号１０５が太く、同時に転送されるデータ蓋が多いため
、第６図に示すように、ｌサイクルで１命令の読み出し
が完了し、条件付き分岐命令の条件不成立の場合にも余
分な読み出しが性能を低下させることは少ないが、マイ
クロプロセッサ等、入出力ピン数の制約にエリデータ転
送ｔｋ増加できないものでは、性能低下金招く。さらに
、砧令制呻ユニット２内でアドレス計算？行うためには
、アドレス計算に必要な情報ｔ？ｉ令実行ユニット３か
ら得なければならないため、構成が複雑となり、かつ配
線数の増加等によって、ＬＳＩ上に回路倉搭載する場合
には集積度が低くなる。したがって、ＬＳＩ化が必要な
マイクロプロセッサ等には適さない。

また、従来、分岐先命令の商運取り出しのために、連想
メモリに分岐先命令ヶ格納しておき、命令解析時に命令
アドレスを検索入力として、成立する分岐命令であるか
否かの予測、およびそのときの分岐先命令を出力させる
装置が提案されている（特公昭５４−９４５６号公報参
照）。しかし、上記の装置では分岐先命令のフェッチ時
間のみケ短縮してお抄それに続く命令解析時間は短縮さ
れないという欠点かめる。

〔発明の目的〕

本発明の目的は、このような従来の欠点を解消し、分岐
命令実行時のバイブ２インの乱れを少なくして、分岐命
令実行時間ヶ短縮することにある。

〔発明の４ｇｔ要〕 上記目的を達成するため、本発明の命令制御方式は、分
岐命令のアドレスを連想メモリの検索フィールドに、ま
た該分岐命令の分岐先命令ケ解析した制御情報を該連想
メモリのデータφフィールドに記憶しておき、分岐命令
実行時に分岐命令アドレスで上記連想メモリの検索？行
い、該当するエントリの制御情報？読み出して命令実行
回路に転送し、命令実行回路では分岐命令の実行に引き
続き分岐先命令の実行？開始することに特徴がある。

〔発明の実施例〕

以下、本発明の一実施例を図面により説明する。

第７図は、本発明會適用した場合のデータ処理装置のブ
ロック図であり、第８図、第９図は第７図における命令
制御動作のタイムチャートである。

第７図においては、インターフェイス回路４と命令制御
ユニット２と命令実行ユニット３との装部のみが示され
ている。１０．２４は連想メモ１ハ１１．２５，２６，
２９．４０はセレクタ、１２゜２３はカウンタ、２２，
２８，３２，３３．４２はレジスタ、２０はＦ’　Ｉ　
ｐ　Ｑ　（Ｆｉｒｓｔ　Ｉｎ　ＦｉｒｓｔＱｕｔ）のメ
モリ、３０は定数生成回路、３１゜４３は加算器、４１
は命令長レジスタ、１３はインターフェイス回路４の制
御回路、２７は命令制御ユニット２の制御回路である。

また、第７図において、命令アドレス信号２２０、命令
データ信号２００、命令フェッチ要求信号２０５、命令
フェッチ終了信号２０６は、いずれも記憶装置５から、
あるいは記憶装置５に転送される信号でらる。さらに、
実行ユニット制御信号２１４、命令語信号２１７、次命
令要求信号２４４、ブランチ信号２４５、命令実行禁止
信号２２５は、いずれも命令制御ユニット２から命令実
行ユニット３に、あるいは命令実行ユニット３から命令
制御ユニット２に転送される信号である。さらに、実行
命令アドレス信号２４１１分岐アドレス信号２４３は、
いずれも命令実行ユニット３内で生成され、命令実行ユ
ニット３内部および命令制御ユニット２に転送される信
号である。

命令制御ユニット２は、レジスタ２８、セレクタ２９、
定数発生器３０および加算器３１に用いて次に読み出す
命令のアドレス全計算し、インク−フェイス回路４に信
号２２３ｒ経由して睨み出し要求を行う。読み出しの終
了を信号２２４を経由して通知されると、読み出された
命令ｒ信号２０２ｋｋ由して受け取り、ＦＩＦＯメモリ
２０に書き込む。ＦＩＦＯメモリ２０に空きがある場合
、命令制御ユニット２は、上記動作を繰り返して、命令
の先読み？行う。

ＦＩＦＯメモリ２０の出力信号２１０は、命令デコーダ
２１で解析され、その出力信号２１１はセレクタ２５を
経由してレジスタ３２に入力される。また、ＦＩＦＯメ
モリ２０の出力信号２１０自体はレジスタ２２を経由し
て信号２１５となり、さらにセレクタ２６を経由してレ
ジスタ３３に入力される。

命令実行ユニット３から次命令要求信号２４４ｒ受は取
ると、命令制御ユニット２はレジスタ３２．３３の入力
信号をラッテし、実行ユニット制御信号２１４、命令語
信号２１７として、命令実行ユニット３に転送する。

命令の読み出し、デコードが終了しないうちｔζ次命令
要求信号２４４が出され、命令実行ユニット３に転送す
るデータが準備できない場合は、命令実行禁止信号２２
５ｖｆ−出力し、必要なデータが揃うまで命令実行ユニ
ット３の動作？停止させる。

命令制御ユニット２の連想メモリ２４には、分岐命令実
行時に、分岐命令のアドレスと分岐先の命令語およびそ
の解析結果をそれぞれ信号２４１、信号２１５、および
信号２１１により記憶しておき、２度目以降の同一分岐
命令実行時には、分岐命令のアドレス（信号ｚ４ｉ）ｋ
検索入力として連想メモリ２４金読み出すことにより、
命令の読み出しと解析の時間？短縮する。この場合の命
令制御ユニット２の動作は、すべて制御回路２７により
コントロールされる。

命令実行ユニット３内のセレクタ４０．命令長レジスタ
４１％　レジスタ４２、加算器４３等の回路は、実行中
の命令のアドレスを計算する回路でるる。命令実行ユニ
ット３で実行中の命令のアドレスは、レジスタ４２に保
持され、次命令実行の先頭で更新される。

インターフェイス回路４は、命令読み出し要求（信号２
２３）ｋ受けると、その命令が連想メモリｌＯ内に保持
されている場合には、これ金読み出して信号２０１とし
、さらにセレクタｌｌの出力信号２０２として命令制御
ユニット２に転送すると同時に、信号２２４ケ出力する
ことにより読み出し終了を通昶する。一方、連想メモｌ
ｊ　ｌ　Ｏ内に命令がない場合、記憶装置ｔ５に命令フ
ェッチ要求信号２０５を出力する。命令のアドレスは、
命令アドレス信号２２０で記憶装置ｉｉ５に送出される
。

記憶装置５の読み出しが終了し、命令フェッチ終了信号
２０６が出力されると、読不出された命令は、命令デー
タ信号２００、セレクタｌｌｋ経由して命令制御ユニッ
ト２に転送される。このとき、読み出された命令は、命
令アドレスとともに連想メモリｌＯに記憶され、再度の
読不出しに備える。

カウンタ１２，２３は、それぞれ連想メモリ１０．２４
の次に誉き込むべきエントリ・ナンバを保持しておシ、
誓き込みが行われる度にインクリメントされる。したが
って、すべてのエントリが満たされた後は、最も古いエ
ントリが消され、新しいデータが書き込まれる。

このようにして、第７図においては、従来の方法に比べ
て、連想メモリ２４に分岐先の命令語の他に、命令語の
解析結果も記憶するので、２度目以降に分岐命令が実行
されるときは、命令解析の時間も短縮することができる
。

第８図は、第７図において、分岐命令■全最初に実行し
たときのタイミング−チャートである。

分岐命令■の命令読み出しが完了すると、命令は命令デ
ータ信号２００としてセレクタｌｌｋ経由し、信号２０
２となってＦＩＦＯメモリ２０に記憶され、さらに命令
デコーダ２１お工びレジスタ２２に送られる。同時に、
命令■は連想メモリｌＯのカウンタ１２で示されるエン
トリに書き込まれ、カウンタ１２の値はインクリメント
される。

ＦＩＦＯメモリ２０には空きがあるので、次のサイクル
Ｔ３では、あらかじめ加算器３１で計算された命令■の
アドレスがレジスタ２８ｖＣセツトされ、命令読み出し
要求が信号２２３に出力される。加算器３１で計算され
た命令■のアドレスは、信号２１９として連想メモリｌ
Ｏに送られており、検索の結果、該当するエントリがな
かった場合には信号２０４がオフされている。信号２０
４がオフの状態で命令読み出し要求を信号２２３がら受
けると、制御回路１３は、記憶装置５からの読み出しが
必要であると判定し、命令フェッチ要求信号２０５ケ出
力する。同時に、信号２１９の命令■のアドレスｒ連想
メモソＩＯＫ書き込む。

命令デコーダ２１ＴＴ３のサイクルに解析された分岐命
令■は、制御情報としてセレクタ２５、レジスタ３２ケ
介して命令実行ユニット３に送られ、実行が開始される
。命令実行開始時には、あらかじめ加算器４３で計算さ
れた命令アドレスがセレクタ４０ｉ介してレジスタ４２
にセットされる。レジスタ４２の出力信号２４１は、連
想メモリ２４の検索入力に接続されているが、分岐命令
■の実行はこれが最初であるため、該当するエントリが
’ｘ　＜　、信号２１８はオフされる。

この間に命令′■の読み出しが終了し、ＰＩＦＯメモリ
２０および連想メモリ１０へ書き込まれる。

サイクルＴ４．Ｔ５で分岐命令■が実行された結果、命
令実行ユニット３では、分岐先の命令■が分岐アドレス
信号２４３に転送され、ブランチ信号２４５が出力され
る。

信号２′１８がオフの状態でブランチ信号２４５を受け
ると、命令制御ユニット２の制御回路２７は、連想メモ
リ２４に命令Ｏの解析結果が入っていないものと判断し
、命令実行ユニット３を止めるため、命令実行禁止信号
２２５？オンにする。

さらに、定数生成回路３０の出力信号２２２ケ＠０１と
し、セレクタ２９を経由して送られてきた分岐アドレス
との加算を加算器３１で行う。加算器３１の出力信号２
１９は、次に読み出す命令のアドレスとしてレジスタ２
８にセットされ、命令読み出し要求が信号２２３に出力
される。命令０ｏＶｉ、以前に読み出されていないため
、加算器３１の出力信号２１９で連想メモリｉｏｔ検索
した結果、信号２０４はオフとなっている。したがって
、インターフェイス回路４の制御回路１３は、命令フェ
ッチ要求信号２０５を出力し、サイクルＴ７で記憶装置
５に命令［相］の読み出しを要求する。命令読み出し終
了信号２０６會受けると、読み出した命令［相］を連想
メモリｌＯに誉き込むと同時に、セレクタｌｌｋ経由し
てＦＩＦＯメモリ２０に送り、信号２２４？出力して制
御回路２７に通知する。ブランチ信号２４５を受けたと
きに、制御回路２７はＦＩＦＯメモリ２０會クリアクリ
アくので、命令■は直ちに命令デコーダ２１に送られ、
そこで解析される。このとき、信号２４１上の分岐命令
■のアドレスを連想メモリ２４の検索フィールドに書い
ておく。記憶装置５で命令［相］の読み出しを行ってい
る間に、次の命令アドレスが、定数生成回路３０の出力
２”ｉ“とじ、これとセレクタｚｃ＋（ｌ−ｓ＋由して
送られてきたレジスタ２８の値とｔ、加算器３１で加算
することによ請求められる。これによシ、レジスタ２８
のセントおよび信号２２３による命令読み出し要求を行
って、サイクルＴ９．ＴＩＯで命令＠の読み出しを開始
する。命令デコーダ２１における命令＠の解析が終了す
ると、解析結果はセレクタ２５を経由してレジスタ３２
にセットされる（サイクルＴ９）。同時に、命令語［相
］もレジスタ３３にセットされる。命令ｌＯの実行準備
が整ったので、制御回路２７は命令実行禁止信号２２５
ｔオンし、命令実行ユニット３の動作？続行させる（サ
イクルＴＩＯ，Ｔｌ１）。命令実行ユニット３に送られ
た命令［相］の解析結果は連想メモリ２４にも書き込ま
れ、カウンタ２３Ｖｉインクリメントされる。

命令＠の実行完了時には、命令＠の解析結果が準備され
ているので、命令は順次切れ目なく実行されていく。

第８図に示すように、連想メモリｌＯに対する検索がサ
イクルＴ２．Ｔ４．Ｔ６．Ｔ８．ＴＩＯ・・・に行われ
た結果、命令・■、■、■■■・・・かいずれも記憶さ
れていないため、サイクルＴ２゜Ｔ４．Ｔ６．Ｔ８．Ｔ
ＩＯ，Ｔ１２で命令■■■■ｏ＠）ｅ書き込む。なお、
命令■は最初の命令であるため検索することなく、連想
メモリ１０に書き込まれる。また、連想メモリ２４に対
する検索もサイクルＴ４で行われるが、分岐先命令［相
］は記憶されていないため、サイクルＴＩＯにおいて命
令［相］を書き込む。

次に、２度目以降にこれらの命令ケ実行する場合につい
て、第９図により述べる。

サイクルＴＩで連想メモリｌＯから分岐命令■の読み出
しが完了すると、命令■は信号２０１゜２０２として、
セレクタｌｌ’に経由しＦＩＦＯメモリ２０に記憶され
た後、命令デコーダ２１に送られる。連想メモリｌＯか
ら命令音読み出す場合、検索時にデータ・フィールドの
読み出し金行うため、信号２２３による読み出し要求が
出力されると同時に、信号２２４によって終了が通知さ
れる。

このため、次命令アドレスの計算が間に合わないので、
ｌサイクルおきに読み出し要求が行われる。

サイクルＴ２で命令デコーダ２１での解析が終了すると
、制御情報は信号２１１，２１４として、セレクタ２５
、レジスタ３２ケ経由して命令実行ユニット３に送られ
、分岐命令■の実行が開始される。実行が開始されると
、レジスタ４２に命令■のアドレスがセットされるので
、これを用いてサイクルＴ３で連想メモリ２４の検索が
行われ、該当するエントリが見つかると信号２１８がオ
ンされて、分岐先命令＠のデータ・フィールドの値が信
号２１３お工び信号２１６に出力される。

サイクルＴ３．Ｔ４で命令■が実行され、これが終了す
ると、ブランチ信号２４５が出力される。

制御回路２７は、信号２１８がオンのときに、上記ブラ
ンチ信号２４５を受けると、信号２１３お工び２１６に
それぞれセレクタ２５，２６、レジスタ３２．３３Ｔｈ
経由して、命令実行ユニット３に転送するように制御す
る。このようにして、命令＠の制御情報が直ちに揃うの
で命令実行禁止信号２２５はオンされず、実行停止サイ
クルなしでサイクルＴ５．Ｔ６に命令＠の実行が行われ
る。この場合、信号２２３は制御回路２７によってオフ
のままなため分岐先命令のフェッチは行なわれない。

ブランチ信号２４５が出力され、信号２１８がオンの場
合、定数生成回路３０からは”ｌ″が出力される。また
、分岐先の命令■のアドレスがセレクタ２’ｌ介して加
算器３１に入力されるので、加算器３１の出力信号２１
９には命令■のアドレスが出力される。これにより連想
メモリｌＯの検索？行えば畷命令＠がサイクルＴ５で読
み出される。したがって、命令［相］の実行が終了する
までには、命令＠の解析が完了するので（サイクルＴ６
）、ここでも実行停止サイクルは生じない。すなわち、
命令＠の実行は、サイクルＴ９．ＴＩＯで行われる。

なお、この実施例では、連想メモリ２４に分岐先命令［
相］があった場合、次の命令＠のアドレスは加算器３１
に用いて計算する。連想メモリ２４のデータ・フィール
ドに分岐先の命令■の次の命令■のアドレスを記憶する
フィールド？設け、分岐命令実行時には、これを次に読
み出すべきアドレスとしてインターフェイス回路４に送
るようにすれば、加算器３１の計算時間が省かれ、連想
メモリｌＯの検索時間を短くすることができる。

また、連想メモリ２４のデータ・フィールドに分岐先ア
ドレスケ記憶するフィールド？設け、分岐命令実行時に
命令実行ユニット３で生成される分岐アドレス２４３と
比較し、一致しない場合には連想メモリ２４の出力？分
岐先として使用せずに、改めて命令読み出しから行うよ
うに制御すれば、レジスタの値による分岐アドレス間接
指定七行う分岐命令等のように、分岐命令のアドレスに
よって分岐先が一意に定まらない命令に対しても適用す
ることができる。

第７図においては、連想メモＩＪＩ（ｌ用いて命令の有
無ケ判定しているが、これは演算器や比較器等からなる
判定回路と比べて構造が規則的であるため、マイクロプ
ロセッサ等のように集積回路で実現する場合、集積度を
高くすることができる。

〔発明の効果〕

以上説明したように、本発明によれば、分岐命令実行時
に実行する際に、連想メモリに命令の解析（デコード）
結果を書き込んでおくので、２回目以降の上記分岐命令
の実行の際には、これｔ読み出して利用することにより
、分岐命令と分岐先命令の間のパイプライン処理の乱れ
ｔ少なくして分岐命令実行時間を短くすることができる
。また連想メモリに分岐先アドレスも記憶することによ
り分岐命令のアドレスに工す分岐先が一意的に定まらな
い命令に対しても適用することができる。

【図面の簡単な説明】

第１図はデータ処理装置の全体ブロック図、第２図、第
３図、第４図、第５図および第６商は従来の命令処理の
タイムチャート、ｌｊｇ７図は本発明の実施例を示すデ
ータ処理装置のブロック図、第８図、第９図は第７図に
おける命令処理のタイミング・チャートである。 ｌ・・・データ処理装置、２・・・命令制御ユニット、
３・・・命令実行ユニット、４・・・インターフェイス
回路、５・・・記憶装置、ｉｏ、２４・・・連想メモＬ
１３・・・インターフェイス回路の制御回路、１２．２
３・・・カクンタ、２０・・・ＦＩＦＯメモ１ハ　２１
・・・命令デコーダ、２７・・・命令制御ユニット制御
回路、３０・・・定数発生回路、３１．４３・・・加算
器、４１・・・命令長レジスタ。 第　１　図 冨　Ｚ　図 合−ンテフーＬ　「ζ口　口ζ口　［ζ口　ロ区ロ命’
？’１．ｌ６１ｚ　３４ 第３図 今４トテーフ−ｋ　［Ｉ＝Σコ　［了Ｄ［Ｅｆｆ４′−
＋大イテ　「＝＝コヱΣ■二］　１３２ゝ：ｍ第　４　
図 ４１全デ゛フーｌ−［ぐＩコ　［（Σ］　［ｉ］　［ζ
Σコ４ン・４ト火イデ　［ＥＤ、　ｃコｆｆσ乃：＝＝
］Ｌ　５　図 す１行　ロ■＝ロＩコ　ロ■コ ％ｌ　図 ４ｒ−令テ゛コード　団　［匡０　ロエロ　ｌ　ロΣロ
命令尺行 ￥Ｊ７図 ジ 【 第１頁の続き ■発明者内山　邦男 ［相］発明者高本　良史 国分寺市東恋ケ窪１丁目２８幡地　株式会社日立製作所
中央研究所内 国分寺市東恋ケ窪１丁目２８幡地　株式会社日立製作所
中央研究所内

Claims (1)

1. 【特許請求の範囲】 １、記憶装置より命令ｒ読み出し、該命令ケ解析して命
   令実行のための制御情報を生成し、該制御情報ケ命令実
   行回路に転送するパイプラインデータ処理装置の命令フ
   ロー制御回路において、分岐命令のアドレスを連想メモ
   リの検索フィールドに、また該分岐命令の分岐先命令に
   解析した制御情報とｒ該連想メモリのデータ・フィール
   ドに記憶しておき、分岐命令実行時に分岐命令アドレス
   で上記連想メモリの検索茫行い、該当するエン）　ｌ／
   の制御情報會読み出して命令実行回路に転送し、命令実
   行回路では分岐命令の実行に引き続き分岐先命令の実行
   ケ開始することｔ特徴とする命令制御方式。 ２　前記連想メモリは、そのデータのフィールドに分岐
   先命令の次の命令のアドレスｒ記憶して、おき、分岐命
   令実行時には、次に読み出すべきアドレスとして読み出
   すことを特徴とする特許請求の範囲第１項記載の命令制
   御方式。 ３、前記連想メモリは、そのデータ・フィールドに分岐
   先のアドレスを記憶しておき、分岐命令実行時、命令実
   行回路で生成される分岐アドレスと上記分岐先アドレス
   とを比較し、不一致のときには該連想メモリの出力ｒ分
   岐先として使用しないようにすることｔ特徴とする特許
   請求の範囲第１項または第２項記載の命令制御方式。 ４、　分岐命令実行時に分岐アドレスで連想メモリの検
   索ヶ行い、一致するエントリか存在したときには分岐先
   命令のフェッチ４行なわないことケ特徴とする特許請求
   の範囲第１項、第２項筐たけ第３項記載の命令制御方式
   。