JPS5920049A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS5920049A JPS5920049A JP12995282A JP12995282A JPS5920049A JP S5920049 A JPS5920049 A JP S5920049A JP 12995282 A JP12995282 A JP 12995282A JP 12995282 A JP12995282 A JP 12995282A JP S5920049 A JPS5920049 A JP S5920049A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- function
- machine cycle
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 12
- 230000001771 impaired effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、演算処理装置台台令労時に関する。
最近のディジタル計算機の進歩によ多、種々の演算が行
なえるようになりてき、それに対する命令体系も豊富に
なってきた。このことは、演算を指定するインストラク
ションの複雑さを増している。インスト２クシヨンは、
単に演算を指定するだけでなく、同時にデータの転送や
ポインタ操作等を含む命令体系をもつインストラクショ
ンとなっているものが多い。上記のような命令を限られ
九ビット長をもつイ；／Ｘ）ラクシ目ンレジスタによっ
て指定する。また、複雑さは命令系のみでなく、データ
においても増し、取扱うデータの種類もさまざまである
。例えば、レジスタ間での転送で扱うデータだけでなく
直接レジスタに書込む必要金もつデータもおる。このと
き、限られｔピット長をもつインストラクションレジス
タにデータをセットし、指定Ｖラスタに書込む命令を実
行する。従来、このインストラクションレジスタの一部
に、前記データｆ、書込み、そのデータの格納すべきン
ラスタの指定も同時に行なっている。ここで、インスト
ラクションレジスタにおいて、イミディエイトデーメと
して使用できるビット数が、必要とするデータのビット
数よ多少ない場合このイミディエイトデータをセットで
きないことになる。このことは、取扱うデータの種類が
限られるため、演算系の融通性が損われてしまうという
可能性がおる。
なえるようになりてき、それに対する命令体系も豊富に
なってきた。このことは、演算を指定するインストラク
ションの複雑さを増している。インスト２クシヨンは、
単に演算を指定するだけでなく、同時にデータの転送や
ポインタ操作等を含む命令体系をもつインストラクショ
ンとなっているものが多い。上記のような命令を限られ
九ビット長をもつイ；／Ｘ）ラクシ目ンレジスタによっ
て指定する。また、複雑さは命令系のみでなく、データ
においても増し、取扱うデータの種類もさまざまである
。例えば、レジスタ間での転送で扱うデータだけでなく
直接レジスタに書込む必要金もつデータもおる。このと
き、限られｔピット長をもつインストラクションレジス
タにデータをセットし、指定Ｖラスタに書込む命令を実
行する。従来、このインストラクションレジスタの一部
に、前記データｆ、書込み、そのデータの格納すべきン
ラスタの指定も同時に行なっている。ここで、インスト
ラクションレジスタにおいて、イミディエイトデーメと
して使用できるビット数が、必要とするデータのビット
数よ多少ない場合このイミディエイトデータをセットで
きないことになる。このことは、取扱うデータの種類が
限られるため、演算系の融通性が損われてしまうという
可能性がおる。
第１図（ａｌ、 （ｂ）は従来のインストラクションレ
ジスタの演算及びデータロード時の領域割当てを説明す
るための配置図である。
ジスタの演算及びデータロード時の領域割当てを説明す
るための配置図である。
第１図（ａ）、 （ｂ）は同一のインスト２クシ酉ンレ
ジスタを示し、第１図（ａ）は演算の命令コードの状態
。
ジスタを示し、第１図（ａ）は演算の命令コードの状態
。
第１図（ｂＪはデータロードの命令コードの状態を示す
。
。
図において、ｌは命令コード指定ビット、２は演算命令
指定ビット、３はデータ転送におけるソースレジスタ指
定ビット、４Ｉｌ−ｔ、転送データを格納するレジスタ
の指定ビット、５はイミデイエイトデータを示すものと
する。
指定ビット、３はデータ転送におけるソースレジスタ指
定ビット、４Ｉｌ−ｔ、転送データを格納するレジスタ
の指定ビット、５はイミデイエイトデータを示すものと
する。
第２図は従来のマシンサイクルを説明する図で第１図（
ａ）、 （ｂ）に示した命令は第２図に示したｌマシン
サイクルＭ−Ｃ実行される。
ａ）、 （ｂ）に示した命令は第２図に示したｌマシン
サイクルＭ−Ｃ実行される。
第１図（ｂ）に示すように、データロードで用いられる
イミディエイトデータ５はインストラクションレジスタ
の一部を使用している。今、インストラクションレジス
タが、１６ビツト長であるとして、イミディエイトデー
タ５が、１６ビツト必要である場合１’ｃＶｉ、データ
のセットはできない。このため取扱うデータのｍ類が限
られ、演算系の融通性が損なわれるという欠点があった
。
イミディエイトデータ５はインストラクションレジスタ
の一部を使用している。今、インストラクションレジス
タが、１６ビツト長であるとして、イミディエイトデー
タ５が、１６ビツト必要である場合１’ｃＶｉ、データ
のセットはできない。このため取扱うデータのｍ類が限
られ、演算系の融通性が損なわれるという欠点があった
。
本発明は上記欠点全除去し、ある特定のマシンサイクル
での機能を指定する命令コードの構成要素の一部が他の
マシンサイクルで他の機能を指定する命令コードの構成
要素とすることによシ演算系に融通性をもたせ比演算処
理装置を提供するものである。
での機能を指定する命令コードの構成要素の一部が他の
マシンサイクルで他の機能を指定する命令コードの構成
要素とすることによシ演算系に融通性をもたせ比演算処
理装置を提供するものである。
本発明の演算処理装置は、インスト２クシ酉ンレジスタ
と、該インストラクションレジスタに格納された命令を
解読するデコーダと、前記解読された命令を保持し、か
つ命令のうちの複数の機能（Ａ、Ｂ、・・・・・・Ｎ）
をもつ命令を判別し、複数のマシンサイクルのうちの特
定のマシンサイクルＭ１において前記複数の機能の一つ
である機能Ａを実現し、次のマシンサイクルｈｆ２で前
記機能Ａ’（５指定する命令を構成している要素の一部
を他の機能Ｂを指定する命令を構成する要素の一部とし
て、前記機能Ｂを実現するように制御する制御回路とを
含んで構成される。
と、該インストラクションレジスタに格納された命令を
解読するデコーダと、前記解読された命令を保持し、か
つ命令のうちの複数の機能（Ａ、Ｂ、・・・・・・Ｎ）
をもつ命令を判別し、複数のマシンサイクルのうちの特
定のマシンサイクルＭ１において前記複数の機能の一つ
である機能Ａを実現し、次のマシンサイクルｈｆ２で前
記機能Ａ’（５指定する命令を構成している要素の一部
を他の機能Ｂを指定する命令を構成する要素の一部とし
て、前記機能Ｂを実現するように制御する制御回路とを
含んで構成される。
本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例のブロック図である。
この実施例は、インスト２クシ酉ンレジスタ６と、該イ
ンスト２クシ酉ンレジスタ６に格納された命令を解読す
るデコーダ７と、この解読された命令を保持し、かつ命
令のうちの複数の機能（Ａ。
ンスト２クシ酉ンレジスタ６に格納された命令を解読す
るデコーダ７と、この解読された命令を保持し、かつ命
令のうちの複数の機能（Ａ。
Ｂ、・・・・・・Ｎ）’ｅもつ命令を判別し、複数のマ
シンサイクルのうちの特定のマシンサイクルＭｌにおい
て前記複数の機能の一つである機能へを実現し、次のマ
シンサイクルＭ２で前記機能Ａ全指定する命令を構成し
ている要素の一部を他の機能Ｂを指定する命令を構成す
る要素の一部として、前記機能Ｂを実現するように制御
する制御回路８とを含んで構成される。
シンサイクルのうちの特定のマシンサイクルＭｌにおい
て前記複数の機能の一つである機能へを実現し、次のマ
シンサイクルＭ２で前記機能Ａ全指定する命令を構成し
ている要素の一部を他の機能Ｂを指定する命令を構成す
る要素の一部として、前記機能Ｂを実現するように制御
する制御回路８とを含んで構成される。
第４図（屹（ｂ）は第３図に示すインストラクションレ
ジスタの二つの命令の領域割当てを説明するための配置
図、第５図は本発明の実施例を動作てせるときのマシン
サイクルを説明する図である。
ジスタの二つの命令の領域割当てを説明するための配置
図、第５図は本発明の実施例を動作てせるときのマシン
サイクルを説明する図である。
第４図（ａ）、 ｔｂ）と第５図を用いてこの実施例の
動作について説明する。
動作について説明する。
第４図（ａ）はＲＯＭから転送されてきた命令の格納状
態を示し、１は命令指定ビット、２は演算指定ビット、
３はデータ転送のソースレジスタ指定ビット、４は転送
デ・−夕を格納するデイステイネーシロンレジスタ指定
ビットの各領域を示すものとする。
態を示し、１は命令指定ビット、２は演算指定ビット、
３はデータ転送のソースレジスタ指定ビット、４は転送
デ・−夕を格納するデイステイネーシロンレジスタ指定
ビットの各領域を示すものとする。
第５図に示すマシンサイクルのおる特定のマシンサイク
ルＭ１において、第４図（ａ）に示す状態の命令がデコ
ーダ７によシ解読され、制御回路８へ送られる。制御口
ｗｒ８は送られて来た命４！ｒを保持すると同時にこの
命令のうちの複数の機４詫Ａ、 Ｂ・・・・・・Ｎ＝
ｉもつ命令を判別する。簡単のため、機能はＡ、Ｂの二
つとして説明する。命令コードｌに格納されていた命令
は最初にマシンサイクルＭ１で一つの機能Ａｉ実行する
命令を読み、次のマシンサイクルＭ２で他の機能Ｂを実
行する命令を読めというニマシン命令であるとすると、
このニマシン命令１を制御回路８は読んで、機能Ａを実
行する。機能Ａを指定する命令の構成要素が命令コード
の指定ビット１．演算指定ビット２．ソースレジスタ指
定ビット３．ディスティネーション指定ビット４である
とすると上記１〜４を用いて演算命令や転送命令’１ｃ
ＰＵ（中央処理装置）に送って命令を実行せしめる。
ルＭ１において、第４図（ａ）に示す状態の命令がデコ
ーダ７によシ解読され、制御回路８へ送られる。制御口
ｗｒ８は送られて来た命４！ｒを保持すると同時にこの
命令のうちの複数の機４詫Ａ、 Ｂ・・・・・・Ｎ＝
ｉもつ命令を判別する。簡単のため、機能はＡ、Ｂの二
つとして説明する。命令コードｌに格納されていた命令
は最初にマシンサイクルＭ１で一つの機能Ａｉ実行する
命令を読み、次のマシンサイクルＭ２で他の機能Ｂを実
行する命令を読めというニマシン命令であるとすると、
このニマシン命令１を制御回路８は読んで、機能Ａを実
行する。機能Ａを指定する命令の構成要素が命令コード
の指定ビット１．演算指定ビット２．ソースレジスタ指
定ビット３．ディスティネーション指定ビット４である
とすると上記１〜４を用いて演算命令や転送命令’１ｃ
ＰＵ（中央処理装置）に送って命令を実行せしめる。
次のマシンサイクルＭ２で、ＲＯＭから送られてきたイ
ミディエイトデータはインストラクションレジスタ６に
第４図（ｂ）に示す状態のように格納され、デコーダ７
で解読され、制御回路８へ送られる。制御回路８は前述
の命令を保持しているから、前記機能Ａを指定する命令
を構成している要素のウチソースレジスタ指定ビット３
を、機能Ｂべきレジスタの指定ビットとみなし、イミデ
ィエイトデータをインパトラクシ９ンレジスタ６へ格納
する命令を実行する。
ミディエイトデータはインストラクションレジスタ６に
第４図（ｂ）に示す状態のように格納され、デコーダ７
で解読され、制御回路８へ送られる。制御回路８は前述
の命令を保持しているから、前記機能Ａを指定する命令
を構成している要素のウチソースレジスタ指定ビット３
を、機能Ｂべきレジスタの指定ビットとみなし、イミデ
ィエイトデータをインパトラクシ９ンレジスタ６へ格納
する命令を実行する。
以上詳細に説明したように、本発明によれば、インスト
ラクションレジスタのビット長と同シヒット長をイミデ
ィエイトデータに持たせることができ、レジスタに格納
できるので取扱うデータの種類が制限を受けることもな
く、かつ演算系の命令に融通性をもたせることが可能な
演算処理装置が得られるのでその効果は大きい。
ラクションレジスタのビット長と同シヒット長をイミデ
ィエイトデータに持たせることができ、レジスタに格納
できるので取扱うデータの種類が制限を受けることもな
く、かつ演算系の命令に融通性をもたせることが可能な
演算処理装置が得られるのでその効果は大きい。
第１図（ａ）、 （ｂ）は従来のインストラクションレ
ジスタの演算及びデータロード時の領域割当てを説明す
るための配置図、第２図は従来のマシンサイクルを説明
する図、第３図は本発明の一実施例のブロック図、第４
図（ａ）、 （ｂ）は第３図に示すインストラクション
レジスタの二つの命令における領域の割当てを説明する
ための配置図、ＷＪｓ図は本発明の実施例を動作させる
ときのマシンサイクルを説明する図である。 １・・・・・・命令指定ビット、２・・・・・・演算指
定ビット、３・・・・・・ソースレジスタ指定ピット、
４・・・・・・ディティネーションレジスタ指定ビット
、５・・・・・・イミディエイトデータ、６・・・・・
・インストラクションレジスタ、７・・・・・・デコー
ダ、８・・・・・・制御回路。 （、！り） 躬 ／ 図 活 ２ 囲
ジスタの演算及びデータロード時の領域割当てを説明す
るための配置図、第２図は従来のマシンサイクルを説明
する図、第３図は本発明の一実施例のブロック図、第４
図（ａ）、 （ｂ）は第３図に示すインストラクション
レジスタの二つの命令における領域の割当てを説明する
ための配置図、ＷＪｓ図は本発明の実施例を動作させる
ときのマシンサイクルを説明する図である。 １・・・・・・命令指定ビット、２・・・・・・演算指
定ビット、３・・・・・・ソースレジスタ指定ピット、
４・・・・・・ディティネーションレジスタ指定ビット
、５・・・・・・イミディエイトデータ、６・・・・・
・インストラクションレジスタ、７・・・・・・デコー
ダ、８・・・・・・制御回路。 （、！り） 躬 ／ 図 活 ２ 囲
Claims (1)
- インストラクションレジスタと、該インストラクション
レジスタに格納されに命令を解読するデコーダと、前記
解読された命令を保持し、かつ命令のうちの複数の機能
（Ａ、Ｂ、・・・・・・Ｎ）をもつ命令を判別し、複数
のマシンサイクルのうちの特定のマシンサイクルＭｌに
おいて前記複数の機能の一つである機能へを実現し、次
のマシンサイクルＭ２で前記機能Ａｉ指定する命令を構
成している要素の一部を他の機能Ｂを指定する命令を構
成する要素の一部として前記機能Ｂを実現するように制
御する制御回路とを含むことを特徴とする演算処理装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12995282A JPS5920049A (ja) | 1982-07-26 | 1982-07-26 | 演算処理装置 |
| DE19833326898 DE3326898A1 (de) | 1982-07-26 | 1983-07-26 | Datenverarbeitungsmaschine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12995282A JPS5920049A (ja) | 1982-07-26 | 1982-07-26 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920049A true JPS5920049A (ja) | 1984-02-01 |
Family
ID=15022490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12995282A Pending JPS5920049A (ja) | 1982-07-26 | 1982-07-26 | 演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5920049A (ja) |
| DE (1) | DE3326898A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181138U (ja) * | 1985-05-01 | 1986-11-12 | ||
| US4912635A (en) * | 1984-02-10 | 1990-03-27 | Hitachi, Ltd. | System for reexecuting branch instruction without fetching by storing target instruction control information |
| US5101483A (en) * | 1988-01-27 | 1992-03-31 | Oki Electric Industry Co., Ltd. | Instruction decoder simplification by reuse of bits to produce the same control states for different instructions |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0776917B2 (ja) * | 1984-12-29 | 1995-08-16 | ソニー株式会社 | マイクロコンピユ−タ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5041441A (ja) * | 1973-08-17 | 1975-04-15 | ||
| JPS5249740A (en) * | 1975-10-18 | 1977-04-21 | Hitachi Ltd | Microprogram control system |
| JPS5398752A (en) * | 1977-02-10 | 1978-08-29 | Hitachi Ltd | Microprogram control system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1540923A (en) * | 1975-12-01 | 1979-02-21 | Intel Corp | Programmable single chip mos computer |
-
1982
- 1982-07-26 JP JP12995282A patent/JPS5920049A/ja active Pending
-
1983
- 1983-07-26 DE DE19833326898 patent/DE3326898A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5041441A (ja) * | 1973-08-17 | 1975-04-15 | ||
| JPS5249740A (en) * | 1975-10-18 | 1977-04-21 | Hitachi Ltd | Microprogram control system |
| JPS5398752A (en) * | 1977-02-10 | 1978-08-29 | Hitachi Ltd | Microprogram control system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912635A (en) * | 1984-02-10 | 1990-03-27 | Hitachi, Ltd. | System for reexecuting branch instruction without fetching by storing target instruction control information |
| JPS61181138U (ja) * | 1985-05-01 | 1986-11-12 | ||
| JPH032034Y2 (ja) * | 1985-05-01 | 1991-01-21 | ||
| US5101483A (en) * | 1988-01-27 | 1992-03-31 | Oki Electric Industry Co., Ltd. | Instruction decoder simplification by reuse of bits to produce the same control states for different instructions |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3326898A1 (de) | 1984-03-08 |
| DE3326898C2 (ja) | 1987-04-23 |
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