JPH0245831A - 知識推諭処理装置 - Google Patents
知識推諭処理装置Info
- Publication number
- JPH0245831A JPH0245831A JP63197331A JP19733188A JPH0245831A JP H0245831 A JPH0245831 A JP H0245831A JP 63197331 A JP63197331 A JP 63197331A JP 19733188 A JP19733188 A JP 19733188A JP H0245831 A JPH0245831 A JP H0245831A
- Authority
- JP
- Japan
- Prior art keywords
- rule
- inference
- inference processing
- pointer
- rules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N5/00—Computing arrangements using knowledge-based models
- G06N5/04—Inference or reasoning models
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/54—Testing for continuity
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N5/00—Computing arrangements using knowledge-based models
- G06N5/01—Dynamic search techniques; Heuristics; Dynamic trees; Branch-and-bound
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、知識推論処理装置に関する。詳しくは、ルー
ルの推論処理結果の順序を記録することにより推論結果
に至った過程を容易に確認できる知識推論処理装置に関
する。
ルの推論処理結果の順序を記録することにより推論結果
に至った過程を容易に確認できる知識推論処理装置に関
する。
［従来の技術とその課題］
知識推論処理装置等に関する技術は、例えば特開昭６１
−１７７５４６号公報及び特開昭６２１４２２７号公報
に開示されているが、これらの知識推論処理装置は、推
論処理時間を短くするための工夫がなされているが、推
論結果に至った過程を記録再生する装置を備えていない
ことより、推論結果に至った過程を操作者が確認するこ
とができないという問題点があった。
−１７７５４６号公報及び特開昭６２１４２２７号公報
に開示されているが、これらの知識推論処理装置は、推
論処理時間を短くするための工夫がなされているが、推
論結果に至った過程を記録再生する装置を備えていない
ことより、推論結果に至った過程を操作者が確認するこ
とができないという問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、ルールの推論処理結果の順序を記録再生できる装置
を備えることにより、推論結果に至った過程を操作者が
容易にチエツクできるとともに、ルールそのものの判断
の矛盾を減少できる知識推論処理装置を提供することを
目的とする。
で、ルールの推論処理結果の順序を記録再生できる装置
を備えることにより、推論結果に至った過程を操作者が
容易にチエツクできるとともに、ルールそのものの判断
の矛盾を減少できる知識推論処理装置を提供することを
目的とする。
［課題を解決するための手段］
本発明は、外部と本装置との情報の出入部である外部イ
ンタフェース部と、知識を前提条件部と結論部との対で
あるルールの複数個の集合として表現し蓄積したルール
ベースメモリと、前記ルールベースメモリ内のルールを
適用する順序を示したルールポインタ群を格納するルー
ルポインタテーブルと、前記ルールを解釈実行するとと
もにそれぞれのルールについてマツチングの成否を判定
する推論処理部と、前記推論処理部へ送出される事実デ
ータ及び推論処理中に発生する結論データを格納する記
憶部と、推論処理部の実行した推論処理結果の内、マツ
チングが成立したルールのルールポインタをマツチング
が成立した順に記録する推論履歴記録部と、前記ルール
ポインタ群に従い前記ルールを順次推論処理部へ送出す
るとともに、推論処理部が実行した推論処理結果の内、
マツチングか成立したルールのルールポインタを前記推
論履歴記録部に送出し、かつ、所定時に前記推論履歴記
録部に記録されるルールポインタの順又はその逆の順に
前記ルールベースメモリよりルールポインタに基づくル
ールを抽出し、前記外部インタフェース部へ送出する制
御部とを備えたことを特徴とする。
ンタフェース部と、知識を前提条件部と結論部との対で
あるルールの複数個の集合として表現し蓄積したルール
ベースメモリと、前記ルールベースメモリ内のルールを
適用する順序を示したルールポインタ群を格納するルー
ルポインタテーブルと、前記ルールを解釈実行するとと
もにそれぞれのルールについてマツチングの成否を判定
する推論処理部と、前記推論処理部へ送出される事実デ
ータ及び推論処理中に発生する結論データを格納する記
憶部と、推論処理部の実行した推論処理結果の内、マツ
チングが成立したルールのルールポインタをマツチング
が成立した順に記録する推論履歴記録部と、前記ルール
ポインタ群に従い前記ルールを順次推論処理部へ送出す
るとともに、推論処理部が実行した推論処理結果の内、
マツチングか成立したルールのルールポインタを前記推
論履歴記録部に送出し、かつ、所定時に前記推論履歴記
録部に記録されるルールポインタの順又はその逆の順に
前記ルールベースメモリよりルールポインタに基づくル
ールを抽出し、前記外部インタフェース部へ送出する制
御部とを備えたことを特徴とする。
［作用］
推論処理部は、供給されるルールと記憶部より供給され
る事実データとのマツチング処理を行い、マツチングが
成立したルールのルールポインタを推論履歴記録部へ送
出し、推論履歴記録部は、供給される順にルールポイン
タを格納する。
る事実データとのマツチング処理を行い、マツチングが
成立したルールのルールポインタを推論履歴記録部へ送
出し、推論履歴記録部は、供給される順にルールポイン
タを格納する。
制御部は、ルールポインタテーブルに格納されている順
又はその逆の順にルールポインタをルールベースメモリ
へ送出し、ルールベースメモリは、供給されるルールポ
インタにて指示されるルールを外部インタフェース部へ
送出する。
又はその逆の順にルールポインタをルールベースメモリ
へ送出し、ルールベースメモリは、供給されるルールポ
インタにて指示されるルールを外部インタフェース部へ
送出する。
［実施例］
本発明の一実施例を示す第１図において、ルールとのマ
ツチングを行うために、外部より事実データが外部イン
タフェース部ｌを介しワーキングメモリ４へ供給された
後、推論開始を実行する推論開始信号が外部インタフェ
ース部１を介してシーケンサ２に供給され、シーケンサ
２は推論処理実行部３へ推論処理を実行するシーケンス
情報を送出する。推論処理実行部３は、ワーキングメモ
リ４に記憶される前記事実データを読み出し、さらにル
ールポインタテーブル６よりシーケンサ２及び推論処理
実行部３を介しルールベースメモリ５へ供給されるルー
ルポインタにてルールベースメモリ５から読み出される
ルールと前記事実データとのマツチング処理を行なう。
ツチングを行うために、外部より事実データが外部イン
タフェース部ｌを介しワーキングメモリ４へ供給された
後、推論開始を実行する推論開始信号が外部インタフェ
ース部１を介してシーケンサ２に供給され、シーケンサ
２は推論処理実行部３へ推論処理を実行するシーケンス
情報を送出する。推論処理実行部３は、ワーキングメモ
リ４に記憶される前記事実データを読み出し、さらにル
ールポインタテーブル６よりシーケンサ２及び推論処理
実行部３を介しルールベースメモリ５へ供給されるルー
ルポインタにてルールベースメモリ５から読み出される
ルールと前記事実データとのマツチング処理を行なう。
ルールベースメモリ５は、第２図に示すように、ルール
ｌからルールｎまでのｎ個のルールから構成されており
、１個のルールは、第３図に示すように、１個もしくは
任意のｍ個の条件文からなる条件部と、１個もしくは任
意のＱ個の結論部からなる結論部とから構成されている
。尚、各条件文及び各結論部は数ビットもしくは数バイ
トのデータから構成されるものであり、そしてｍ個の条
件文の全てが成立して初めて結論部３個の全てが実行さ
れるものである。又、各々のルール内では連続したアド
レスにて条件文及び結論部が並べられているが、ルール
ベースメモリ５内における各ルールは連続したアドレス
又はランダムなアドレスにて並べられている。さらに各
ルールの先頭を示すアドレスはルールポインタとしてル
ールポインタテーブル６に記憶されている。ルールポイ
ンタテーブル６は、第４図に示すように、例えばアドレ
ス１にルール１のポインタを格納し、アドレス２にルー
ル２のポインタを格納している。そして、ルールの実行
順序は、ルールポインタテーブル６に記憶しているポイ
ンタの順序に依存させることができる。
ｌからルールｎまでのｎ個のルールから構成されており
、１個のルールは、第３図に示すように、１個もしくは
任意のｍ個の条件文からなる条件部と、１個もしくは任
意のＱ個の結論部からなる結論部とから構成されている
。尚、各条件文及び各結論部は数ビットもしくは数バイ
トのデータから構成されるものであり、そしてｍ個の条
件文の全てが成立して初めて結論部３個の全てが実行さ
れるものである。又、各々のルール内では連続したアド
レスにて条件文及び結論部が並べられているが、ルール
ベースメモリ５内における各ルールは連続したアドレス
又はランダムなアドレスにて並べられている。さらに各
ルールの先頭を示すアドレスはルールポインタとしてル
ールポインタテーブル６に記憶されている。ルールポイ
ンタテーブル６は、第４図に示すように、例えばアドレ
ス１にルール１のポインタを格納し、アドレス２にルー
ル２のポインタを格納している。そして、ルールの実行
順序は、ルールポインタテーブル６に記憶しているポイ
ンタの順序に依存させることができる。
前記事実とルールのマツチング処理の内、前記条件部処
理の場合、前述したように全ての条件文のマツチングが
成立した時、推論処理実行部３は連続して結論部のルー
ルをとり出し順次実行して行く。この時全ての条件文の
マツチングが成立、したルールは、そのルールのポイン
タをシーケンサ２を介し推論履歴記録モジュール７に送
出する。
理の場合、前述したように全ての条件文のマツチングが
成立した時、推論処理実行部３は連続して結論部のルー
ルをとり出し順次実行して行く。この時全ての条件文の
マツチングが成立、したルールは、そのルールのポイン
タをシーケンサ２を介し推論履歴記録モジュール７に送
出する。
推論履歴記録モジュール７は、第５図に示すように、成
立したルールのポインタを格納するメモリ領域７ａ、ポ
インタを格納する末尾のアドレスを示す末尾番地格納レ
ジスタ７ｂ及びポインタが格納されている先頭のアドレ
スを示す先頭番地格納レジスタ７Ｃとを備えている。そ
して、推論処理実行部３より送出されるマツチングが成
立したルールのポインタを記録する場合、推論履歴記録
モノニール７は、既に格納されているポインタの内、最
も新しく格納されたポインタの番地を格納している末尾
番地格納レジスタ７ｂに格納されている番地を参照し、
その後の番地に前記マツチングが成立したルールのポイ
ンタを格納し、末尾番地格納レジスタ７ｂの値を更新す
る。又、既に推論履歴記録モジュール７に格納されてい
るルールのポインタを読み出す場合、推論履歴記録モジ
ュールは、格納されるポインタの内、最初に格納された
ポインタの番地を格納している先頭番地格納レジスタ７
Ｃに格納されている番地を参照しその番地のポインタを
読み出し、先頭番地格納レジスタ７Ｃの値を２番目に格
納されたポインタの番地の値に更新する。尚、ルールポ
インタを読み出す場合は、前述した場合と逆に、最後に
格納されたポインタよりさかのは゛って読み出すことら
できる。
立したルールのポインタを格納するメモリ領域７ａ、ポ
インタを格納する末尾のアドレスを示す末尾番地格納レ
ジスタ７ｂ及びポインタが格納されている先頭のアドレ
スを示す先頭番地格納レジスタ７Ｃとを備えている。そ
して、推論処理実行部３より送出されるマツチングが成
立したルールのポインタを記録する場合、推論履歴記録
モノニール７は、既に格納されているポインタの内、最
も新しく格納されたポインタの番地を格納している末尾
番地格納レジスタ７ｂに格納されている番地を参照し、
その後の番地に前記マツチングが成立したルールのポイ
ンタを格納し、末尾番地格納レジスタ７ｂの値を更新す
る。又、既に推論履歴記録モジュール７に格納されてい
るルールのポインタを読み出す場合、推論履歴記録モジ
ュールは、格納されるポインタの内、最初に格納された
ポインタの番地を格納している先頭番地格納レジスタ７
Ｃに格納されている番地を参照しその番地のポインタを
読み出し、先頭番地格納レジスタ７Ｃの値を２番目に格
納されたポインタの番地の値に更新する。尚、ルールポ
インタを読み出す場合は、前述した場合と逆に、最後に
格納されたポインタよりさかのは゛って読み出すことら
できる。
尚、推論履歴記録モジュール７のメモリ領域７ａは、サ
イクリックに使用されるもので、前記両レジスタ７ｂ及
び７ｃの示す値は、メモリ領域７ａの最後の番地から最
初の番地へ続いていくらのである。
イクリックに使用されるもので、前記両レジスタ７ｂ及
び７ｃの示す値は、メモリ領域７ａの最後の番地から最
初の番地へ続いていくらのである。
又、本実施例においては第１図に示すように、推論履歴
記録モジュール７は、独立して存在しているが、ワーキ
ングメモリ４、ルールベースメモリ５及びその他の領域
の一部を使用してもよい。
記録モジュール７は、独立して存在しているが、ワーキ
ングメモリ４、ルールベースメモリ５及びその他の領域
の一部を使用してもよい。
このようにして推論処理が進行する。そして操作者が、
推論結果に至った過程を知りたいとき、又はその過程を
チエツクしたいとき、操作キーＩＯの操作などの適宜な
その旨の指令をシーケンサ２に与えることによって推論
履歴記録モジュール７に推論が実行された順に格納され
ているルールポインタは、ルールポインタが格納された
順又はその逆の順にてシーケンサ２及び推論処理実行部
３を介してルールベースメモリ５に送出され、ルールベ
ースメモリ５にて、供給される各ルールポインタが指示
するルールが順次読み出され、読み出されたルールは、
ルールベースメモリ５より順次推論処理実行部３、シー
ケンサ２及び外部インタフェースｉｌｌを介して外部へ
送出される。
推論結果に至った過程を知りたいとき、又はその過程を
チエツクしたいとき、操作キーＩＯの操作などの適宜な
その旨の指令をシーケンサ２に与えることによって推論
履歴記録モジュール７に推論が実行された順に格納され
ているルールポインタは、ルールポインタが格納された
順又はその逆の順にてシーケンサ２及び推論処理実行部
３を介してルールベースメモリ５に送出され、ルールベ
ースメモリ５にて、供給される各ルールポインタが指示
するルールが順次読み出され、読み出されたルールは、
ルールベースメモリ５より順次推論処理実行部３、シー
ケンサ２及び外部インタフェースｉｌｌを介して外部へ
送出される。
したかって操作者は、推論結果に至った過程を容易に知
ることができ、前記過程をチエツクする負担が軽減され
るとともに、誤った推論を減少させることができる。
ることができ、前記過程をチエツクする負担が軽減され
るとともに、誤った推論を減少させることができる。
尚、条件文の内１つでもマツチングか成立しない場合に
は、推論処理実行部３は、結論部の実行を行わずシーケ
ンサ２に信号を送出する。そしてシーケンサ２はルール
ポインタテーブル６から次のルールのルールポインタを
抽出し推論処理実行部３を介し、ルールベースメモリ５
に送出し、推論処理実行部３はルールベースメモリ５よ
り送出されるそのルールポインタに該当するルールにて
前記事実とのマツチングを実行する。
は、推論処理実行部３は、結論部の実行を行わずシーケ
ンサ２に信号を送出する。そしてシーケンサ２はルール
ポインタテーブル６から次のルールのルールポインタを
抽出し推論処理実行部３を介し、ルールベースメモリ５
に送出し、推論処理実行部３はルールベースメモリ５よ
り送出されるそのルールポインタに該当するルールにて
前記事実とのマツチングを実行する。
尚、以上の知識推論処理装置は、例えばｌチップ又は複
数チップの半導体装置によって実現される。
数チップの半導体装置によって実現される。
次に、本発明の知識推論処理装置の作動フローを第６図
を参照し説明する。尚、園内の記号Ｓ１ないしＳ７は各
ステップを示している。
を参照し説明する。尚、園内の記号Ｓ１ないしＳ７は各
ステップを示している。
ステップＳ１において外部インタフェース部を介して事
実データがワーキングメモリへ転送され、推論開始の信
号が入力しているか否かがステップＳ、にて判断される
。推論を開始する場合、ステップＳ３にて推論処理実行
部は、事実データと、ルールベースメモリから出力され
るルールとの推論処理を実行する。そして事実データと
マツチングするルールがあればステップＳ４にてマツチ
ングしたルールのポインタが抽出され、抽出されたポイ
ンタは、推論履歴記録モジュールに格納される。
実データがワーキングメモリへ転送され、推論開始の信
号が入力しているか否かがステップＳ、にて判断される
。推論を開始する場合、ステップＳ３にて推論処理実行
部は、事実データと、ルールベースメモリから出力され
るルールとの推論処理を実行する。そして事実データと
マツチングするルールがあればステップＳ４にてマツチ
ングしたルールのポインタが抽出され、抽出されたポイ
ンタは、推論履歴記録モジュールに格納される。
そしてステップＳ、にて推論結果は、ワーキングメモリ
から外部インタフェースを介して外部へ送出される。
から外部インタフェースを介して外部へ送出される。
又、ステップＳ８において操作者が推論過程の記録を必
要としないときは、以上にて推論処理は終了するが、操
作者が前記記録を必要とするときは、ステップＳ７にて
推論履歴記録モジュールに格納されるルールのポインタ
によってルールベースメモリより読み出されるルールが
、外部インタフェース部より外部へ送出され、以上にて
推論処理は終了する。
要としないときは、以上にて推論処理は終了するが、操
作者が前記記録を必要とするときは、ステップＳ７にて
推論履歴記録モジュールに格納されるルールのポインタ
によってルールベースメモリより読み出されるルールが
、外部インタフェース部より外部へ送出され、以上にて
推論処理は終了する。
［発明の効果］
以上詳述したように本発明によれば、推論処理部にてマ
ツチングが成立したルールのルールポインタをマツチン
グが成立した順に推論履歴記録部に格納するとともに、
所定時には制御部の作用により推論履歴記録部内に格納
されるルールポインタの順に、又は逆順にルールベース
メモリよりルールが外部インタフェース部へ送出される
ことより、推論結果に至った過程を操作者は、容易にチ
エツクでき、ルールそのものの判断の矛盾を減少させる
ことができる。
ツチングが成立したルールのルールポインタをマツチン
グが成立した順に推論履歴記録部に格納するとともに、
所定時には制御部の作用により推論履歴記録部内に格納
されるルールポインタの順に、又は逆順にルールベース
メモリよりルールが外部インタフェース部へ送出される
ことより、推論結果に至った過程を操作者は、容易にチ
エツクでき、ルールそのものの判断の矛盾を減少させる
ことができる。
第１図は、本発明の一実施例を示すブロック図、第２図
及び第３図は、本発明の知識推論処理装置のルールベー
スメモリの詳細な一例を示す図、第４図は、本発明の知
識推論処理装置のルールポインタテーブルの詳細な一例
を示す図、第５図は、推論履歴記録モノニールの構成を
示す図、第６図は、本発明の知識推論処理装置の作動を
示すフローチャート図である。 １・・・外部インタフェース部、２・・シーケンサ、３
・・・推論処理実行部、４ ・ワーキングメモリ、５・
・ルールベースメモリ、 ６・・ルールポインタテーブル、 ７ ・推論履歴記録モジュール。 第４図
及び第３図は、本発明の知識推論処理装置のルールベー
スメモリの詳細な一例を示す図、第４図は、本発明の知
識推論処理装置のルールポインタテーブルの詳細な一例
を示す図、第５図は、推論履歴記録モノニールの構成を
示す図、第６図は、本発明の知識推論処理装置の作動を
示すフローチャート図である。 １・・・外部インタフェース部、２・・シーケンサ、３
・・・推論処理実行部、４ ・ワーキングメモリ、５・
・ルールベースメモリ、 ６・・ルールポインタテーブル、 ７ ・推論履歴記録モジュール。 第４図
Claims (1)
- （１）外部と本装置との情報の出入部である外部インタ
フェース部と、 知識を前提条件部と結論部との対であるルールの複数個
の集合として表現し蓄積したルールベースメモリと、 前記ルールベースメモリ内のルールを適用する順序を示
したルールポインタ群を格納するルールポインタテーブ
ルと、 前記ルールを解釈実行するとともにそれぞれのルールに
ついてマッチングの成否を判定する推論処理部と、 前記推論処理部へ送出される事実データ及び推論処理中
に発生する結論データを格納する記憶部と、 推論処理部の実行した推論処理結果の内、マッチングが
成立したルールのルールポインタをマッチングが成立し
た順に記録する推論履歴記録部と、前記ルールポインタ
群に従い前記ルールを順次推論処理部へ送出するととも
に、推論処理部が実行した推論処理結果の内、マッチン
グが成立したルールのルールポインタを前記推論履歴記
録部に送出し、かつ、所定時に前記推論履歴記録部に記
録されるルールポインタの順又はその逆の順に前記ルー
ルベースメモリよりルールポインタに基づくルールを抽
出し、前記外部インタフェース部へ送出する制御部とを
備えたことを特徴とする知識推論処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197331A JPH0245831A (ja) | 1988-08-08 | 1988-08-08 | 知識推諭処理装置 |
| US07/388,564 US5051923A (en) | 1988-08-08 | 1989-08-01 | Knowledge inferential processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197331A JPH0245831A (ja) | 1988-08-08 | 1988-08-08 | 知識推諭処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245831A true JPH0245831A (ja) | 1990-02-15 |
Family
ID=16372688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63197331A Pending JPH0245831A (ja) | 1988-08-08 | 1988-08-08 | 知識推諭処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5051923A (ja) |
| JP (1) | JPH0245831A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204939A (en) * | 1989-12-14 | 1993-04-20 | Fujitsu Limited | Rule base processing system and rule evaluation control method therein |
| US5230061A (en) * | 1992-01-02 | 1993-07-20 | The University Of Akron | Clause counter map inference engine |
| JPH0695879A (ja) * | 1992-05-05 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | コンピュータシステム |
| US6542880B2 (en) * | 1998-12-22 | 2003-04-01 | Indeliq, Inc. | System, method and article of manufacture for a goal based system utilizing a table based architecture |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3485999T2 (de) * | 1983-09-28 | 1993-04-01 | Hitachi Ltd | Hochgeschwindigkeitverarbeitungssystem fuer rechneranlage. |
| JPS60114968A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | 推論システム |
| JPS619729A (ja) * | 1984-06-26 | 1986-01-17 | Toshiba Corp | 推論システム |
| JPH0789283B2 (ja) * | 1984-11-02 | 1995-09-27 | 株式会社日立製作所 | 数式処理制御システム |
| JPH0734162B2 (ja) * | 1985-02-06 | 1995-04-12 | 株式会社日立製作所 | 類推制御方法 |
| JPS61241039A (ja) * | 1985-04-16 | 1986-10-27 | Nippei Toyama Corp | クランプ確認装置 |
| JPH0743722B2 (ja) * | 1985-08-02 | 1995-05-15 | 株式会社東芝 | 帰納推論装置 |
| US4748439A (en) * | 1985-08-13 | 1988-05-31 | Fairchild Semiconductor Corporation | Memory apparatus and method for retrieving sequences of symbols including variable elements |
| US4868763A (en) * | 1986-02-21 | 1989-09-19 | Hitachi, Ltd. | Knowledge-based system having plural processors |
| JPS62293352A (ja) * | 1986-06-11 | 1987-12-19 | Hitachi Ltd | 知識情報処理システム |
| JPS6326726A (ja) * | 1986-07-21 | 1988-02-04 | Toshiba Corp | 情報処理装置 |
| US4849879A (en) * | 1986-09-02 | 1989-07-18 | Digital Equipment Corp | Data processor performance advisor |
| JPS63128425A (ja) * | 1986-11-19 | 1988-06-01 | Hitachi Ltd | 推論方式 |
| US4860214A (en) * | 1987-01-22 | 1989-08-22 | Ricoh Company, Ltd. | Inference system |
-
1988
- 1988-08-08 JP JP63197331A patent/JPH0245831A/ja active Pending
-
1989
- 1989-08-01 US US07/388,564 patent/US5051923A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5051923A (en) | 1991-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01147627A (ja) | 質問応答装置 | |
| JPH0245831A (ja) | 知識推諭処理装置 | |
| JPS6122817B2 (ja) | ||
| JP2731047B2 (ja) | プログラムのオペランドチェック方式 | |
| JPS5920049A (ja) | 演算処理装置 | |
| JPS6041102A (ja) | シ−ケンス制御装置 | |
| JP3370222B2 (ja) | シーケンサ | |
| JP2507676B2 (ja) | 索引入出力文実行処理方式 | |
| JPH0713758A (ja) | 命令デコード方法 | |
| JPH0426494B2 (ja) | ||
| JPS62286134A (ja) | トレ−サ方式 | |
| JPS61133440A (ja) | デ−タ処理装置 | |
| JPS62147039U (ja) | ||
| JPS63282846A (ja) | 原始プログラム保持形式変換装置 | |
| JPH03273333A (ja) | データ処理装置 | |
| JPS61198351A (ja) | ダイレクト・メモリ・アクセス制御回路 | |
| JPH0470642B2 (ja) | ||
| JPS59191612A (ja) | シ−ケンスコントロ−ラの入出力指定方式 | |
| JPS6371761A (ja) | オンラインシステムのシステム条件定義方式 | |
| JPH01290026A (ja) | ロム作成方式 | |
| JPS6238748B2 (ja) | ||
| JPS62157099A (ja) | 自動リズム演奏装置 | |
| JPH0738157B2 (ja) | レジスタ選択方式 | |
| JPH0243633A (ja) | パリティチェック装置 | |
| JPH04168519A (ja) | ファイル更新方式 |