JPH0695879A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 リフラクションをコンピュータシステムに適
用する。 【構成】 コンピュータシステムは、命令処理装置と、
作業記憶エレメントを有するコンピュータ記憶装置と、
コンピュータ記憶装置に記憶される知識ベースと、推論
エンジンと、作業記憶エレメントを順序付けするととも
に識別するタイムスタンプ機構と、推論処理を行う推論
プロセス制御手段とを備えている。推論プロセス制御手
段は情報検査に対してルール型オペレーションを有し、
推論プロセスはリフラクションチェックによる制約条件
を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エキスパートシステム
の推論エンジンであって、ＣＡＭ（ｃｏｎｔｅｎｔ ａ
ｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）を採用した推論
エンジンで用いるリフラクションアルゴリズムに関す
る。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願０７／８７９，２５０号の明細
書の記載に基づくものであって、当該米国特許出願の番
号を参照することによって当該米国特許出願の明細書の
記載内容が本明細書の一部分を構成するものとする。

【０００３】

【従来の技術】リフラクションアルゴリズムは、ＣＡＭ
を採用したときのＲＥＴＥアルゴリズムによる不必要な
オーバヘッドを削減するために特に開発された。本発明
は、米国出願第０７／６９９，４１０号、米国出願第０
７／６９９，４１３号、および米国出願第０７／６９
９，４１２号に記載および開示されたアルゴリズムを補
完するために開発された。

【０００４】キーワードを用いて従来例の文献や特許を
探索するには数多く参照することになる。この従来例の
代表的なものは次のような出版物や特許引用文である。
しかし、これらの出版物や特許文献は特に本発明に関係
があるわけではない。

【０００５】従来例：出版物 １．Hillyer et. al,"Execution of OPS5 Production S
ystem on a MassivelyParallel Machine".本発明で
は、本発明を多重プロセッサまたは超並列マシーンで用
いることができるとしても、これらを必要としないのは
明白である。この文献とは関係なく、記載されたアルゴ
リズムは新規なものである。Hillyer はＣＡＭを用いて
いないのは明らかであり、本発明はＲＥＴＥを用いる必
要はない。

【０００６】２．Marshall Schor, et. al.,"Advances
in RETE Pattern matching" はHillyer et. al. と同様
である。これはＣＡＭを意図していない。本発明はＲＥ
ＴＥを用いる必要はない。

【０００７】３．Charles Forgy, et. al.,"Preliminar
y Architecture of the CMU Production System Machin
e"は多重プロセッサアーキテクチャを用いているが、Ｃ
ＡＭは用いていない。

【０００８】４．Anoop Gupta, "Parallelism in Produ
ction Systems"はreference 27 in[1] として引用され
ている。Anoop Gupta はＲＥＴＥ，ＴＲＥＡＴ，ＤＡＤ
Ｏ等、ＲＥＴＥの変形を検討しているが、ＣＡＭは取り
扱っていない。

【０００９】５．B.J.Garner et. al.,"General purpos
e inference engine for canonicalgraph models"は推
論および推論エンジン全般を検討している。アーキテク
チャやＣＡＭは詳しく述べていない。よって、本発明に
適用できない。

【００１０】６．Dan moldovan,"RUBIC: A Multiproces
sor for Rule-Based Systems" はＣＡＭについて説明し
ていない例であるが、ＲＥＴＥまたはＲＥＴＥの変形の
推論アルゴリズムからは逸脱していない。

【００１１】７．Peter Kogge, John Oldfield, Mark B
rule and Chrles Storman, "VLSI and Rule-Based Syst
ems," in VLSI for Artificial Intelligence, Jose G.
Delgado-Friad and Will R. Moore(eds), Boston: Kluw
er Academic Publishers,1989,pp.95-108.この文献はプ
ロダクションシステムでのＣＡＭの使用を検討している
が、ＣＡＭは慣習的なＲＥＴＥアルゴリズムに適用され
ていない。また、リフラクションは考慮されていない
し、検討されていない。

【００１２】従来例：特許 ヨーロッパ、米国、および日本特許文献は同様に異な
る。

【００１３】１．ヨーロッパ特許出願第９０３０６１６
０．４号（１９９０年６月６日出願）は、このようなア
ルゴリズムのオペレーションが複数のプロセッサ上で生
じるときの、ＲＥＴＥネットワークのＢｅｔａノードの
適正化を取り扱っている。複数のプロセッサのうちの１
つはスレーブとして働く。本発明はアドレス可能なＢｅ
ｔａノードを用いていないし、ＲＥＴＥネットワークも
用いていない。多重処理システムの必要性を特に示して
いない（制御構造に関わらず、複数のプロセッサが必要
である）。本発明がＣＡＭを採用したエキスパートシス
テム推論エンジンで用いているのはリフラクションアル
ゴリズムである。このような記憶装置が採用されたと
き、ＲＥＴＥによる不必要なオーバヘッドを削減するた
めに、本発明が発明された。

【００１４】２．米国特許第４，８６０，２１３号（G.
E.CorpのPiero Bonissone に付与）は、ルールの不確か
さを検査および操作（伝播）することにより、ルール起
動制御構造を取り扱っている。リフラクションコンポー
ネントは、同一事実データサブセットに対する複数の誤
ったルール起動を防止するため、不確かな情報と、不確
かな情報を解釈する論理との中に含まれることになる
（第２欄、３１行ないし５３行参照）。本発明はルール
の不確かさは用いない。さらに、この特許はＣＡＭ(con
tent addressable memory)のことは少しも取り扱ってい
ない。この特許は、不確かさレベルの計算と、不確かさ
レベルの推論を取り扱っている。

【００１５】３．米国特許第４，９７０，６５７号(Dan
iel Wolfに付与) はＣＡＭを用いていないし、本発明と
非常にかけ離れている。さらに、この特許請求の範囲に
より説明されているように、各ルールの１つ以上の前提
を用いている。一方、本発明はこのような制限はない。
また、この特許は１つの結論を必要とするが、本発明は
このような制限はない。本発明は、０個、１個、２個以
上の結論が可能である。本発明では、「結論」は右辺(r
ight hand side) 行動と等しい。本発明では、アルゴリ
ズムにどのような論理木も必要としない。本発明を理解
した時には、推論プロセスの核ではなく、リフラクショ
ンチェックを取り扱うコンピュータシステムを提供する
ことは明らかである。

【００１６】４．米国特許第４，９０１，２２９号（Ts
utomu Tashiro 他に付与）は、ＢＥＴＡ待行列から１つ
の待行列を探索するのをアクセラレートするのに用いら
れるＣＡＭを用いて、ＲＥＴＥ方法に対して僅かに修正
することを提案していると解釈することができるであろ
う。しかし、この特許はＲＥＴＥを直接には言及してい
ない。これにも関わらず、この特許には本発明を示唆す
るアルゴリズムはない。この特許は、 ・多重プロセッサを用いているが、本発明は多重プロセ
ッサを必要としない。 ・この特許では、「同一ルールで記述される別の条件と
一致するステータスデータよりなるデータの別の集合を
ラッチする」装置として、ＣＡＭを用いている。（この
ＣＡＭラッチはＲＥＴＥネットワークのＢｅｔａ待行列
処理と同様である。） 本発明では、ＣＡＭを用いて、中間パーシャル、または
他のパターン（条件）のフルジョインを、同一のルール
にストアする。

【００１７】５．米国特許第４，９４１，１０２号（Mi
chaelDarnell他に付与）には、エキスパートシステム推
論エンジンのデバッガが記載されている。この特許のシ
ステムはリフラクションを取り扱っていないし、推論エ
ンジンも見えない。

【００１８】６．米国特許第４，９８９，１６２号（To
shiyuki Tanaka他に付与）は、確かさレベルのルールを
用いた推論システムを取り扱っている。本発明はルール
確かさを用いていないし、不確かさを用いて推論を行っ
ていない。

【００１９】７．米国特許第５，０４７，９５１号（Ke
nji Ono に付与）は、ルールとパターンを用いて、ルー
ル間変換テーブルを構築する。ルール間変換テーブルを
この特許ではメタ知識といっており、全ての変項の全て
の状態の間の変化のグラフである。さらに、この特許で
はＣＡＭを用いていない。推論ロジックは、本発明のよ
うに、ルールおよびパターンを取り扱っていないが、変
項条件の全集合が与えられた場合は、ルールの間の変換
の計算された集合を取り扱っている。

【００２０】８．米国特許第５，０５１，９２３号（To
shihiro Tsukagoshiに付与）では、推論エンジン処理を
トレースし、モニタするツールを検討している。この特
許は推論エンジンの内部を取り扱っていないし、推論ア
ルゴリズムを取り扱っていない。

【００２１】９．米国特許第５，０５１，９３２号（Ha
ruki Inoue他に付与）は、推論、ファジー論理を用いた
プロセス制御システムを取り扱っている。この特許はＣ
ＡＭを用いていないし、推論アルゴリズムを詳細に説明
していない。

【００２２】

【課題を解決するための手段】本発明は、コンピュータ
システムでのリフラクションの使用法を取り扱い、特
に、推論エンジンへのアプリケーションを取り扱ってい
る。同一のシステムを、一般的には、後述するように、
採用することができる。

【００２３】ルール型プロダクションシステムでは
［２］、リフラクションとして知られてるオペレーショ
ン［２，ｐｐ．６２−６４，３０４−３０５］［３，ｐ
ｐ．３８８−３８９］は、推論システムを適正に管理す
るのに必要である。リフラクションは、ルールがデータ
の所定の同一集合を２回以上起動するのを防止する。そ
れは、任意のエキスパートシステムでの事実推論オペレ
ーションのバイタルパートである。

【００２４】事実、すなわち、作業記憶エレメント（Ｗ
ＭＥ）がエキスパートシステムの事実集合、すなわち作
業記憶（ＷＭ）に追加されると、そのルール前提条件、
すなわち、左辺(left hand sides(LHS))がチェックさ
れ、ＬＨＳが新しいＷＭＥにより潜在的に充足されるか
否かを見る。全ての前提条件がＷＭの事実により充足さ
れると、そのルールは起動の資格を有する。ルールを起
動することは、その充足されたルール内に含まれる右辺
(right hand sides(RHS)) 行動を処理することよりな
る。

【００２５】リフラクションチェック、すなわちリフラ
クションは推論処理のバイタルパートと我々は確信して
いる。満足されたルールがＲＨＳを直ちに実行した場合
は、エキスパートシステムは取るに足りないループでの
ルールのランを急速に終了することになる。充足された
ルールのＲＨＳが実行されたときに、任意の種別のリフ
ラクションチェックをせずに、充足の原因となった事実
の１つを削除しない場合、そのルールはＷＭＥの同一の
集合に対して再び充足することになる。これは、推論シ
ステムの誤ったオペレーションである。

【００２６】本発明では、新しいリフラクションチェッ
クアルゴリズム、すなわちＲＣＡが記述されている。本
発明は、［１］と米国特許出願第０７／６９９，４１２
号に最初に記載された新規の推論アルゴリズムを補完す
るものである。同時継続している従来例は［＆ｂｅｚｅ
ｋ９０］に関連することに注意されたい。しかし、本発
明に係るＲＣＡは従来例では開示されていない。ＲＣＡ
は［１］の一部ではない。その論文および米国特許出願
第０７／６９９，４１２号に記載された推論アルゴリズ
ムは、以下、ＮＩＡという。他の全ての推論アルゴリズ
ムのように、ＮＩＡは、既に概略を述べた理由に対する
リフラクションチェックが必要である。本発明に係るＲ
ＣＡアルゴリズムはその必要性を満足するとともに、後
述するようにＲＣＡが採用されたとき、ＲＣＡはより優
れたコンピュータシステムを提供する。

【００２７】次のようにすることができる。

【００２８】１）エキスパートシステム資源を有するコ
ンピュータシステムは、命令処理装置と、作業記憶エレ
メントを有するコンピュータ記憶装置と、該コンピュー
タ記憶装置に記憶される知識ベースと、推論エンジン
と、前記作業記憶エレメントを順序付けするとともに識
別するタイムスタンプ機構と、推論処理を行う推論プロ
セス制御手段とを備え、推論プロセス制御手段は情報検
査に対してルール主導オペレーションを有し、推論プロ
セスはリフラクションチェックによる制約条件を含むこ
とを特徴とする。

【００２９】２）上記１）に記載のコンピュータシステ
ムにおいて、リフラクションチェックはルールがステー
ルデータに対してその後に起動するのを防止することを
特徴とする。

【００３０】３）上記１）に記載のコンピュータシステ
ムにおいて、リフラクションチェックは、前記ルールが
推論プロセスにより評価するため選択された後の時点
で、ルールが起動するのを、推論システムにアサートさ
れたデータを用いて防止することを特徴とする。

【００３１】４）エキスパートシステム資源を有するコ
ンピュータシステムは、命令処理装置と、作業記憶エレ
メントを有するコンピュータ記憶装置と、該コンピュー
タ記憶装置に記憶される知識ベースと、推論エンジン
と、推論処理を行う推論プロセス制御手段とを備え、推
論プロセス制御手段は、内容アドレス記憶装置を用いて
事実を記憶し、かつ、リフラクションプロセスに必要な
処理制御情報を記憶する特性を有することを特徴とす
る。

【００３２】５）上記４）に記載のコンピュータシステ
ムにおいて、内容アドレス記憶装置は、前記コンピュー
タシステムのメイン処理部分に対してコプロセッサとし
てオペレートするアーキテクチャコンポーネントである
ことを特徴とする。

【００３３】６）上記４）に記載のコンピュータシステ
ムは、データベースと、内容アドレス記憶装置と、リア
ルタイム環境に適正な制御手段とを有し、しかも、リフ
ラクションチェックの実行時間を前記データベースのエ
ントリの数と無関係にするパラダイムオペレータを有す
ることを特徴とする。

【００３４】７）上記４）に記載のコンピュータシステ
ムは、データベースと、内容アドレス記憶装置と、リア
ルタイム環境に適正な制御手段とを有し、しかも、リフ
ラクションチェックの実行時間を前記データベースの構
造と無関係にするパラダイムオペレータを有することを
特徴とする。

【００３５】８）上記１）に記載のコンピュータシステ
ムは、並列連想プロセッサシステムであることを特徴と
する。

【００３６】９）上記４）に記載のコンピュータシステ
ムは、並列連想プロセッサシステムであることを特徴と
する。

【００３７】１０）本発明に係るコンピュータシステム
は、データ処理装置と、アドレス可能なランダムアクセ
スメモリと内容アドレス記憶装置と、データを処理する
プログラム制御手段であって、項またはタスクが処理さ
れるスケジューリングシステムで用いられる機構と、デ
ータを処理するプログラム制御手段であって、スケジュ
ーリングシステムにより識別された項またはタスクが同
一であるが、前記システム（記憶装置）の異なる場所に
現れるか、あるいは、前記システムの２つの異なる場所
に現れるが、データの同一集合を用いて処理される項ま
たはタスクを防止する幾つかの制限付き排他または従属
属性を有する場合、タスクをスケジューリングする手段
は内容アドレス記憶装置を採用し、かつ、前記プログラ
ム制御手段はリフラクションチェックを採用して前記デ
ータを処理するデータの集合に基づき、所要の順序でタ
スクを処理する手段を有するプログラム制御手段とを備
えたことを特徴とする。

【００３８】１１）本発明に係るコンピュータシステム
は、データ処理装置と、アドレス可能なランダムアクセ
スメモリと内容アドレス記憶装置と、データを処理する
プログラム制御手段であって、項またはタスクが処理さ
れるスケジューリングシステムで用いられる機構と、デ
ータを処理するプログラム制御手段であって、スケジュ
ーリングシステムにより識別された項またはタスクが同
一であるが、前記システム（記憶装置）の異なる場所に
現れるか、あるいは、前記システムの２つの異なる場所
に現れるが、データの同一集合を用いて処理される項ま
たはタスクを防止する幾つかの制限付き排他または従属
属性を有する場合、前記タスクをスケジューリングする
手段は、内容アドレス記憶装置と、前記タスクを処理す
る任意指定で採用された内容アドレス記憶装置とを採用
し、しかも、前記データの処理に対してリフラクション
チェックを採用するプログラム制御手段とを備えたこと
を特徴とする。

【００３９】１２）上記１１）に記載のコンピュータシ
ステムにおいて、リフラクションチェックは、前記ルー
ルがステールデータに対してその後起動するのを防止す
ることを特徴とする。

【００４０】１３）上記１１）に記載のコンピュータシ
ステムにおいて、リフラクションチェックは、前記ルー
ルが推論プロセスにより評価するため選択された後の時
点で、ルールが起動するのを、推論システムにアサート
されたデータを用いて、防止することを特徴とする。

【００４１】１４）エキスパートシステム資源を有する
コンピュータシステムは、命令処理装置と、連想コンピ
ュータシステムとして編成された作業記憶エレメントを
有するコンピュータ記憶装置と、スケジューリングプロ
セスを実行するプロセス制御手段とを備え、制御手段
は、連想コンピュータ記憶装置を用いて、項を記憶する
とともに、リフラクションプロセスに必要な処理制御情
報を記憶することを特徴とする。

【００４２】１５）上記１４）に記載のコンピュータシ
ステムにおいて、連想コンピュータ記憶装置は、前記コ
ンピュータシステムのメイン処理部分に対してコプロセ
ッサとしてオペレートするアーキテクチャコンポーネン
トであることを特徴とする。

【００４３】１６）上記１４）に記載のコンピュータシ
ステムは、連想コンピュータ記憶装置と、前記リアルタ
イム環境に適正な制御手段とを用いて編成されたデータ
ベースを有し、しかも、リフラクションチェックの実行
時間を、前記データベースのエントリの数と無関係にす
るパラダイムオペレータを有することを特徴とする。

【００４４】１７）上記１４）の記載のコンピュータシ
ステムは、前記連想コンピュータ記憶装置と、前記リア
ルタイム環境に適正な制御手段とを用いて編成されたデ
ータベースとを有し、しかも、リフラクションチェック
の実行時間を、前記データベースの構造と無関係にする
パラダイムオペレータを有することを特徴とする。

【００４５】１８）上記１１）に記載のコンピュータシ
ステムは、並列連想プロセッサシステムであることを特
徴とする。

【００４６】１９）上記１４）に記載のコンピュータシ
ステムは、並列連想プロセッサシステムであることを特
徴とする。

【００４７】２０）上記１１）に記載のコンピュータシ
ステムにおいて、データを処理するリフラクションチェ
ックは、現実行ランの間に処理するように依然スケジュ
ーリングされているタスクのリストまたは待行列からタ
スクＴｉを選択するステップと、タスクが、現実行ラン
で、決して処理されないことが判定された場合、タスク
Ｔｉを処理するステップ、 ＯＲ タスクが動的データ従属がない場合に、そのタスクＴｉ
を処理するステップと、 ＯＲ ａ）データアサーションタイムスタンプ情報を含むタス
ク従属データを記憶する内容アドレス記憶装置のスキャ
ン、 ＯＲ データアサーションタイムスタンプを依然含むこのよう
なデータの部分集合を記憶する内容アドレス記憶装置の
スキャンが、 ｂ）タスクＴｉに対して従属事実の少なくとも１つが、
タスクＴ１が処理される最後のタイムスタンプ値より早
いことを示す場合、 ＡＮＤ ｃ）タスクＴｉが従属するすべての事実が、タスクＴｉ
が問い合わせを処理するために選択されたタイムスタン
プ値より早いか、あるいは等しい、アサートされたタイ
ムスタンプ値を有することを示す場合に、タスクＴｉを
処理するステップとを備えたことを特徴とするコンピュ
ータシステム。

【００４８】２１）上記２０）に記載のコンピュータシ
ステムは、動的データ従属がないタスクの処理が処理設
定タスクであり、その処理がコンピュータシステムの初
期スタートアップで実行され、その処理がコンピュータ
システムのデータの存在に依存しないか、あるいは、そ
の処理がコンピュータシステムでないことを特徴とす
る。

【００４９】２２）内容アドレス記憶装置を有するとと
もに、データの処理に対してリフラクションチェックを
行う処理を有するコンピュータシステムにおいて、現実
行ランの間に処理するように依然スケジューリングされ
ているタスクのリストまたは待行列からタスクＴｉを選
択するステップと、タスクＴ１が、現実行ランで、決し
て処理されなかったことが判定された場合、タスクＴｉ
を処理するステップ、 ＯＲ 動的データ従属が無い場合にタスクＴｉを処理するステ
ップ、 ＯＲ ａ）データアサーションタイムスタンプ情報を含むタス
ク従属データを記憶する内容アドレス記憶装置のスキャ
ン、 ＯＲ データアサーションタイムスタンプを依然含むこのよう
なデータの部分集合を記憶する内容アドレス記憶装置の
スキャンが、 ｂ）タスクＴｉに対して従属事実の少なくとも１つが、
タスクＴ１が処理される最後のタイムスタンプ値より早
いことを示す場合、 ＡＮＤ ｃ）タスクＴｉが従属する全ての事実が、タスクＴｉが
問い合わせを処理するために選択されたタイムスタンプ
値より早いか、あるいは等しい、アサートされたタイム
スタンプ値を有することを示す場合に、タスクＴｉを処
理するステップとを備えたことを特徴とする。

【００５０】２３）上記２２）に記載のコンピュータシ
ステムは、動的データ従属がないタスクの処理が初期設
定タスクであり、その処理が計算システムの初期スター
トアップで実行され、その処理がコンピュータシステム
のデータの存在に依存しないか、あるいは、その処理が
コンピュータシステムでないことを特徴とする。

【００５１】このような改良と他の改良は次に詳細に説
明する。本発明の効果および特徴をより良く理解するに
は、説明および図面を参照されたい。

【００５２】

【実施例】本発明の好ましい実施例を詳細に考察する前
に、さらに詳細にリフラクション問題を説明し、本発明
により論証される結論のきっかけとする。

【００５３】ＮＩＡにて、各ＷＭＥをＷＭに追加するこ
とにより試験が行われ、新ＷＭＥが特定のルールＬＨＳ
パターンを充足可能か否かをチェックする。典型的なル
ールは、パターンとトリガ事実よりなる。多くのパター
ンは前提条件事実すなわち変化が最小の事実をチェック
し、トリガ事実は幾つかの事象のオカランスをシグナル
し、評価されるルールをトリガする。前提条件事実はそ
の環境の定数を記述するのが典型的である。

【００５４】あるルールの全ＬＨＳパターンが少なくと
も１つの可能照合があるとき、ルールがチェックリスト
上におかれる。

【００５５】チェックリストは、米国出願第０７／６９
９，４１０号と、米国出願第０７／６９９，４１３号
と、米国出願第０７／６９９，４１２号とに記載された
アルゴリズム処理構造体の一部である。チェックリスト
はルールのリストであり、それぞれ、完全ＬＨＳ条件評
価に対して選択される。充足する事実、すなわち、推論
アルゴリズム（米国出願第０７／６９９，４１２号参
照）の評価の成功がほとんど保証される事実が作業記憶
に追加されたとき、ルールがチェックリスト上に置かれ
る。

【００５６】ルールがチェックリストから取り出され、
リフラクションチェックか、あるいはＲＨＳ処理が行な
われるとき、ＬＨＳパターンを充足することになるであ
ろうＷＭ内のＷＭＥの集合が多く存在するかもしれな
い。ＷＭＥの集合は充足可能事実集合すなわちSpotとい
われる。Spotを１つ選択することによりSpotは現充足可
能事実集合になる。

【００５７】ルールおよびチェックリスト・タイムスタ
ンピングについての２つのステートメントを明らかにす
る必要がある。

【００５８】１．ルールインスタンス化がチェックリス
ト上におかれたとき、そのチェックリスト上のルールの
インスタンス化は現タイムスタンプ値を用いてタイムス
タンピングされる。このタイムスタンプは「フューチャ
データ(future data) 」問題をチェックするのに重要な
役割を果たす。フューチャデータとは、処理のためにル
ールが選択された後に追加されたデータをいう。このデ
ータはルール起動の現インスタンス化内に含むことがで
きない。次に、「フューチャデータ」問題を説明する。

【００５９】２．ルールが起動したとき、大域タイムス
タンプ値がインクリメントされる。そして、そのルール
がタイムスタンピングされ、ルールがいつ最後に起動し
たかを示す。すなわち、そのルールが現在起動している
か、あるいは、そのルールの最新起動を示す。このこと
は、ルールがデータの同一集合で２度以上起動しないこ
とを保証するのに重要なことである。これは「ステイル
データ(stale data)」問題であり、次に、さらに説明す
る。ステイルデータとは、ルールを起動するのに既に用
いられた事実の集まりであり、このデータを、同一ルー
ルを再び起動するのに用いることができない。リフラク
ションアルゴリズムが取り扱わなければならない問題の
２つの主なクラスは、次の１と２である。

【００６０】１．ステイルデータルールＲの時点ｔでの
起動では、時点ｔ以前のルールＲの任意の起動と同一の
事実の集合を用いることができない。

【００６１】ステイルデータのサブクラスは並行トリガ
アサーションといわれる。ルールＲ１が起動し、ｍ個の
事実をアサートするとすると、ｍ個の事実のうちのｎ個
はルールＲ２に対する起動である。よって、ルールＲ２
はチェックリストにｎ個の（別の）インスタンス化を有
することになる。これらのインスタンス化のうちの１つ
のみがｎ個のアサートされた事実を用いて起動すること
ができる。このサブクラスは、インスタンス化に対する
ＲＣＡの特別の試験である必要があるときにハイライト
(highlight) される。

【００６２】２．フューチャデータルールがチェックリ
ストにｇｏする時点ｔ１と、ルールが実際にＬＨＳパタ
ーン充足を評価する時点ｔ２との間で、より多くの事実
がアサートされる。時点ｔ１の後にアサートされた事実
を用いて、時点ｔ１でチェックリストにｇｏしたルール
に結合することができない。

【００６３】リフラクションの必要性を示す２つの例を
検討する。第１の例はステイルデータ問題を説明し、第
２の例はフューチャデータ問題を説明する。

【００６４】次に示すルールを考察する。

【００６５】 (defrule SampleRule (startflag yes) (current mode stopped) (request ?Option) => (assert(Runlt ?Option)) (printout t "Operation " ?Option "has started." crlf) ) 事実 (current mode stopped) (request calibrate) はＷＭにすでに存在しているものと仮定する。今、事実 (startflag yes) がアサートされＷＭに入れられたものとする。これら３
つの事実は今起動しているルールSampleRuleの３つのＬ
ＨＳパターンを充足することになる。リフラクションチ
ェックを行なわなくても、その事実がＷＭに存在してい
るので、推論エンジンの次の処理の繰り返しの間、その
ルールを充足することになる。そのルールは再び起動す
ることになる。

【００６６】より適正な例として、再び、上記ルールを
用い、事実 (current mode running) （ｒｅｑｕｅｓｔ ｓｏｕｎｄ ａｌａｒｍ） がＷＭに存在しているものとする。今、次の２つの事実
がアサートされているものとする。

【００６７】（ｓｔａｒｔｆｌａｇ ｙｅｓ） (current mode stopped) 第１のアサート、すなわち、(startflag yes) はルール
ＬＨＳのＬＨＳ充足チェックを完了する。ＮＩＡに従え
ば、そのルールはチェックリストにｇｏしている。この
時点で、ＷＭのＷＭＥはＬＨＳパターンを充足していな
いことに注意すべきである。異なるcurrent mode事実に
より、第２のアサートにより、SampleRuleの第２インス
タンス化がチェックリストに置かれる。今、ＮＩＡを充
足するＷＭのＷＭＥが存在し、そのルールが起動される
ことに注意すべきである。しかし、チェックリスト上の
SampleRuleの両インスタンス化コピーを充足することに
なり、そのルールは２回起動されることになる。このこ
とは、第１インスタンス化がチェックリストにエンタし
た時点で、第１インスタンス化の起動が適正ではないと
き、正しくない。その後追加された事実を用いて、その
前の可能なルール起動、すなわち、チェックリストにエ
ンタされたルールを充足させることはできない。ＲＣＡ
はこのことを防止している。

【００６８】好ましい実施例 以下、本発明を詳細に説明する。ここに記述した技法は
新規のリフラクションアルゴリズムであり、米国出願第
０７／６９９，４１２号に記載の推論アルゴリズムとと
もに用いるものである。このアルゴリズム対は前向き連
鎖推論システムを処理する推論システムで用いるための
ものであり、かつ、高速内容アドレス記憶装置照合ハー
ドウェアを基礎として用いるものである。新しい事実に
単にタイムスタンプを押すということに、ＲＣＡが意味
を持たせ複雑にしたことは、データをタイムスタンピン
グするという普通のプラクティスを採用したとしても、
新規である。というのは、このことは、ＮＩＡでの（必
要とされる）リフラクション要件に特にアドレスするの
に開発されたものであるからである。

【００６９】このセクションでは、エキスパートシステ
ムがCAM(content addressable memory) を採用したとき
のリフラクション問題に対する好ましい結論を記述して
いる。そのＣＡＭはこの結論で用いられるものである
が、データの２つの構成要素を含む。

【００７０】１．新しいＷＭＥ（事実）に適用されるル
ールＬＨＳ照合パターン。ＷＭＥとルールを初期照合さ
せる。ルールＬＨＳ照合パターンは、米国出願第０７／
６９９，４１２号に記載されるような推論アルゴリズム
の重要な部分である。

【００７１】２．ＷＭＥ、すなわち事実。一度、ルール
がチェックリストから削除され、しかも、ＬＨＳ条件充
足の検査が充分に行われると、ＬＨＳパターンをＷＭの
ＷＭＥと照合させなければならない。この照合は、記憶
されたＷＭＥに対してＣＡＭ内で行われる。詳しくは、
米国出願第０７／６９９，４１２号に記載されている。

【００７２】図１および図２に示す流れ図は機能レベル
のリフラクションアルゴリズムを示す。この記述は次の
３つの構成要素を網羅する。

【００７３】１．ＷＭＥの追加、 ２．ルールの起動とタイムスタンピング、 ３．複製でないことを保証するための可能なルール起動
のチェック。

【００７４】ＷＭＥの追加 ＷＭＥをＷＭに追加するには、２つのオペレーションを
含む。

【００７５】１．現大域タイムスタンプをＷＭＥに押
す。このタイムスタンピングにより、ルールのこの集合
の処理の間中、ＷＭＥがいつアサートされたかを示すマ
ーカタイム値を与える。

【００７６】２．ＷＭＥをＷＭに置く。これは、事実集
合の事実を実際にアサートし、他のルールによりバイン
ドされた可能ＬＨＳパターンに対して事実を利用可能に
する。

【００７７】ＣＡＭが推論プロセスで採用されたとき、
これらのステップは、ＷＭに、すなわちＣＡＭに、空い
た場所を見付け出し、空いている場所にＷＭＥを挿入す
る。これらのオペレーションは両方とも一定時間で行わ
れ、そのインプリメンテーションに対してＣＡＭを用い
る利点がある。

【００７８】ルールの起動とタイムスタンピング ルール起動のプロセスを図１に示す。タイムスタンプは
ＲＨＳ行動の処理においてクリチカルなルールである。
一度、ルールがリフラクションチェックオペレーション
に合格すると、そのルールが起動される。このことは次
のセクションで説明する。クリティカル第１行動は大域
タイムスタンプ値をインクリメントすることであり、ル
ール起動回数を計数する。ＲＨＳ行動が今逐次行われ
る。ルール起動はＲＨＳ行動が全て行われると完了す
る。

【００７９】大域タイムスタンプ値は、前のセクション
で説明したように、ルールのＲＨＳでアサートされた全
ての事実に対して用いられる。従って、ＷＭＥ（また
は、複数のＷＭＥ）に追加されたタイムスタンプ値を、
どのルール起動によりＷＭＥ（または、複数のＷＭＥ）
がアサートされたかを示す標識と見做すことができる。
ルール起動が連続すると、それぞれ大域タイムスタンプ
がインクリメントされるので、１つのルール起動の間に
まとめてアサートされた、すなわち、１つのルールのＲ
ＨＳ行動によりまとめてアサートされたそれらのＷＭＥ
のみが同一のタイムスタンプ値を有することになる。

【００８０】複製チェックを起動するルール：リフラク
ション試験 リフラクションチェックの目的は、照合作業記憶エレメ
ント（ＷＭＥ）のうちの１つの所定の集合に対して、ル
ールが複数回起動しないことを保証することにある。ル
ールの複数回起動は、例えば、異なるクラス種別の２つ
のＷＭＥがＷＭに追加され、しかも、それら２つのＷＭ
ＥがルールＲで用いられた場合に起こる。この例では、
ＬＨＳパターン照合に寄与し、かつ、充足可能なＷＭＥ
が２つあるとき、ルールＲはチェックリスト上に２回だ
け現れることになるか、あるいは、現れることができ
る。

【００８１】ルールＲが起動すると、ＷＭＥの所定の集
合、すなわちＳは、ルールのＬＨＳパターンを充足する
事実集合を形成する。その集合を充足集合という。リフ
ラクションアルゴリズムは、アジェンダ上のＲ、すなわ
ち、Ｒ´が他に任意に現れるということは、Ｓではない
充足可能アジェンダ集合Ｓ´に、少なくとも１つのエレ
メントが存在することになることを保証する。従って、
Ｒ´がその後起動した場合、充足するＷＭＥの別の集合
上にそれが存在することになることを保証する。

【００８２】（注：ＷＭＥのＷはルールＲのパターンＰ
ｘを充足可能であるとする。さらに、そのＷは、Ｒのイ
ンスタンス化をチェックリスト上に出現させるＷＭに追
加されるＷＭＥであるとする。ルールＲのチェックリス
トインスタンス化に対する任意の充足可能集合において
認められたＷＭＥであって、Ｐｘに結合されたＷＭＥの
みが、ＷＭＥのＷである。このことは、並行トリガアサ
ーションを除くステイルデータ問題を含むことになる。
このことは次のことを含む。すなわち、特定チェックリ
ストインスタンス化が、そのチェックリスト上に出現さ
せるトリガ事実を用いることになることを保証する。）
ここで、トリガ事実とは、アサーショントリガが典型的
に１つ以上のルールの起動をトリガする事実である。典
型的には、ルールのＬＨＳ条件はシステムに存在しかつ
定義された１つ以上の前提条件事実を必要とすることに
なる。１つの事実はルールを起動させるトリガ事実とし
て典型的には現れることになる。

【００８３】図２を説明する。ルールＲが起動しない
か、あるいは、ＬＨＳ試験をしない場合、リフラクショ
ンチェックは必要でない。次に、現充足可能事実集合の
各事実、すなわち、充足集合を形成するＬＨＳパターン
に現在結合されている事実に押されたタイムスタンプの
スキャンは、リフラクションチェックが合格した場合
に、行われる。２つの項が次のことに対してチェックさ
れる。

【００８４】１．ルールＲの最後の起動のタイムスタン
プを超えるタイムスタンプを有するSpotが少なくとも１
つのＷＭＥに存在するか。このことは、その前のルール
Ｒの任意の起動で用いられない少なくとも１つのエレメ
ントを、事実集合が含むことを保証する。このことはス
テイルデータ問題を含み、現トリガアサーションを含
む。

【００８５】２．ルールがチェックリスト上におかれた
とき、Spotの全ＷＭＥが、Ｒに与えられるタイムスタン
プを超えるか、あるいは等しいタイムスタンプを有す
る。このことは、Ｒがチェックリストに追加された後、
ＷＭに追加された事実はどれも次のことでは用いられな
いことを保証する。すなわち、 ・ＬＨＳパターンバインディング、 ・リフラクションチェック、 ・ＲＨＳ行動処理、 では用いられないことを保証する。

【００８６】この試験はフューチャデータ問題を含む。

【００８７】このアルゴリズムはＣＡＭで採用されたと
きに特に有用であり、タイムスタンプ比較を並列、か
つ、一定時間で行うことができる。

【００８８】他の好ましい実施例 上述した好ましい実施例とこの他の好ましい実施例は、
ともに、コンピュータシステムで採用することができ
る。そのコンピュータシステムはスカラーシステムであ
っても、並列システムであってもよい。また、このコン
ピュータシステムは単一プロセッサであっても良いし、
多重プロセッサであっても良いし、超並列マシンであっ
ても良い。本実施例のエキスパートシステムを図３に示
す。好ましい本実施例は上記米国出願第０７／６１１，
５９４号に記載されているシステムである。しかし、本
発明のインプリメンテーションは、アレイプロセッサの
特定の実施例に限定されるものではない。メモリの内容
アドレス可能領域を有するアレイプロセッサの場合に
は、そのアレイプロセッサに係る任意の実施例は本発明
を採用することができる。そのアレイの処理エレメント
を、図４，図５，図６に示す並列連想プロセッサシステ
ムで示すように具現化することができる。図４，図５，
図６は米国出願第０７／６１１，５９４号の同様の図に
対応する。そこで説明されているように、全ての処理エ
レメントとメモリを単一チップ上に形成することができ
る。しかし、本発明を用いたシステムであれば、個々の
プロセッサチップと、個々のメモリチップと、他のより
典型的な構成とを有することができる。

【００８９】よって、図３はエキスパートシステム資源
を有する本コンピュータシステムの上述した好ましい実
施例および他の実施例を示す。本システムは、図３に示
すように、命令処理装置として機能するアレイプロセッ
サである。本システムはエキスパートシステム（１）を
有する。そのエキスパートシステムは推論エンジン
（２）と、既に説明したリフラクションチェック機構
（３）を有する。エキスパートシステムはタイムスタン
ピング機構（４）を有する。コンピュータメモリはアレ
イプロセッサの処理エレメントに関連する作業記憶エレ
メント（６）を有する。アレイプロセッサは内容アドレ
ス記憶装置（７）を有する。知識ベースはコンピュータ
記憶装置に記憶される。この知識ベースを処理エレメン
トまたはそのシステムのピケットに分散させることがで
きる。各処理エレメントまたはピケットは処理エレメン
トに直接または間接的に関連するメモリを有する。タイ
ムスタンプ機構は作業記憶エレメントをオーダし、識別
する。推論プロセス制御の基礎を形成するコンピュータ
プログラムは、好ましくは、システムコントローラの支
援により、記述される推論プロセスのパフォーマンスを
制御する。これらの制御は、事実を表すシステムの情報
の検査に供給されるルールのオペレーションと協働す
る。その推論プロセスはリフラクションチェックに対す
る課題である制約を含む。

【００９０】既に記述した並列連想プロセッサシステム
は、ルールがステイルデータに対してその後に起動しな
いようにするリフラクションチェックを有する。そのリ
フラクションチェックは、推論プロセスにより評価する
ために選択されたルールより後の時点で、推論システム
にアサートされたデータを用いて、ルールが起動しない
ようにする。エキスパートシステム資源に関して、コン
ピュータシステム命令処理装置は、メモリストア作業記
憶エレメントにより供給される内容アドレス記憶装置を
用いて知識ベースを記憶する。推論エンジンと、プログ
ラム推論プロセス制御とは、アレイコントローラに位置
させることができ、推論プロセスをパフォームする。こ
のプロセスは、内容アドレス記憶装置を用いる機能を有
する。このプロセスは、内容アドレス記憶装置を制御し
て、事実を記憶し、リフラクションプロセスに必要な制
御情報を処理する。

【００９１】本実施例に係る好ましい実施例では、内容
アドレス記憶装置のアーキテクチャコンポーネントは、
コンピュータシステムの主処理部分に対して補助プロセ
ッサとしてオペレートする。これは、米国出願第０７／
６１１，５９４号および米国出願第０７／６９９，４１
２号に示すようなものである。

【００９２】本発明に係る好ましいコンピュータシステ
ムは、データベースと、内容アドレス記憶装置と、リア
ルタイム環境に適正な制御手段とを有し、しかも、リフ
ラクションチェックの実行時間を、既に説明したよう
に、前記データベースのエントリの数と無関係にするパ
ラダイムオペレータを有する。

【００９３】連想プロセッサの例を説明する前に、アプ
リケーションの他の例であって、項またはタスクスケジ
ューリングに適用されるようなスケジューリングシステ
ムのアプリケーションを説明するのが有用である。

【００９４】エキスパートシステム推論エンジン内のリ
フラクションは、時点Ｔ１で、ルールＲはデータＸ１，
Ｘ２，．．，Ｘｎに対して起動することができず、そし
て、その後の時点Ｔ２で、同一のルールがデータの同一
集合に対して起動することができることを参照する。

【００９５】リフラクションは次のように一般化するこ
とができる。すなわち、こちら側がチェックリストを呼
び出すタスク、すなわち、［Ｔ１，Ｔ２，．．，Ｔｎ］
の任意のリストを有し、しかも、相手方がタスクを逐次
ピックオフ(pick off)するプロセス、すなわち、タスク
Ｔ１，ついで、Ｔ２，ついで、．．．，ついでＴｎをピ
ックオフするプロセスでＣＡＭを採用する場合、もしＴ
ｊが既に集合Ｓ上で処理されていたら、相手側のジョブ
システムがタスクＴｉをデータ集合Ｓ上で処理しようと
しないか否かをチェックする必要があると相手側が言う
ことができる、と一般化することができる。

【００９６】ただし、 １）ジョブＴｉおよびジョブＴｊは同一ジョブである
が、タスクのリスト上の２つの異なる場所に現われる、
ＯＲ ２）ジョブＴｉおよびジョブＴｊは異なるジョブである
が、タスクのリスト上の２つの異なる場所に現われ、し
かも、入力集合Ｓ，Ｔｊ上のＴｉプロセスが同一集合上
で処理できないか、その逆の制限付き排他または従属性
を有する。

【００９７】そして、本発明に係るリフラクションチェ
ックを、コンピュータシステムの好ましい他の実施例お
よびさらに一般的な好ましい他の実施例に適用すること
ができる。推論エンジンｗ／ＣＡＭのリフラクションチ
ェックに適用した本発明に係るアルゴリズムは、本発明
に係る好ましい実施例である。というのは、パフォーマ
ンスを実質的に改善し、しかも、ＲＥＴＥシステムのオ
ーバヘッドを削減するからである。しかし、本発明に係
る他の実施例では、スケジューリングをよりジェネリッ
クなシステムのコンピュータシステムに適用することが
できる。このようなシステムを、ＣＡＭカードがインス
トールされているワークステーションほどの大きさにす
ることができる。より一般的には、ＣＡＭはほとんどの
場合キャッシュテーブル用に使用され、しかも、ごく最
近では、ＬＡＮの経路指定テーブル用に使用されてい
る。

【００９８】このようなコンピュータシステムは、任意
指定としてキャッシュを有することができ、同様に、Ｄ
ＡＳＤ装置のように大容量記憶を有することができる。
しかし、ワークステーションは正規のデータ処理装置と
記憶装置を有することになる。その記憶装置はアドレス
可能なＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ）と、内容アドレス記憶装置とを含むことができ
る。好ましい実施例で説明したシステムは、この他のシ
ステムで採用されることになる。このシステムはプログ
ラム制御管理システムを提供し、項またはタスクが処理
されるスケジューリングシステムで用いるために含むデ
ータを処理する。そのスケジューリングシステムは所要
の順番でデータの集合に基づきタスクを処理する。スケ
ジューリングシステムにより識別された項またはタスク
が同一あるが、そのシステム（記憶装置）の異なる場所
に現われる場合か、あるいは、システム記憶装置に２つ
の異なる場所を有するが、項またはタスクがデータの同
一集合を用いて処理されるのを防止する幾つかの排他制
限または従属性を有するような場合、この処理は内容ア
ドレス記憶装置およびその内容を用いてタスクをスケジ
ューリングする。このようなワークステーションまたは
データ処理システムである場合、タスクの処理に対し
て、交互に、あるいは任意指定で、内容アドレス記憶装
置を採用する。

【００９９】ＣＡＭすなわち連想記憶装置を有するコン
ピュータシステムの例 内容アドレス記憶装置すなわち連想記憶装置は大学レベ
ルで種々の処理チップを用いて取り扱われている。そこ
で、あるケースのＡＩアプリケーションに対して、行ロ
ジックを用いて、前の探索オペレーションの結果に行選
択の基礎をおく価値があることを知ることになる。ＶＬ
ＳＩ ｆｏｒ ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇ
ｅｎｃｅ，Ｊｏｓｅ Ｇ．Ｄｅｌｇａｄｏ−Ｆｒｉａｓ
ａｎｄ Ｗｉｌｌ Ｒ．Ｍｏｏｒｅ，ｅｄｉｔｏｒ
ｓ，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈ
ｅｒｓ，１９８９，ｐｐ．９５−１０８を参照された
い。また、“ＶＬＳＩ ａｎｄ Ｒｕｌｅ−Ｂａｓｅｄ
Ｓｙｓｔｅｍｓ”，Ｐｅｔｅｒ Ｋｏｇｇｅ，Ｍａｒ
ｋ Ｂｒｕｌｅ，ａｎｄ Ｃｈａｒｌｅｓ Ｓｔｏｒｍ
ａｎ ｆｏｒ ａ ｄｉｓｃｕｓｓｉｏｎ ｏｆ ａｐ
ｐｌｉｃａｔｉｏｎｓを参照されたい。しかし、他の提
案は我々の方向とは異なる方向の技術を取り扱っている
ようである。１つの形式はＯｘｆｏｒｄの超並列性に対
する「知能記憶装置」チップであり、これは、Ｓｅｎｉ
ｏｒ ＥｄｉｔｏｒのＢｏｂ ＣｕｓｈｍａｎによりＭ
ａｔｒｉｘ Ｃｒｕｎｃｈｉｎｇ ｗｉｔｈ Ｍａｓｓ
ｉｖｅＰａｒａｌｌｅｌｉｓｍと題する記事のＶＬＳＩ
Ｓｙｓｔｅｍｓ Ｄｅｓｉｇｎ，Ｄｅｃｅｍｂｅｒ
１９８８，ｐｐ．１８−２８に記載されている。

【０１００】本発明を用いる好ましいシステムは、Ｕ．
Ｓ．Ｓ．Ｎ．６１１，５９４に記載された“Ｐａｒａｌ
ｌｅｌ Ａｓｓｏｃｉａｔｉｖｅ Ａｒｒａｙ Ｐｒｏ
ｃｅｓｓｏｒ”のようなワークステーションである。こ
れは、さらに詳しく再検討することができる。しかし、
従来例のＣＡＭシステムでさえ本発明を採用することが
できる。

【０１０１】図４は並列連想アレイプロセッサを示す。
これは米国出願第０７／６１１，５９４号に記載されて
いる。この並列連想アレイは、基本ピケット装置１００
を有し、ローカルメモリと結合された処理エレメントＡ
ＬＵ１０１を備えている。処理エレメントＡＬＵ１０１
はクロックサイクルで情報の１バイトを処理する処理エ
レメントに結合されている。既に説明したように、ピケ
ット装置はシリコンベースチップ上か、あるいは側部近
傍（図において左または右）にピケットのリニアレイを
有するピケットチップ上に形成されている。その結果、
シリコンベースチップ上に、複数のローカルメモリを有
するピケット処理アレイが形成されている。複数のロー
カルメモリは、データを右および左の両方向に渡す通信
バスを近傍に有する論理行またはリニアアレイで配置さ
れた各バイト幅処理データフローに対して１つのローカ
ルメモリが対応する。ピケットチップのピケットの集合
は幾何学的に配置されている。このピケットの集合はチ
ップ上に水平に配置するのが好ましい。

【０１０２】図２６は複数メモリを有するピケットチッ
プ上にピケットアレイの２つのピケットをインプリメン
トする典型例を示し、かつ、各ピケット処理エレメント
とメモリの間の通信パスを含むデータフローを示す。本
発明に係る好ましい実施例では、そのアレイの処理エレ
メントを有するワン−オン−ワン(one-on-one)メモリ間
のデータ通信パスは、縦横がそれぞれバイト幅であり、
右または左にネイバ(neighbor)を有するか、あるいは、
ピケットプロセッサが遠隔にある通信のための「スライ
ド(slide) を有する。

【０１０３】この「スライド」を、単一サイクルで情報
をピケットアドレス場所を介してノンネイバ(non-neigh
bor)ポジションに転送する手段として定義することがで
きる。ピケットアドレス場所は、送信されているメッセ
ージに対して透過でない場合、メッセージを受信する最
も近傍の活動状態のネイバにメッセージが到達し、か
つ、受信されるまで、情報を正規に受信することができ
る場所である。従って、スライドは、情報をノンネイバ
位置に「ターンオフ(turn off)」されたピケットを介し
て送信することにより機能する。例えば、ピケットＡは
情報を遠隔ピケットＧに転送しようとする。そのサイク
ルの前に、ピケットの介入はこれらピケットＢないしＦ
をターンオフすることにより透過にされる。そして、次
の単一のサイクルで、ピケットＡはピケットＡのメッセ
ージを右に送信し、送信することにより、透過であるピ
ケットＢないしＦを介して渡される。というのは、それ
らのピケットはターンオフされ、ピケットＧはターンオ
ンされているので、そのメッセージが受信されめからで
ある。「スライド」を正規に使用する際、情報はそのラ
チス(lattice) を介してリニアに転送されるが、スライ
ドアプローチは２次元メッシュと協働することができる
か、あるいは、多次元アレイで働くことができる。

【０１０４】本発明に係る好ましい実施例において、処
理エレメントへのアクセスはその動作がビットシリアル
ではない。各プロセッサは、ローカルメモリのブロック
にアクセスする代わりに、しかも、関連するパーティシ
ョンまたはそのパーティションのページにアクセスする
代わりに、それぞれプロセッサと結合されたメモリにア
クセスする。１ビットの代わりに、キャラクタ幅、また
は、キャラクタ倍幅バスが供給される。ビットの代わり
に、（または、キャラクタバイト、倍バイトのパフォー
マンスを将来複製するであろう将来のシステムでは）１
バイトの情報が１クロックサイクルで処理される。従っ
て、８，１６，または３２ビットは各ピケット処理エレ
メントの間を流し、関連するメモリの幅を照合すること
ができる。本発明に係る実施例では、各ピケットチップ
は３２キロバイトで８（９）ビット幅のメモリを有す
る。しかも、１６個のピケットが、それぞれ、線形アレ
イのピケットノード当たり３２キロバイトを有するのが
好ましい。本発明に係る実施例では、各関連するメモリ
はＣＭＯＳ上に形成されたＤＲＡＭである。しかも、キ
ャラクタバイトは９ビット（自己検査を有する８ビット
キャラクタとして機能する。）である。

【０１０５】ピケット間と、処理エレメント間の並列パ
スバイト幅バスデータフローは、実質的には、従来シス
テムのシリアルビット構造を改善したものである。しか
し、次のことは、そのデータフローが認識された後に認
識される。すなわち、並列性が増加すると、新たに得ら
れたアーキテクチャが暗に示すことが理解できるに従っ
て、解決する必要がある問題がさらに増える。重要な解
決法を説明する。

【０１０６】理解されるであろう機構は、左および右ネ
イバ転送と、図を参照して既に説明したスライド機構と
に加えて、倍バイト幅であるブロードキャストバスを提
供した。その結果、ピケットは全て同一データを同時に
見ることができる。このブロードキャストバスが、集合
関連オペレーションと、他の比較または同期数学オペレ
ーションをパフォームするとき、比較データを供給す
る。

【０１０７】単一命令ストリームの制御により、ピケッ
トデータ処理エレメント内の処理に適している高度並列
データ構造を有するタスクは、人工知能パターン照合
と、感覚器と、トラックフュージョンとを、多重感覚器
適正化割り当てと、コンテキストと、画像処理とに含
む。しかし、現在可能なこれらのアプリケーションの多
くは、シリアルビットであり、単一クロック時間である
ため、ＳＩＭＤ処理に用いられなかった。例えば、ＳＩ
ＭＤマシーンの慣例的なシリアル処理エレメントは、各
プロセッササイクルに対してＡＤＤオペレーションの１
ビットを実行する。一方、３２ビット並列マシーンは１
サイクルでＡＤＤの３２ビットを実行することができ
る。

【０１０８】処理エレメント当たり３２キロバイトの構
成は、従来のＳＩＭＤマシーンよりもはるかに多く、か
つ、各処理エレメントに対して局所的に利用可能なメモ
リを、各処理エレメントに適用する。

【０１０９】そのチップ上のピンカウントはロー（ｌｏ
ｗ）に保持されている。というのは、そのチップと受け
渡しするデータが最小に抑制されるからである。

【０１１０】ＤＲＡＭメモリは通常のメモリＣＭＯＳで
あり、メモリアレイのバックにデマルチプレックスされ
ている列を削除することにより、「行−列」アクセスを
サポートし、メモリアレイの行から読み取る行アドレス
をデータフローに並列に供給するものである。

【０１１１】データに加えて、メモリは、"tri-bit" す
なわち、"trit"を含む。その結果、３つの状態があり、
従来の２進値と異なり、論理１、論理０、無関心があ
り、それらの状態はロジックにより認識される。ｔｒｉ
ｔは記憶アレイの連続する記憶場所に含まれている。マ
スクはメモリに記憶されるデータの別の形式であり、ピ
ケット処理エレメントのマスクレジスタに入力される。

【０１１２】記憶アレイがコマンドを含むことができる
ように、このことにより、１つのピケットは別のピケッ
トと異なるオペレーションをｄｏすることができる。個
々のピケットのオンチップ制御により、必ずしも全ての
ピケットでないが、ほとんどのピケットを含むオペレー
ションの間に、ＳＩＭＤオペレーションに対して一意で
あるインプリメンテーションが可能になる。提供される
１つの簡単な制御機能は、ステータス出力が特定条件と
一致する任意のピケットにおいて保留されたオペレーシ
ョンの機能である。従って、ゼロでない条件はドーズ(d
oze)を意味することができる。ドーズはオペレーション
を保留する条件であり、そのピケットを非活動状態であ
るが、aware ステータスにする条件である。提供される
別のコマンドは、そのピケットの条件に基づくか、ある
いはスライドオペレーションの前にバスに供給するコマ
ンドに基づき、メモリへの書き込みを禁止するか、ある
いは可能にすることである。

【０１１３】ピケットチップに、それぞれ３２キロバイ
トメモリを有する１６個のパワフルピケットに適用する
ことにより、６４チップのみが１０２４プロセッサと３
２７６８キロバイトのメモリを提供する。ピケットのア
レイは集合関連メモリを備えている。本発明は、数値集
中処理画像分析に有用であり、同様に、ベクトル処理に
有用である。このパワフルピケット処理アレイを、今日
では、わずか２つの小さいカードにパッケージすること
ができる。何１０００というピケットをより携帯に便利
な低消費電力パッケージに適正にパッケージすることが
できる。しかも、画像処理アプリケーションを最小の遅
延でパフォームすることができるか、あるいは、ビデオ
フレーム時間内で、例えば、重要な計器類を考慮するこ
となく、飛行機の飛行中にパフォームすることができ
る。

【０１１４】ピケットの能力により、近くにパックされ
た関連するメモリシステムを用いる可能性が出てくる
し、しかも、システム設計者が新しいシステムに慣れた
後、種々のアプリケーションで処理能力を用いることが
できる。

【０１１５】図５を説明する。図５に示すものは、連想
が要求されたとき、比較値が全ての記憶場所に供給さ
れ、しかも、全ての記憶場所が照合線に同時に応答する
という点で完全連想記憶装置またはＣＡＭと言われるは
ずである。連想記憶装置は当業者に公知である。記憶装
置の並列ピケットを用いるとともに、探索を行うため
に、バイト転送を有する処理エレメントを用いて、ここ
に記載されたシステムでは、Ｎ個のワードのうちのワー
ドＫを記憶装置に位置指定するため、データの入力と、
探索のマスクが存在する。全照合ピケットはステータス
ラインをレイズ(raise) し、そして、個々のオペレーシ
ョンは第１照合Ｋを読み取り選択する。このオペレーシ
ョンは、普通、セットアソシエーティブ(set assiciati
ve) と呼ばれ、連続するワードに対して繰り返され、ピ
ケットメモリに記憶される。同様に、書き込みがブロー
ドキャストオペレーションにより行われる。そのオペレ
ーションでは、レイズされた選択線はパーティシペーシ
ョン(participation) を示し、ブロードキャストデータ
は全ての選択されたピケットにコピーされる。

【０１１６】別の実施例は好ましい実施例ではないが、
各ピケットに対して利用可能なＤＲＡＭ記憶装置の量を
軽減し、図５に示すような完全連想記憶装置のセクショ
ンを含むことができる。例えば、５１２バイトの完全連
想記憶装置が含まれた場合、全てのピケットは探索索引
の集合を含むことができ、単一のオペレーションで、５
１２×１０２４ピケットがオペレーション当たり５１２
キロ比較(compare) 、すなわち、オペレーション当たり
１マイクロ秒とすると、１秒当たり５１２ギガ比較とな
る。拡張に関しては、その概念は複数テラ比較範囲にす
ることができる。この例は、今日の計算能力を遥かに超
える能力を用いて、情報を広範囲に探索することを含む
連想タスクに権限を与える例である。

【０１１７】図２に示すように、処理エレメントに結合
された記憶装置およびバイト幅を用いたこの連想オペレ
ーションが、明示的なアルゴリズムまたはオペレーショ
ンと、人工知能と、並列プログラミングに加えて、ＳＩ
ＭＤ環境で試みられるとき、ＳＩＭＤ環境で記述された
チップ構成を有するマシーンに対して、さらに多くのア
プリケーションが利用可能になる。

【０１１８】ＳＩＭＤ環境は次のものを含む。

【０１１９】マトリックス乗算と、特殊メモリマシーン
でパフォームすることができる他のタスクを含む単一の
並列化可能な演算タスク；画像照合と、Ｖｏｎ Ｎｅｕ
ｍａｎｎ型マシーンでパフォームすることができるが、
極端な並列性、例えば、３次元画像のパターン照合に適
用可能なアプリケーションを用いて、著しくスピードア
ップすることができる画像処理タスクと；データベース
の照会機能；人工知能アリーナのパターン照合；ネット
ワークのブリッジの他の側のユーザに行くメッセージを
素早く識別する、ブリッジでのネットワーク制御；ゲー
トレベルのシミュレーション；および、ＶＬＳＩグラン
ドルール違反のチェッカ。

【０１２０】記憶装置のバンクと関連する処理エレメン
トを利用するプロセスタスクは、新しいシステムのアー
キテクチャの能力を利用する発明を行うとき、アプリケ
ーションプログラマが思い付く。ディジタルシステムの
記述を保存するプロセスを、アレイを用いることによ
り、ピケット１００当たり１つのゲートまたは論理素子
にすることができる。このようなシステムでは、プロセ
スは、各ゲート記述を、ゲートは入力として受取り、ゲ
ートにより生成された信号を命名するという、シグナル
のリストとして割り当てる。シグナルが変化するごとに
それを獲得し、その名前はバス１０３を介して全てのピ
ケットにブロードキャストされ、その名前は、並列に、
期待される入力シグナルの名前と比較される。照合する
場合は、そのピケット内に、データフローレジスタビッ
トでシグナルの新しい値を記録する。全てのシグナルの
変化が記録されたとき、全てのピケットは制御ワードを
並列に読み出す。その制御を行った後は入力の現集合を
どのように用いて出力を計算するかをデータフローに通
知する。ローカルゲートからの古い値と比較された結果
を用いて、これらの計算を並列に行う。データフロース
テータスビットに、入力が変化するピケットの全てのゲ
ートを記録する。外部制御装置に、全てのピケットを問
い合わせ、変化された次のゲートを要求する。そして、
ピケットから適正なシグナル名と値を、元来ステートさ
れているようにブロードキャストし、シグナルの変化が
起こらないか、あるいはプロセスが停止するまで、その
サイクルを繰り返す。

【０１２１】別のプロセスは辞書名探索であるかもしれ
ない。名前はピケットメモリ１０２に記憶される。全て
の名前の第１文字を、ブロードキャストデータアドレス
バス１０３上の所要のブロードキャスト名の第１文字と
比較することができる。照合しないピケットは全て、提
供された制御特性を用いてターンオフされる。名前の第
２文字が比較され、活動ピケットがなくなるか、あるい
は、そのワードの終りに到達するまで、比較プロシージ
ャとターンオフプロシージャをその後の文字に対して繰
り返す。この時点で、残りのピケット単位が照会され、
所要のデータの索引がシーケンサにより読み出される。

【０１２２】図６は基本的なピケット構成を示す。ピケ
ット構成は複数の並列プロセッサと記憶装置、ピケット
装置を有し、ピケット装置は並列アレイの一部として、
単一のシリコンチップ上に一列に配置されている。並列
アレイはＳＩＭＤサブシステムとして構成することがで
きる。図６はこのようなシステムの制御構造を示す。図
６には制御プロセッサと管理マイクロプロセッサを示
す。並列連想プロセッサシステムの連想コンピュータシ
ステムは、同時継続出願に記載されており、この連想コ
ンピュータシステムを、図６に示す複数のピケットプロ
セッサに組み込まれている複数ピケットプロセッサシス
テムに用いることができる。図６には、ピケットのアレ
イとラベルを付けたセクションに示す同一のチップ上に
記憶装置と並列処理エレメント論理がある。各記憶装置
はｎビット幅であるが、キャラクタ幅、すなわち、８
（９）ビットであるのが好ましい。また、概念として
は、複数バイト幅記憶装置の語長を有する。よって、並
列プロセッサエレメントの記憶装置部分は、８（９）ビ
ット幅であるのが好ましいことになる。あるいはまた、
１６ビット幅、または３２ビット幅であるのが好まし
い。現行のＣＭＯＳ製造技術に関しては、ピケット処理
エレメントをそれぞれ有する８ビット幅、すなわち、キ
ャラクタ幅の連想記憶装置（自己検査付き、９ビット幅
バイト）を用いるのが好ましい。その記憶装置は結合処
理エレメントを有する直接連想ワン−オン−ワン(one-o
n-one)である。結合処理エレメントはＡＬＵ、マスクレ
ジスタ（マスキング用いられるＡ＆Ｑ）、およびラッチ
１０４（図３のＳＰ）を含む。同様に、結合処理エレメ
ントはステータスレジスタ１０７と、データフローレジ
スタＡ１０５およびＱ１０６（図６のＤＦ）とを含む。
これらの詳細を図４に示す。各ピケットプロセッサのＤ
ＲＡＭと論理は、競合する相互接続ネットワークを負担
しない。というのは、マルチビット幅ＤＲＡＭ記憶装置
と、その記憶装置の上の処理エレメントとの間で直接ワ
ン−オン−ワン連想が存在するからである。

【０１２３】スライドＢレジスタラッチ（ＳＲ）１０４
は、論理的には、その記憶装置と、処理エレメントのＡ
ＬＵの連想論理の間に置かれる。ラッチは、本質的に
は、ピケットアレイに沿った各処理エレメントに対して
結合ポートになる。各ピケットチップは、ピケット制御
と通信を行うため、線状に配置された（直線バスとして
図示する）複数の並列ピケット処理エレメントを備えて
いる。ベクトルアドレスバスは記憶装置に共通である。
データベクトルアドレスレジスタはデータが各記憶装置
を介して渡したものを制御する。

【０１２４】図６はメインまたはマイクロプロセッサカ
ードＭＰ間の相互接続を示す。そのカードは、本実施例
では、サブシステムコントローラを有するＰＳ／２シス
テムを構成する３８６マイクロプロセッサである。サブ
システムコントローラにより、大域命令がキャンドロー
チンプロセッサＣＲＰに渡される。キャンドルーチンプ
ロセッサＣＲＰはその命令を命令シーケンサ４０２およ
び実行制御４０３に供給する。実行制御４０３は命令シ
ーケンサにより要求される特定マイクロコードを実行す
る。この命令シーケンサはその機能がコントローラと類
似である。しかし、キャンドルーチンプロセッサＣＲＰ
内には、ローカルレジスタ４０５がある。ローカルレジ
スタ４０５は図示しないローカルレジスタＡＬＵととも
に、全てのアドレス指定に対する基礎を提供する。全て
のアドレス指定はピケットアレイ４０６内の全てのピケ
ットにブロードキャストされる。このようにして、アド
レス計算はＡＬＵの全てのピケットに対して行われる。
アドレス計算はピケット資源を用いないで行われ、概念
的には、ピケット実行サイクルを用いないで行われる。
このことにより、ピケットアレイは制御に柔軟性にでて
くる。ドーズ、禁止、および特定のタスクに対する他の
制御機能のパフォーマンスが許可される。ピケットが任
意のブロードキャスト命令またはデータ機能から分離さ
れるのを許可する。

【０１２５】命令シーケンサ４０２はロードされたマイ
クロコード４０７を有し、メインプログラムマイクロプ
ロセッサＭＰにより決定され、かつ、キャンドルーチン
プロセッサＣＲＰのキャンドルーチンにより決定された
ＳＩＭＤ命令シーケンスにより実行するために、ピケッ
トのアレイに、ピケットのアレイに含まれたデータのＳ
ＩＭＤ処理を可能にするランタイムライブラリ４０８を
ブロードキャストする。

【０１２６】マイクロプロセッサＭＰにサブシステムイ
ンタフェースを介して供給された命令は、Start Proces
s, Write Obser,Read Resultを含むかもしれない高レベ
ルプロセスコマンドと考えられる。Start Process, Wri
te Obser,Read Resultは、マイクロプロセッサＭＰのサ
ブシステムコントローラにより、マイクロプロセッサに
渡される。マイクロプロセッサを図３に示すサブシステ
ムのメインシステムまたは制御プロセッサとして考える
ことができる。この装置は、キーボードおよびディスプ
レイ装置のような周辺装置（図示しない）を付加したス
タンドアローン装置であってもよいのは当然である。こ
のスタンドアローン装置構成では、システムＭＰをＰＳ
／２と考えることができる。ＰＳ／２のカードとして
は、（キャンドルーチンプロセッサを構成する）シーケ
ンサカードを含む。プロセッサアレイカードはカードラ
ックに挿入される。ＣＡＭに係る他の実施例と、本発明
に係る他の実施例の詳細に関して、メインシステムをワ
ークステーションと考えることができる。このワークス
テーションには、既に説明した内容アドレス記憶装置、
または連想記憶装置があり、ＲＡＭがバスを介して結合
されている。このようなシステムは任意指定としてキャ
ッシュおよビディスクストアを有することができる。

【０１２７】以上、本発明の好ましい実施例を説明した
が、特許請求の範囲を逸脱しないで、種々の変更および
修正を行うことができるのは当然である。この特許請求
の範囲は最初に開示された発明に対する適正な保護を維
持しているものとする。

【０１２８】

【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、リフラクションをコンピュ
ータシステムに適用することができる。

【図面の簡単な説明】

【図１】本発明に係る好ましい実施例の概観を示し、特
に、エキスパートシステム推論環境でのルールの発火の
プロセスを示すフローチャートである。

【図２】好ましい実施例に係るリフラクションチェック
アルゴリズムを示すフローチャートである。

【図３】本発明の好ましい実施例に係る推論エンジンの
サブコンポーネントとしてのＣＡＭを有する連鎖前進型
エキスパートシステムの全体的なアーキテクチャを示す
略図である。

【図４】プロセッサ、記憶装置、制御ロジック、および
連想記憶装置とともに、シリコンベース上に構成された
基本的なピケット装置対を示すブロック図である。

【図５】連想記憶装置処理を示すブロック図である。

【図６】ＳＩＭＤサブシステムに対する基本的な１６
（ｎ）個のピケット構成を示すブロック図である。

【符号の説明】

１００ 基本ピケット装置 １０１ ＡＬＵ １０２ ローカルメモリ １０３ ブロードキャストデータアドレスバス １０４ スライドＢレジスタラッチ（ＳＲ） １０５ データフローレジスタＡ １０６ データフローレジスタＱ １０７ ステータスレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター マイケル コッジェ アメリカ合衆国 13760 ニューヨーク州 エンディコット ドーチェスター ドラ イブ ７

Claims (10)

【特許請求の範囲】
1. 【請求項１】 エキスパートシステム資源を有するコン
   ピュータシステムにおいて、 命令処理装置と、 作業記憶エレメントを有するコンピュータ記憶装置と、 該コンピュータ記憶装置に記憶される知識ベースと、 推論エンジンと、 前記作業記憶エレメントを順序付けするとともに識別す
   るタイムスタンプ機構と、 推論処理を行う推論プロセス制御手段とを備え、 前記推論プロセス制御手段は情報検査に対してルール型
   オペレーションを有し、 前記推論プロセスはリフラクションチェックによる制約
   条件を含むことを特徴とするコンピュータシステム。
2. 【請求項２】 前記リフラクションチェックはルールが
   ステールデータに対してその後に起動するのを防止する
   ことを特徴とする請求項１に記載のコンピュータシステ
   ム。
3. 【請求項３】 前記リフラクションチェックは、前記ル
   ールが推論プロセスにより評価するため選択された後の
   時点で、ルールが起動するのを、推論システムにアサー
   トされたデータを用いて防止することを特徴とする請求
   項１に記載のコンピュータシステム。
4. 【請求項４】 エキスパートシステム資源を有するコン
   ピュータシステムにおいて、 命令処理装置と、 作業記憶エレメントを有するコンピュータ記憶装置と、 該コンピュータ記憶装置に記憶される知識ベースと、 推論エンジンと、 推論処理を行う推論プロセス制御手段とを備え、 前記推論プロセス制御手段は、内容アドレス記憶装置を
   用いて事実を記憶し、かつ、リフラクションプロセスに
   必要な処理制御情報を記憶する特性を有することを特徴
   とするコンピュータシステム。
5. 【請求項５】 データ処理装置と、 アドレス可能なランダムアクセスメモリと内容アドレス
   記憶装置と、 データを処理するプログラム制御手段であって、項また
   はタスクが処理されるスケジューリングシステムで用い
   られる機構と、 データを処理するプログラム制御手段であって、スケジ
   ューリングシステムにより識別された項またはタスクが
   同一であるが、前記システム（記憶装置）の異なる場所
   に現れるか、あるいは、前記システムの２つの異なる場
   所に現れるが、データの同一集合を用いて処理される項
   またはタスクを防止する幾つかの制限付き排他または従
   属属性を有する場合、タスクをスケジューリングする手
   段は内容アドレス記憶装置を採用し、かつ、前記プログ
   ラム制御手段はリフラクションチェックを採用して前記
   データを処理するデータの集合に基づき、所要の順序で
   タスクを処理する手段を有するプログラム制御手段とを
   備えたことを特徴とするコンピュータシステム。
6. 【請求項６】 データ処理装置と、 アドレス可能なランダムアクセスメモリと内容アドレス
   記憶装置と、 データを処理するプログラム制御手段であって、項また
   はタスクが処理されるスケジューリングシステムで用い
   られる機構と、 データを処理するプログラム制御手段であって、スケジ
   ューリングシステムにより識別された項またはタスクが
   同一であるが、前記システム（記憶装置）の異なる場所
   に現れるか、あるいは、前記システムの２つの異なる場
   所に現れるが、データの同一集合を用いて処理される項
   またはタスクを防止する幾つかの制限付き排他または従
   属属性を有する場合、前記タスクをスケジューリングす
   る手段は、内容アドレス記憶装置と、前記タスクを処理
   する任意指定で採用された内容アドレス記憶装置とを採
   用し、しかも、前記データの処理に対してリフラクショ
   ンチェックを採用するプログラム制御手段とを備えたこ
   とを特徴とするコンピュータシステム。
7. 【請求項７】 エキスパートシステム資源を有するコン
   ピュータシステムにおいて、 命令処理装置と、 連想コンピュータシステムとして編成された作業記憶エ
   レメントを有するコンピュータ記憶装置と、 スケジューリングプロセスを実行するプロセス制御手段
   とを備え、 前記制御手段は、連想コンピュータ記憶装置を用いて、
   項を記憶するとともに、リフラクションプロセスに必要
   な処理制御情報を記憶することを特徴とするコンピュー
   タシステム。
8. 【請求項８】 データを処理するリフラクションチェッ
   クは、 現実行ランの間に処理するように依然スケジューリング
   されているタスクのリストまたは待行列からタスクＴｉ
   を選択するステップと、 タスクが、現実行ランで、決して処理されないことが判
   定された場合、タスクＴｉを処理するステップ、 ＯＲ タスクが動的データ従属がない場合に、そのタスクＴｉ
   を処理するステップと、 ＯＲ ａ）データアサーションタイムスタンプ情報を含むタス
   ク従属データを記憶する内容アドレス記憶装置のスキャ
   ン、 ＯＲ データアサーションタイムスタンプを依然含むこのよう
   なデータの部分集合を記憶する内容アドレス記憶装置の
   スキャンが、 ｂ）タスクＴｉに対して従属事実の少なくとも１つが、
   タスクＴ１が処理される最後のタイムスタンプ値より早
   いことを示す場合、 ＡＮＤ ｃ）タスクＴｉが従属する全ての事実が、タスクＴｉが
   問い合わせを処理するために選択されたタイムスタンプ
   値より早いか、あるいは等しい、アサートされたタイム
   スタンプ値を有することを示す場合に、タスクＴｉを処
   理するステップとを備えたことを特徴とする請求項６に
   記載のコンピュータシステム。
9. 【請求項９】 動的データ従属がないタスクの処理が処
   理設定タスクであり、その処理がコンピュータシステム
   の初期スタートアップで実行され、その処理がコンピュ
   ータシステムのデータの存在に依存しないか、あるい
   は、その処理がコンピュータシステムでないことを特徴
   とする請求項８に記載のコンピュータシステム。
10. 【請求項１０】 内容アドレス記憶装置を有するととも
    に、データの処理に対してリフラクションチェックを行
    う処理を有するコンピュータシステムにおいて、 現実行ランの間に処理するように依然スケジューリング
    されているタスクのリストまたは待行列からタスクＴｉ
    を選択するステップと、 タスクＴ１が、現実行ランで、決して処理されなかった
    ことが判定された場合、タスクＴｉを処理するステッ
    プ、 ＯＲ 動的データ従属が無い場合にタスクＴｉを処理するステ
    ップ、 ＯＲ ａ）データアサーションタイムスタンプ情報を含むタス
    ク従属データを記憶する内容アドレス記憶装置のスキャ
    ン、 ＯＲ データアサーションタイムスタンプを依然含むこのよう
    なデータの部分集合を記憶する内容アドレス記憶装置の
    スキャンが、 ｂ）タスクＴｉに対して従属事実の少なくとも１つが、
    タスクＴ１が処理される最後のタイムスタンプ値より早
    いことを示す場合、 ＡＮＤ ｃ）タスクＴｉが従属する全ての事実が、タスクＴｉが
    問い合わせを処理するために選択されたタイムスタンプ
    値より早いか、あるいは等しい、アサートされたタイム
    スタンプ値を有することを示す場合に、タスクＴｉを処
    理するステップとを備えたことを特徴とするコンピュー
    タシステム。