JPH0470642B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプログラマブルコントローラに関し、
更に詳述すればシーケンス命令を解読する必要を
なくしてシーケンスの実行処理時間の大幅な短縮
を図つたプログラマブルコントローラを提案する
ものである。

１バイト単位での演算処理を行うマイクロプロ
セツサを用いたプログラマブルコントローラが市
販されている。この種のプログラマブルコントロ
ーラはハードウエア構成が単純化できる利点を有
する反面、シーケンス命令とマイクロプロセツサ
を動作させるための機械言語とが相異するため前
者の解読を必要とし、そのためにシーケンス実行
時間が長時間化するという難点がある。

以下まず従来のこの種プログラマブルコントロ
ーラにつき説明する。第１図はそのハードウエア
構成を示す略示図であつて、制御中枢となるマイ
クロプロセツサ１、システムプログラムを格納し
てあるROM２、各種データの一時的記憶を行う
RAM３、制御内容に応じて作成されたシーケン
ス命令を格納しておくシーケンスプログラムメモ
リ４及び入出力の状態、内部リレの状態を記憶さ
せておく内部メモリ５をアドレスバス６、データ
バス７及びコントロールバス８にて接続してあ
る。

このプログラマブルコントローラの動作を第２
図に示すシーケンス図を例にとつて説明する。な
おこのシーケンスは例えば接点Ａオンにてリレー
コイルＢ励磁等を表し、シーケンス命令は STR Ａ OUT Ｂ であるものとする。

まずマイクロプロセツサ１はROM２のプログ
ラムに従つてシーケンスプログラムメモリ４に対
してシーケンス命令を読出すべく、アドレスバス
６にはアドレス信号を、またコントロールバス８
には読出信号を出力する。これによりメモリ４中
のシーケンス命令“STR Ａ”のうちの命令部
“STR”のコード（１バイト）がデータバス７に
読出されてマイクロプロセツサ１に読込まれて記
憶され、次にROM２のプログラムに従つて記憶
された命令コードが解読される。この解読の方法
としては読込んだ命令コードを定義されている命
令コードの総てと比較し、比較結果が一致した命
令コードの処理プログラムへジヤンプする方法、
又は読込んだ命令コードについて所定の数値演算
をして対応する処理プログラムが記憶されている
アドレスを算出する方法等がある。

このような方法によつて命令コードの内容が
“STR”であることが解読されると、マイクロプ
ロセツサ１はROM２内の“STR”実行に係るプ
ログラムに従い、それまでの演算結果をマイクロ
プロセツサ内の演算レジスタから他の特定のレジ
スタヘスタツクし、次いでメモリ４からシーケン
ス命令“STR Ａ”の番地部“Ａ”のコード（１
バイト）を読出す処理を行う。マイクロプロセツ
サ１はこれにより内部メモリ５の“Ａ”の状態が
記憶されているアドレスを算出し、該アドレスに
てメモリ５にアクセスし“Ａ”の状態を読出す。
そして読出し内容を演算結果として前記演算レジ
スタへ格納し、シーケンス命令“STR Ａ”の実
行処理を終える。なお前記読出し内容又は演算結
果は、例えばオンの状態“１”、オフの状態が
“０”として表わされる１ビツトの情報である。

次にメモリ４の次アドレスからシーケンス命令
“OUT Ｂ”を命令部“OUT”とコード（１バイ
ト）を読出し、前述したところと同様にして解読
して実行処理を行い、内部メモリ５にアクセスし
て“Ｂ”の状態を記憶させるべき番地にシーケン
ス命令“STR Ａ”の演算結果を書き込む。以上
によりシーケンス命令“STR Ａ”“OUT Ｂ”
の実行処理が完了する。このような従来装置にあ
つてはハードウエア構成は単純であるという利点
を有するものの、シーケンス命令の解読に多くの
時間を要し、シーケンスの実行処理時間の短縮に
は限界があつた。

本発明は斯かる事情に鑑みてなされたものであ
つて、シーケンス命令をマイクロプロセツサの機
械言語に変換する命令変換器を設け、読出された
シーケンス命令の実行に必要な複数の機械言語を
この命令変換器からマイクロプロセツサへ順次的
に送出する構成としてマイクロプロセツサをシー
ケンス命令の解読処理から解放して実行処理時間
の大幅な短縮を図つたプログラマブルコントロー
ラの提供を目的とする。

以下本発明をその実施例を示す図面に基いて具
体的に説明する。第３図は本発明に係るプログラ
マブルコントローラの構成を示すブロツク図であ
る。図において１１は制御中枢となるマイクロプ
ロセツサ、１２はシステムプログラムを格納して
あるROM、１３は各種データの一時的格納に使
用するRAM、１４はシーケンス命令を格納して
おくシーケンスプログラムメモリ、１５は入出力
の状態、内部リレの状態を記憶させておく内部メ
モリであり、これらのハードウエア自体はシーケ
ンスプログラムメモリ１４を除き第１図に示した
従来のプログラマブルコントローラと同様であ
る。而して本発明のプログラマブルコントローラ
にはこれらの外に命令変換器１９及び番地記憶器
２０を備えており、アドレスバス１６はROM１
２、RAM１３、シーケンスプログラムメモリ１
４及び命令変換器１９に連なつている。シーケン
スプログラムメモリ１４から読出された命令部の
コードは命令コードライン２１を経て命令変換器
１９へ与えられるようにしてある。またメモリ１
４から読出された番地部のコードは番地コードラ
イン２２を経て番地記憶器２０へ与えられ、番地
記憶器２０の内容は番地コードライン２３を経て
内部メモリ１５を与えられるようにしてある。

ROM１２、RAM１３、内部メモリ１５及び
命令変換器１９の内容はコントロールバス１８を
介して与えられる制御信号によつてデータライン
１７に読出されてマイクロプロセツサ１１に与え
得るようにしてある。

アドレスバス１６は下位の、例えば第４図に示
すように２ビツトを命令変換器１９に接続し、残
りの上位ビツト側をシーケンスプログラムメモリ
１４に接続している。即ちマイクロプロセツサ１
１からの下位側から３つ目のビツトのラインをシ
ーケンスプログラムメモリ１４のアドレス接続部
の最下位ビツトに接続している。これは後述する
ように同一シーケンス命令を連続的に複数回（こ
の実施例では2²＝４回）読出すことを可能とする
ためである。またシーケンスプログラムメモリ１
４は第１図に示した従来装置ではシーケンス命令
を１バイトずつ読出す構成としていたのと異り、
１語単位で読出せるようにしてあり、命令コード
及び番地コードは夫々に命令コードライン２１及
び番地コードライン２２を経て命令変換器１９及
び番地記憶器２０に各入力されるようになつてい
る。命令コードはアドレスバス１６の下位２ビツ
トから入力されるアドレスデータと共に命令変換
器１９の読出し用アドレス信号となる。

命令変換器１９には読出されたシーケンス命令
を実行するための機械言語が格納されており、読
出されたシーケンス命令の命令コード内容に従つ
て対応する機械言語の群が特定され、またアドレ
スバス１６の下位２ビツトから入力されるアドレ
スデータによつてその群の機械言語がデータバス
１７経由でマイクロプロセツサ１１へ転送されて
いく。

一方番地記憶器２０は番地コードを記憶し、こ
の記憶内容が内部メモリ１５の読出し、書込みの
ためのアドレスとなる。

次に本発明装置の制御動作につき説明する。い
ま前述したところと同様に“STR Ａ”と
“OUT Ｂ”の連続する命令の場合を例にとる。
そしてシーケンスプログラムメモリ１４の100番
地に“STR Ａ”が、また101番地に“OUT Ｂ”
がプログラムされているものとし、演算レジスタ
としてはマイクロプロセツサ１１内のレジスタＫ
の最下位ビツトを用い、次の演算のために前記演
算レジスタのそれまでの演算結果をスタツクする
レジスタとしては同じくマイクロプロセツサ１１
内のレジスタＭを用いるものとする。而してまず
マイクロプロセツサ１１はROM１２のプログラ
ムに従いマイクロプロセツサ１１内のレジスタＨ
及びＬに内部メモリ１５を選択するための番地を
書込み、次いでシーケンスプログラムメモリ１４
を選択し、以下に詳述するようにしてその０番地
から順にシーケンス命令を読出して実行処理して
いく。

いまマイクロプロセツサ１１内においてシーケ
ンスプログラムメモリ１４の番地を特定するため
に設けてあるプログラムカウンタ１１１の内容が
“100番地”になつた時点から説明する。このとき
アドレスバス１６の下位側２ビツトに送り出され
るべきアドレスデータを特定するために設けてあ
るアドレスカウンタ１１２の内容は“00”となつ
ている。これらの“100番地”及び“00”はアド
レスバス１６を経てシーケンスプログラムメモリ
１４及び命令変換器１９の夫々へ与えられ、シー
ケンスプログラムメモリ１４においては命令
“STR Ａ”が一度に読出され、命令コード
“STR”は命令変換器１９へ、また番地コード
“Ａ”は番地記憶器２０へ与えられる。

第５図は命令変換器１９の格納データの概念図
である。

命令変換器１９は入力されたコード“STR”
及びアドレスデータ“00”により命令“STR”
の実行処理に係る機械言語群を格納してあるエリ
アの先頭番地N₀がアクセスされ、その番地の内
容、例えばニーモニツク“RRA”で示される機
械言語がデータバス１７に読出されマイクロプロ
セツサ１１へ転送される。マイクロプロセツサ１
１はこの命令“RRA”に従つてレジスタＫの最
下位ビツトの状態をキヤリーフラグ（図示せず）
に移動させる。

この処理の完了によりマイクロプロセツサ１１
のアドレスカウンタ１１２は＋１されて“01”と
なる。但しプログラムカウンタ１１１の内容は
“100番地”のままである。次にはこれらがアドレ
スバス１６に送出されるので、メモリ１４からは
再び“STR Ａ”が読出され、命令変換器１９へ
は“STR”が命令コードライン２１を介して与
えられる一方、アドレスコード“01”が与えられ
る。従つて命令変換器１９では次番地N₀＋１が
アクセスされ、該番地の内容、例えばニーモニツ
ク“RLB”で示される機械言語の１バイト目が
データバス１７に読出され、マイクロプロセツサ
１１へ転送される。マイクロプロセツサ１１は
“RLB”の１バイト目を所定レジスタに記憶し、
前同様にアドレスカウンタ１１２を＋１する。こ
れによりアドレスカウンタ１１２の内容は“10”
となる。プログラムカウンタ１１１の内容は依然
として“100番地”であるから次には命令変換器
１９の次番地N₀＋２がアクセスされ、“RLB”の
２バイト目がデータバス１７に読出され、マイク
ロプロセツサ１１へ転送される。マイクロプロセ
ツサ１１はこれを受けてレジスタＭの状態、即ち
これまでの演算結果がスタツクされた状態に前記
キヤリーフラグの状態を加えてブツシユスタツク
する。

この処理の完了によりアドレスカウンタ１１２
は＋１されて“11”となるがプログラムカウンタ
１１１の内容は“100番地”のままであり、次に
は命令変換器１９のN₀＋３番地がアクセスされ、
例えば“LDK，（HL）”で示される機械言語が読
出される。

一方番地記憶器２０はシーケンス命令“STR
Ａ”が読出されて番地部のコード“Ａ”が入力さ
れる都度これを記憶しているが、マイクロプロセ
ツサ１１は“LDK、（HL）”を読込んだことによ
り、レジスタＨ及びＬで指定された番地、即ち内
部メモリ１５を選択し、番地記憶器２０に記憶さ
れた番地“Ａ”のコードにて内部メモリ１５にア
クセスし、その番地の入出力又は内部リレの状態
をデータバス１７の最下位ビツトに読出しこれを
レジスタＫに記憶する。

以上の処理の終了によりマイクロプロセツサ１
１はアドレスカウンタ１１２を＋１する。アドレ
スカウンタ１１２とプログラムカウンタ１１１と
は後者の最下位ビツトがアドレスカウンタ１１２
のキヤリーを入力するように構成されており、プ
ログラムカウンタ１１１の内容は“101番地”に、
またアドレスカウンタ１１２の内容は“00”に戻
ることになる。

そうすると次にはメモリ１４からシーケンス命
令“OUT Ｂ”が読出されることになり、命令部
のコード“OUT”はアドレスコード“00”と共
に命令変換器１９に与えられ、“OUT”命令に係
る機械言語群を格納してあるエリアの先頭番地
N₁がアクセスされ、以下この群の機械言語が上
述したところと同様にして順次読出され、これに
従つてマイクロプロセツサは“OUT Ｂ”の命令
を実行することになる。

以上のように本発明に係るプログラマブルコン
トローラは各シーケンス命令の実行に必要な複数
の機械言語を格納してあり、前記カウンタの下位
側複数ビツトの内容及びシーケンス命令の命令部
のコードにてアクセスされる命令変換器と、シー
ケンス命令の番地部のコードを記憶する番地記憶
器とを備え、前記シーケンスプログラムメモリを
前記カウンタの上位側ビツトでアクセスして、前
記カウンタの歩進に合せて前記シーケンス命令を
１語単位で複数回読出し、読出したシーケンス命
令の命令部のコードを命令変換器へ与え、該シー
ケンス命令に対応する複数の機械言語を順次的に
マイクロプロセツサへ出力する一方、前記番地記
憶器の記憶内容を前記内部メモリのアドレス情報
として読出すべく構成したものであるのでマイク
ロプロセツサはシーケンス命令の解読から解放さ
れてシーケンス命令の実行処理時間が大幅に短縮
される。またROM１２は解読のためのプログラ
ムを必要としないのでROM２に比し、容量、或
いはソフトウエアの負担が軽い。しかも従来装置
に比して増加するハードウエアは小形且つ安価で
あるのでこの増加による負担は軽微である等、本
発明は優れた効果を奏する。

【図面の簡単な説明】

第１図は従来のプログラマブルコントローラの
構成を示すブロツク図、第２図は動作説明のため
のシーケンス図、第３図は本発明のプログラマブ
ルコントローラの構成を示すブロツク図、第４図
はアドレスバスの接続状態説明図、第５図は命令
変換器の格納データの概念図である。 １１……マイクロプロセツサ、１４……シーケ
ンスプログラムメモリ、１５……内部メモリ、１
９……命令変換器、２０……番地記憶器。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツト単位の演算処理を行うマイクロプ
   ロセツサと、命令部及び番地部を有するシーケン
   ス命令を記憶するシーケンスプログラムメモリ
   と、入出力及び内部リレの状態を記憶する内部メ
   モリとを備え、前記マイクロプロセツサは周期的
   に歩進されるカウンタの内容によつて前記シーケ
   ンスプログラムメモリからシーケンス命令を順次
   読出して実行するプログラマブルコントローラに
   おいて、 各シーケンス命令の実行に必要な複数の機械言
   語を格納してあり、前記カウンタの下位側複数ビ
   ツトの内容及びシーケンス命令の命令部のコード
   にてアクセスされる命令変換器と、シーケンス命
   令の番地部のコードを記憶する番地記憶器とを備
   え、前記シーケンスプログラムメモリを前記カウ
   ンタの上位側ビツトでアクセスして、前記カウン
   タの歩進に合せて前記シーケンス命令を１語単位
   で複数回読出し、読出したシーケンス命令の命令
   部のコードを命令変換器へ与え、該シーケンス命
   令に対応する複数の機械言語を順次的にマイクロ
   プロセツサへ出力する一方、前記番地記憶器の記
   憶内容を前記内部メモリのアドレス情報として読
   出すべく構成したことを特徴とするプログラマブ
   ルコントローラ。