JPS6346453B2 - - Google Patents
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- Publication number
- JPS6346453B2 JPS6346453B2 JP53163883A JP16388378A JPS6346453B2 JP S6346453 B2 JPS6346453 B2 JP S6346453B2 JP 53163883 A JP53163883 A JP 53163883A JP 16388378 A JP16388378 A JP 16388378A JP S6346453 B2 JPS6346453 B2 JP S6346453B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- address
- storage device
- contents
- function
- Prior art date
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- Expired
Links
- 230000006870 function Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 description 13
- 238000003745 diagnosis Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30061—Multi-way branch instructions, e.g. CASE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御方式、特に
例えば磁気テープ制御装置においてマイクロプロ
グラム制御を採用するに当つて、制御メモリ内に
モジユール化された処理ルーチンを格納してお
き、処理の進行に対応して例えばROMの如きア
ドレス記憶装置から読出されたアドレス情報をも
つて所望の上記処理ルーチンを順次実行してゆく
ようにし、処理の進行に応じて異なる処理ルーチ
ンへの分岐を意識しないようにしたマイクロプロ
グラム制御方式に関するものである。
例えば磁気テープ制御装置においてマイクロプロ
グラム制御を採用するに当つて、制御メモリ内に
モジユール化された処理ルーチンを格納してお
き、処理の進行に対応して例えばROMの如きア
ドレス記憶装置から読出されたアドレス情報をも
つて所望の上記処理ルーチンを順次実行してゆく
ようにし、処理の進行に応じて異なる処理ルーチ
ンへの分岐を意識しないようにしたマイクロプロ
グラム制御方式に関するものである。
例えば磁気テープ装置の制御においては、記憶
データの書込みに関して、記憶データの書込みの
ほかにプリアンブルやポストアンブルなどの書込
みがあわせて行なわれる。また例えば、診断など
のために診断コマンドが与えられた場合には、特
定トラツクのプリアンブルあるいは全トラツクの
プリアンブルのリード／ライト、更にはポストア
ンブルのリード／ライト、特定トラツクへの書込
み禁止など種々の動作を一連の処理として実行す
るようにされている。
データの書込みに関して、記憶データの書込みの
ほかにプリアンブルやポストアンブルなどの書込
みがあわせて行なわれる。また例えば、診断など
のために診断コマンドが与えられた場合には、特
定トラツクのプリアンブルあるいは全トラツクの
プリアンブルのリード／ライト、更にはポストア
ンブルのリード／ライト、特定トラツクへの書込
み禁止など種々の動作を一連の処理として実行す
るようにされている。
上記の如き処理を、既存のマイクロプログラム
による割込み処理を介して実行しようとすると割
込みに対処する処理が夫々必要となり、命令ステ
ツプ数が大となると共に処理速度が大となる。ま
た一般に上記処理実行の順序が予め定まつている
ことを利用して、ハードウエアによつて実行せし
めようとすると金物量が膨大となる。
による割込み処理を介して実行しようとすると割
込みに対処する処理が夫々必要となり、命令ステ
ツプ数が大となると共に処理速度が大となる。ま
た一般に上記処理実行の順序が予め定まつている
ことを利用して、ハードウエアによつて実行せし
めようとすると金物量が膨大となる。
本発明は、上記の点を解決することを目的とし
ており、次に実行されるべき処理機能に対応した
指示情報がセツトされる機能指示記憶部の内容
と、処理機能の進行を管理する進行管理記憶部の
内容とにもとづいて、次にといれば分岐先アドレ
スを供給するようにし、金物量を大幅に増大せし
めることなく高速度で処理し得るようにすること
を目的としている。そしてそのため、本発明のマ
イクロプログラム制御方式は、命令が格納される
制御メモリと、該制御メモリをアクセスする制御
メモリ・アドレス・レジスタとをそなえ、該制御
メモリをアクセスしつつ処理を進行するデータ処
理システムにおいて、 前記制御メモリ上において複数個の処理ルーチ
ンが各々モジユール化されて格納されるととも
に、処理の進行に対応して次に実行されるべき各
処理機能に対応した指示情報がセツトされる機能
指示記憶部、 前記モジユール化された各処理ルーチン中に格
納されている命令により歩進され１つの処理機能
中の前記モジユール化された処理ルーチンの実行
順序を管理する進行管理記憶部、および 前記機能指示記憶部の内容と前記進行管理記憶
部の内容とに基づいてアクセスされるアドレス記
憶装置をそなえ、 該アドレス記憶装置には、個々の処理機能毎に
その処理機能において使用される複数の処理ルー
チンについて、当該夫々の処理ルーチンの先頭番
地が、前記機能指示記憶部の内容と前記進行管理
記憶部の内容とによつて順次読出されるように、
各処理機能毎に前記両者の内容に対応する当該ア
ドレス記憶装置上のアドレス位置に格納されてな
り、 各処理ルーチン実行終了後、該アドレス記憶装
置の出力が示すプログラムアドレスへ分岐する間
接分岐命令が実行されることにより、前記アドレ
ス記憶装置がアクセスされ、当該アドレス記憶装
置から読出された内容が強制的に前記制御メモ
リ・アドレス・レジスタにセツトされることを特
徴としている。以下図面を参照しつつ説明する。
ており、次に実行されるべき処理機能に対応した
指示情報がセツトされる機能指示記憶部の内容
と、処理機能の進行を管理する進行管理記憶部の
内容とにもとづいて、次にといれば分岐先アドレ
スを供給するようにし、金物量を大幅に増大せし
めることなく高速度で処理し得るようにすること
を目的としている。そしてそのため、本発明のマ
イクロプログラム制御方式は、命令が格納される
制御メモリと、該制御メモリをアクセスする制御
メモリ・アドレス・レジスタとをそなえ、該制御
メモリをアクセスしつつ処理を進行するデータ処
理システムにおいて、 前記制御メモリ上において複数個の処理ルーチ
ンが各々モジユール化されて格納されるととも
に、処理の進行に対応して次に実行されるべき各
処理機能に対応した指示情報がセツトされる機能
指示記憶部、 前記モジユール化された各処理ルーチン中に格
納されている命令により歩進され１つの処理機能
中の前記モジユール化された処理ルーチンの実行
順序を管理する進行管理記憶部、および 前記機能指示記憶部の内容と前記進行管理記憶
部の内容とに基づいてアクセスされるアドレス記
憶装置をそなえ、 該アドレス記憶装置には、個々の処理機能毎に
その処理機能において使用される複数の処理ルー
チンについて、当該夫々の処理ルーチンの先頭番
地が、前記機能指示記憶部の内容と前記進行管理
記憶部の内容とによつて順次読出されるように、
各処理機能毎に前記両者の内容に対応する当該ア
ドレス記憶装置上のアドレス位置に格納されてな
り、 各処理ルーチン実行終了後、該アドレス記憶装
置の出力が示すプログラムアドレスへ分岐する間
接分岐命令が実行されることにより、前記アドレ
ス記憶装置がアクセスされ、当該アドレス記憶装
置から読出された内容が強制的に前記制御メモ
リ・アドレス・レジスタにセツトされることを特
徴としている。以下図面を参照しつつ説明する。
図は本発明の一実施例構成を示す。図中、１は
制御メモリ、２Ａ，２Ｂ，…，２Ｎは夫々処理ル
ーチンであつてモジユール化されて制御メモリ１
に格納されているもの、３は制御メモリ・アドレ
ス・レジスタ、４は歩進回路、５はアドレス記憶
装置であつて例えばROMによつて構成され上記
個々の処理ルーチンの先頭番地情報を格納してい
るもの、６は本発明にいう機能指示記憶部であつ
て例えばレジスタによつて構成されて次に実行さ
れるべき処理機能に対応した指示情報がセツトさ
れるもの、７は本発明にいう進行管理記憶部であ
つて例えばレジスタまたはカウンタによつて構成
され上記処理ルーチンに対する処理進行を管理す
るものを表わしている。
制御メモリ、２Ａ，２Ｂ，…，２Ｎは夫々処理ル
ーチンであつてモジユール化されて制御メモリ１
に格納されているもの、３は制御メモリ・アドレ
ス・レジスタ、４は歩進回路、５はアドレス記憶
装置であつて例えばROMによつて構成され上記
個々の処理ルーチンの先頭番地情報を格納してい
るもの、６は本発明にいう機能指示記憶部であつ
て例えばレジスタによつて構成されて次に実行さ
れるべき処理機能に対応した指示情報がセツトさ
れるもの、７は本発明にいう進行管理記憶部であ
つて例えばレジスタまたはカウンタによつて構成
され上記処理ルーチンに対する処理進行を管理す
るものを表わしている。
今仮に或る１つの処理機能Ｘに対応する処理が
処理ルーチンＡ，Ｂ，Ｅ，Ｎをその順に実行する
ことによつて実行されるものとし、また他の処理
機能Ｙに対応する処理が処理ルーチンＣ，Ａ，Ｅ
をその順に実行することによつて実行されるもの
として説明する。
処理ルーチンＡ，Ｂ，Ｅ，Ｎをその順に実行する
ことによつて実行されるものとし、また他の処理
機能Ｙに対応する処理が処理ルーチンＣ，Ａ，Ｅ
をその順に実行することによつて実行されるもの
として説明する。
上記の場合、例えば次のようにアドレス記憶装
置５に制御メモリ１の番地情報が格納される。即
ち、 (1) 記憶部６の内容「Ｘ」と記憶部７の内容
「０」とにもとづいて決定される記憶装置５の
アドレス「Ｘ，０」に、制御メモリ１の番地情
報AD2A（図示）が格納される。
置５に制御メモリ１の番地情報が格納される。即
ち、 (1) 記憶部６の内容「Ｘ」と記憶部７の内容
「０」とにもとづいて決定される記憶装置５の
アドレス「Ｘ，０」に、制御メモリ１の番地情
報AD2A（図示）が格納される。
(2) 同様に記憶装置５のアドレス「Ｘ，１」に、
制御メモリ１の番地情報AD2Bが格納される。
制御メモリ１の番地情報AD2Bが格納される。
(3) 記憶装置５のアドレス「Ｘ，２」に、番地情
報AD2Eが格納される。
報AD2Eが格納される。
(4) 記憶装置５のアドレス「Ｘ，３」に、番地情
報AD2Nが格納される。
報AD2Nが格納される。
(5) 記憶装置５のアドレス「Ｙ，０」に、番地情
報AD2Cが格納される。
報AD2Cが格納される。
(6) 記憶装置５のアドレス「Ｙ，１」に、番地情
報AD2Aが格納される。
報AD2Aが格納される。
(7) 記憶装置５のアドレス「Ｙ，２」に、番地情
報AD2Eが格納される。
報AD2Eが格納される。
また、図示処理ルーチン２Ａ，２Ｂ，２Ｄ，２
Ｅ，……２Ｎの末尾に、進行管理記憶部７の内容
を＋１する命令が格納され、処理ルーチン２Ｃの
末尾に、処理ルーチン２Ｂの図示矢印位置に分岐
する命令が格納される。
Ｅ，……２Ｎの末尾に、進行管理記憶部７の内容
を＋１する命令が格納され、処理ルーチン２Ｃの
末尾に、処理ルーチン２Ｂの図示矢印位置に分岐
する命令が格納される。
或る処理が実行されつつあり、次に上記処理機
能Ｙを実行する場合には次の如く動作する。即
ち、 (A) 上記或る処理の１つとして、機能指示記憶部
６に処理機能Ｙを指示する情報「Ｙ」がセツト
される。
能Ｙを実行する場合には次の如く動作する。即
ち、 (A) 上記或る処理の１つとして、機能指示記憶部
６に処理機能Ｙを指示する情報「Ｙ」がセツト
される。
(B) そして上記或る処理の終了段階において、進
行管理記憶部７に値「０」がセツトされて、上
記アドレス記憶装置５がアクセスされる。
行管理記憶部７に値「０」がセツトされて、上
記アドレス記憶装置５がアクセスされる。
(C) ルーチンＺの末尾の間接分岐命令（矢印２
２）によつてアドレス記憶装置５におけるアド
レス「Ｙ，０」から、番地情報AD2Cが読出さ
れて制御メモリ・アドレス・レジスタ３にセツ
トされる。
２）によつてアドレス記憶装置５におけるアド
レス「Ｙ，０」から、番地情報AD2Cが読出さ
れて制御メモリ・アドレス・レジスタ３にセツ
トされる。
(D) これによつて、制御メモリ１における番地
AD2Cから１つのマイクロ命令が読出され、周
知の如く実行される。このとき制御メモリ・ア
ドレス・レジスタ３の内容は歩進回路４によつ
て＋１される。
AD2Cから１つのマイクロ命令が読出され、周
知の如く実行される。このとき制御メモリ・ア
ドレス・レジスタ３の内容は歩進回路４によつ
て＋１される。
(E) したがつて、制御メモリ１における番地
（AD2C＋１）から次の命令が読出されて、以
下同様に次々と命令が読出される。
（AD2C＋１）から次の命令が読出されて、以
下同様に次々と命令が読出される。
(F) 図示処理ルーチン２Ｃの最後の命令によつ
て、処理ルーチン２Ｂの途中の命令に分岐さ
れ、以後処理ルーチン２Ｂ内の命令が実行され
る。
て、処理ルーチン２Ｂの途中の命令に分岐さ
れ、以後処理ルーチン２Ｂ内の命令が実行され
る。
(G) 処理ルーチン２Ｂの末尾または末尾近傍の命
令によつて、進行管理記憶部７の内容が＋１さ
れる。
令によつて、進行管理記憶部７の内容が＋１さ
れる。
(H) 再び、ルーチンＺの末尾（矢印２２）の間接
分岐命令によつて、アドレス記憶装置５のアド
レス「Ｙ，１」から、番地情報AD2Aが読出さ
れて、制御メモリ・アドレス・レジスタ３にセ
ツトされる。そして以下処理ルーチン２Ａに属
する命令が実行されてゆく。
分岐命令によつて、アドレス記憶装置５のアド
レス「Ｙ，１」から、番地情報AD2Aが読出さ
れて、制御メモリ・アドレス・レジスタ３にセ
ツトされる。そして以下処理ルーチン２Ａに属
する命令が実行されてゆく。
(I) 処理ルーチン２Ａの末尾または末尾近傍の命
令によつて、進行管理記憶部７の内容が＋１さ
れ、ルーチンＺの末尾の間接分岐命令が実行さ
れることによつて、上記と同様に制御メモリ１
における番地AD2Eから命令が読出されて処理
されてゆく。
令によつて、進行管理記憶部７の内容が＋１さ
れ、ルーチンＺの末尾の間接分岐命令が実行さ
れることによつて、上記と同様に制御メモリ１
における番地AD2Eから命令が読出されて処理
されてゆく。
(J) 上記処理ルーチン２Ｅに属する命令が実行さ
れている間に、機能指示記憶部６に対して新し
い機能例えばＸがセツトされる。
れている間に、機能指示記憶部６に対して新し
い機能例えばＸがセツトされる。
以上説明した如く、本発明によれば、処理ルー
チンが更新される際に、従来公知の割込み処理に
よつて行なわれる場合に行なわれていた判断、即
ちいかなる機能が指示されているかを判断して、
必要な処理ルーチンに分岐あるいは不必要な処理
ルーチンをスキツプするなどを全く意識する必要
がなくなる。そしてプログラムは、単に制御メモ
リ・アドレス・レジスタの内容にもとづいて処理
されてゆくだけで足りる。
チンが更新される際に、従来公知の割込み処理に
よつて行なわれる場合に行なわれていた判断、即
ちいかなる機能が指示されているかを判断して、
必要な処理ルーチンに分岐あるいは不必要な処理
ルーチンをスキツプするなどを全く意識する必要
がなくなる。そしてプログラムは、単に制御メモ
リ・アドレス・レジスタの内容にもとづいて処理
されてゆくだけで足りる。
なお、上記実施例において、歩進回路４をもう
けた場合を示したが、公知の如くマイクロ命令中
に次アドレス情報を書込んでおく方式を採用して
もよいことは言うまでもない。
けた場合を示したが、公知の如くマイクロ命令中
に次アドレス情報を書込んでおく方式を採用して
もよいことは言うまでもない。
図は本発明の一実施例構成を示す。
図中、１は制御メモリ、２Ａ，２Ｂ，……，２
Ｎは夫々処理ルーチン、３は制御メモリ・アンド
レス・レジスタ、５はアドレス記憶装置、６は機
能指示記憶部、７は進行管理記憶部を表わす。
Ｎは夫々処理ルーチン、３は制御メモリ・アンド
レス・レジスタ、５はアドレス記憶装置、６は機
能指示記憶部、７は進行管理記憶部を表わす。
Claims (1)
- 【特許請求の範囲】 １ 命令が格納される制御メモリと、該制御メモ
リをアクセスする制御メモリ・アドレス・レジス
タとをそなえ、該制御メモリをアクセスしつつ処
理を進行するデータ処理システムにおいて、 前記制御メモリ上において複数個の処理ルーチ
ンが各々モジユール化されて格納されるととも
に、処理の進行に対応して次に実行されるべき各
処理機能に対応した指示情報がセツトされる機能
指示記憶部、 前記モジユール化された各処理ルーチン中に格
納されている命令により歩進され１つの処理機能
中の前記モジユール化された処理ルーチンの実行
順序を管理する進行管理記憶部、および 前記機能指示記憶部の内容と前記進行管理記憶
部の内容とに基づいてアクセスされるアドレス記
憶装置をそなえ、 該アドレス記憶装置には、個々の処理機能毎に
その処理機能において使用される複数の処理ルー
チンについて、当該夫々の処理ルーチンの先頭番
地が、前記機能指示記憶部の内容と前記進行管理
記憶部の内容とによつて順次読出されるように、
各処理機能毎に前記両者の内容に対応する当該ア
ドレス記憶装置上のアドレス位置に格納されてな
り、 各処理ルーチン実行終了後、該アドレス記憶装
置の出力が示すプログラムアドレスへ分岐する間
接分岐命令が実行されることにより、前記アドレ
ス記憶装置がアクセスされ、当該アドレス記憶装
置から読出された内容が強制的に前記制御メモ
リ・アドレス・レジスタにセツトされることを特
徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16388378A JPS5588141A (en) | 1978-12-27 | 1978-12-27 | Microprogram control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16388378A JPS5588141A (en) | 1978-12-27 | 1978-12-27 | Microprogram control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588141A JPS5588141A (en) | 1980-07-03 |
| JPS6346453B2 true JPS6346453B2 (ja) | 1988-09-14 |
Family
ID=15782598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16388378A Granted JPS5588141A (en) | 1978-12-27 | 1978-12-27 | Microprogram control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5588141A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152049A (en) * | 1980-04-25 | 1981-11-25 | Toshiba Corp | Microprogram control system |
| JP2672599B2 (ja) * | 1988-10-18 | 1997-11-05 | ヤマハ 株式会社 | コンピュータシステム |
-
1978
- 1978-12-27 JP JP16388378A patent/JPS5588141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5588141A (en) | 1980-07-03 |
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