JPS59153242A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はマイクロプログラム制御装置に関する。

〔発明の技術的背景とその問題点〕

従来から用いられて来たハードワイヤドな制御方式に代
って、マイクロプログラムによる制御方式が頻繁に用い
られる様になってきた。このことによシ、設計が容易化
され、且つ変更も容易に行えることよシ開発期間の短縮
化が可能となった。特にマイクロプロセッサの利用がす
すむにつれてこの傾向が犬となっている。

マイクロプログラムは制御記憶装置と呼ばれる読み出し
専用の記憶装置に記憶され、これを順次読み出して実行
することによって、目的とする動作機能が実現される。

このように所定の順序でマイクロプログラムを実行する
ために、マイクロ命令カウンタと称される命令カウンタ
による順次アクセスと、所定のマイクロアドレスへの分
岐機能等がマイクロプログラム制御装置にそなえられて
いる。

上記目的を達成するためマイクロプログラム制御装置は
第１図に示す檄なハードウェア構成が用いられていた。

制御記憶装置（ｃ’ｓ２：）に記憶されているマイクロ
プログラムは、アドレスセレクタ１から与えられるアド
レスに従って読み出され、ここで読み出された内容は制
ａ４１記・億レジスタ（ＲＣ８ＲＪ）に保持される。制
御記憶レジスタ３の内容はデコーダ回路４に供給され、
ここでデコードされた結果が各種の制御信号として使用
される。又、制御記憶装置２から読み出された内容は次
に実行するマイクロアドレス、すなわち、マイクロブラ
ンチアドレスとして使用される。これは、マイクロプロ
グラムの実行を他のルーチンに移したり、分岐条件に従
ってマイクロ分岐を行なうときなどに使用される。

この場合には制御記憶レジスタ３の内容がアドレスセレ
クタ１に供給され、制御記憶装置２がアクセスされるこ
とによってブランチ動作が行なわれる。

即ち、アドレスセレクタ１の出力は制御記憶装置２に供
給されると共に、アダー５にも供給される。このアダー
５は次に実行されると予定されるアドレスを形成するた
めに１″だけインクレメントする働きをする。このアダ
ー５の出力は、マイクロ命令カウンタ（ＭＩＣ６）に保
持される。マイクロ命令カウンタ６の内容に従がい、ア
ドレスセレクタ１を介して制御記憶装置２のアクセスが
行なわれる。この様にマイクロ命令カウンタ６を用いて
順次制御記憶装置２をアクセスするとンーケンシャルに
マイクロプログラムを実行することができる。

又、マイクロプログラムのサブルーチンへのブランチと
メインルーチンへのリターンの制御のためにスタックレ
ジスタ（ＳＴＡＣＫ７　）が用意されてシシ、サブルー
チンコールのマイクロ命令を実行する毎にマイクロ命令
カウンタ６の内界が保持される。このスタックレジスタ
７はＬＩＦＯ型（Ｌａｓｔ　−ｉｎ　−Ｆｉｒｓｔ　−
ｏｕｔ　）のスタックで構成される。スタックレジスタ
７に保Ｍされた内容がとり出されるとスタックのポツプ
アップが行なわれ、ＬＩＦＯとしてｊ＠にと）出される
。

通常スタックレジスタ７は４レベル程度のＬＩＦ○テ構
成されておシ、４種類までのアドレスの記憶が可能左様
になっている。アドレスセレクタ１は制御記憶装置２を
アクセスするためのものであり、制御記憶レジスタ３の
ブランチアドレス部やスタックレジスタ？、マイクロ命
令カウンタ６の内界のいずれかが選ばれて制御記憶装置
２のアクセスアドレスとして使用される。

この様な従来方式に於てば、マイクロ命令レジスタ３に
読み出されるマイクロ命令のフォーマットは、通常第２
図（ａ）　、　（ｂ）に示される様になっている。すな
わち各種の制御を行うマイクロ命令の形式と、マイクロ
分岐を行うためのマイクロ命令形式が異っていた。マイ
クロ命令ブランチを行うためにはそのアドレスプイール
ドが必要であシ、図に示す様に、ＴＹＰフィールドがあ
る値の時には分岐条件の選択とブランチアドレスにマイ
クロ命令レジスタ３の内容が割り当てられる。この様な
方法を用いるとブランチを行うために専用のサイクルが
必要であシ、他の制御機能の実行と分岐が同時に行なわ
れないので、この分たけ性能低下をまねいた。この欠点
をカバーするためにマイクロ命令語長を長くして、第３
図の様に各種？ＲＩＩ御とマイクロ分岐が同時に行える
様にする方法も用いられている。

しかしながら、この方法を用いるとマイクロ命令の語長
が艮〈々シコスト高となるといった欠点があっ／こ。

〔発明の目的〕

本発明は上記欠点に鍍みてなされたものであり、ｉｌ？
ｌＩ御記憶の周辺に分岐先アドレスを保持する小容耽の
アドレス制御記憶装置を同訓し、これをコントロールす
ることで制御記憶レジスタに保持されたマイクロ命令語
の制御とマイクロ分岐とを同時に行ない得る様にし、コ
スト的にも性能的にも有利彦マイクロプログラム制御装
置を提供することを目的とする。又、ブツシュダウンス
タックを用意し、該メモリにマイクロプログラムルーズ
の如き、既に実行（７た分岐アドレスをスタックしてお
き必要に応じ使用することで上記制御記憶容量を余分に
増すことなく、且つフレキシブルなマイクロプログラム
制御装置を提供することも他の目的とする。

〔発明の概要〕

従来方式において、マイクロ分岐とマイクロ命令綿の実
行を同時に行なおうとすれば第３図に示すマイクロ命令
フォーマットを使用せざるを得ず、１詔・のビット長が
長くなりコスト賜となる。

本発明は、１１１常マイクロ命令で分岐を行なうステッ
プ数は全ステップの１割以下であることに着目し、分岐
先アドレスを保持する小容量のアドレス制御記憶装置を
設け、これをコントロールすることにより、制御記憶レ
ジスタに保持されたマイクロ命令語の制御とマイクロ分
岐とを同時に行ない得る様にしたものである。

また、ブツシュダウンスタックを用い、該メモリにマイ
クロプログラムループの如き、既に実行した分岐アドレ
スをスタックしておき、必要に応じ１吏用することによ
り、上記アドレス制御記憶装置を必要以上に大きくする
ことなく、フレキシブルなマイクロプログラムの作成を
可能としたものである。

このことにより、高速で効率の良いマイクロプログラム
制御装置を提供できる。

〔発明の実施例〕

以下、第４図星１坤を１史用して本発明につき詳細に説
明する。

第４図は本発明の実施例を示すブロック図である。図に
おいて、１０はブツシュダウンスタック（ＰＳＴＫ）で
ある。グツンユタ゛ウンスタック１０はアドレス制御記
憶装置（ＡＤＣ８Ｚ４）をアクセスすべきポインタを保
持し、スタックアドレスにてアクセスされる。１１はセ
レクタ回路である。セレクタ回路１１はアドレス記憶装
置１４をアクセスするポインタをセレクトするものであ
って、入力として、ブツシュダウンスタック１０、マイ
クロ命令レジスタ（ＲＣ８Ｒｚ　（７）、そしてアドレ
ス制御カウンタ（ＡＤＣ３ＣＴ　Ｚ　ｚ　）をインクレ
メントした値が供給されておシ、これら入力のいずれか
がセレクトされ、アドレス制御カウンタ（ＡＤＣ８ＣＴ
　１ｚ　）　　へ供給される様になっている。

上記アドレス制御カウンタ１２にはアドレス制御記憶装
置１４をアクセスするアドレスが設定される。又、１３
はアドレス制御カウンタ１２の内容をインクリメントす
る加算器、１４はマイクロプログラムの分岐用アドレス
を保持するアドレス制御記憶装置である。

１５は制御部１、は装置（ｃｓｚ９）をアクセスするア
ドレスセレクタであって、入力として上記アドレス記憶
装置１４出力、マイクロ命令レジスタ１７出力そしてス
タックレジスタ１８出力が供給される。１６はマイクロ
命令の順次実行の際、次に実行するアドレスを生成する
ためにアドレスセレクタ１５の内容をインクレメントす
る加算器である。

１７はマイクロ命令カウンタであり加算器１６の出力を
保持する。１８はマイクロプログラムのサブルーチンコ
ール、リターンを制御スるだめのスタックレジスタであ
る。

Ｉ９は制御＃紀臆装置（ａＳ）　　でありここにマイク
ロプログラムが記憶されている。

２０は上記制御記憶装置（Ｃ８１９）から読み出される
マイクロ命令を保持するマイクロ命令レジスタ、２１は
制御信号を発生するためのデコーター、そして、２２は
ブツシュダウンスタック１０の読み出し／書き込みを制
御するブツシュダウンスタック制御部（ＰＳＴＫ　Ｃ０
ＮＴ）である。内部構成は第５図に示されている。

第５図は第４図で示されるプツシダウンスタック制御部
２２の内部を詳述するブロック図である。図において、
２２ノはアドレスレジスタ（ＰＳＴＫＡ　）であり、プ
ッシュダウンスタック１０をアクセスするためのアドレ
ス値が設定される。；２２１，２２３はブツシュダウン
スタック１０のアドレスを順にインクリメントしたり、
必要に応じてデクリメントしたりするためのインクリメ
ンタ／デコーダである。ブツシュダウンスタック１０に
カウンタ１２の内容（ＡＤＣ５ＣＴ）がブツシュされる
とインクリメントされる。又、マイクロ命令によってデ
クリメントされる。

第６図は本発明実施例に於けるマイクロ命令のフォーマ
ットを示す図である。図中、ＳＥＱで示されるフィール
ドは、マイクロ命令の実行シーケンスを指示するフィー
ルドであり、本発明実施例では３ビツトで表現され、そ
れぞれの組合せによシ、定義される機能動作は以下に示
す表の如くなる。

以下、本発明の動作につき詳細に述べる。

従来方式によれば、マイクロブランチと各種の制御を同
時に行おうとするとマイクロ命令語のビット長が長くな
らざるを得す命令語長が長くなるとその分だけコスト高
になる欠点があった。そこで本発明ではマイクロプログ
ラムに於けるマイクロブランチ（条件付きのブランチも
含め）は全体のマイクロステップ数の１割以下であり、
平均的には５〜１０％捏度であることに着目し、効率的
に使用することによって少いマイクロ命令語長で制御動
作とブランチ動作を同時に行い得る様にしたものである
。このことは上述したとおシである。

このため、分岐アドレスを保持する少拌量のアドレス記
憶装置（ＡＤＣ８１４）を設けこのアドレス記憶装置の
読み出しを制御することによって、マイクロブランチと
制御を同時に実行するようにした。以下に詳細を述べる
。

各マイクロ命令、又は処理単Ｍ毎に使用されるマイクロ
プログラムと、そのマイクロプログラムが実際の制御記
憶装置（ｃｓ１９）中にて割り当てられるアドレスが決
まるとブランチアドレスも決まってぐるので、アドレス
制御記憶装置１４にブランチアドレスが順に保持される
。

このブランチアドレス読み出し位置を専用のマイクロ命
令によって設定し、以降ブランチアドレスが必要となる
毎に、すなわち、マイクロ分岐が行なわれる毎に、アド
レス記憶装置１４がらアドレスが読み出され、又、アド
レス制御カウンタ１２がその都度インクリメントされる
。

即ち、セレクタ回路１１のうちマイクロ命令レジスタ２
０から得られる入力（ＲＣ３Ｒｚｘｚ　）がセレクトさ
れ、アドレス制御カウンタ１２に初期値がセットされる
。アドレス制御カウンタ１２の内容は加算器Ｉ３を介し
てインクリメントされる。

この様に、アドレス制御カウンタ１２に設定される内容
に従ってアドレス記憶装置１４をアクセスすることによ
って、必要なマイクロ分岐が行なわれる。

マイクロプログラムにおいてはマイクロプログラムのル
ープを所定回数実行することが行なわれる。この様な用
途にその回数分たけアドレス制御記憶装置１４にアドレ
スを保持しておくことも可能であるが、記憶容量が増え
るので、第４図に示すブツシュダウンスタック１ｏが用
意される。このブツシュダウンスタック１ｏにはアドレ
ス制御カウンタ１２の内容が保持される様になっており
、ブツシュダウンスタック制御部υで示される記憶位置
にアドレス制御カウンタ１２の内容が記憶されたシ、ブ
ツシュダウンスタックＩＯから読み出された内容がセレ
クタ回路１１を弁して、アドレス制御カウンタ１２にセ
ットされたりする。

ブツシュダウンスタック１０はｒ、ｒｇｏ　（Ｌａ５ｔ
−ｉｎ　−Ｆｉｒｓｔ　−ｏｕｔ　）形式のスタックと
なっていることは上述したとおりであり、遅く入力され
たものから順に読み出され、そのポインタであるアドレ
スレジスタ２２１　（、Ｍ５図）が＋＋１ｎずつもどさ
れる。この様にマイクロプログラムループの如く、既に
実行した分岐アドレスをブツシュダウンスタック１０中
に、そのアドレス制御記憶装置１４のロケーションを保
持しておいて使用することによってフレキシブルなマイ
クロプログラムが作成できる。マイクロ命令のループに
よって、ある種の機能を実現する場合にもネストとなる
レベル数は４〜８レベル位であり、従って、ブツシュダ
ウンスタック１０も８レベル位のものを用意しておけば
実用上十分である。

第５図には、ブツシュダウンスタック１０のだめのアド
レス制御回路のブロック図が示されておシ、ここではア
ドレスレジスタ２２１をインクリメントしたりデクリメ
ントしたりする機能がある。又、第６図には、本発明の
実施例に於けるマイクロ命令のフォーマットが示しであ
る。図中、ＳＥＱで示されるフィールドがポイントにな
る。この実施例では３ビット便用しているが、この様に
少いビット数を用いて制御とマイクロプログラム分岐が
同時に実行できるのでスピードが早く、かつマイクロ命
令語長もそれ程長くならずコスト性能比の高いマイクロ
プログラム制御装置が実現できる。

〔発明の効果〕

以上説明の如く本発明によれは、マイクロ命令語の語長
（１語あたシのビット長）をあまシ増さずに制御動作と
マイクロ命令ブランチが同時に実行可能であり、高性能
な制御方法が、あまりコスト増を要することなく実現で
きる。これは今までのマイクロプログラムにおける分岐
の総数が全体ステップの１割り下であるという実験デー
タにも基づいている。又、プッシュタ゛ウンスタックの
使用により、アドレス制御記憶の容量と必要以上に犬き
くすることなく、且つフレキシブルなマイクロプログラ
ムの作成が可能となる。

【図面の簡単な説明】

第１図は従来のマイクロプログラム制御装置の構成例を
示すブロック図、第２図（ａ）　、　（ｂ）、第３図は
従来のマイクロ命令語のフォーマットを示す図、第４図
は本発明実施例を示すブロック図、第５図は第４図にお
けるブツシュダウンスタック制御部の内部構成を示す図
、第６図は本発明において使用されるマイクロ命令語の
フォーマットを示す図である。 １０・・ブツシュダウンスタック（ＰＳＴＫ）、１ノ・
・・セレクタ回路（ＳＥＬ　Ｚ）、Ｚ　２・・・アドレ
ス制御カウンタ（ＡＤＣ８ＣＴ）、１３．１６・・・加
算器←）、１４・・・アドレス制御記憶装置（ＡＤＣ８
）、１５・・・アドレスセレクタ、１７・・・マイクロ
命令カウンタ（ＭＩＣ；’）、１Ｂ・・・スタックレジ
スタ、１９・・・制御記憶装置（Ｃ８）、２０・・・マ
イクロ命令レジスタ（ＲＣ８Ｒ）　、’、？　Ｊ・・・
デコーダ（ＤＥＣ）、２２・・・ブツシュダウンスタッ
ク制御Ｍ（Ｐ８ＴＫＣＯＮＴ）。

Claims (1)

【特許請求の範囲】
1. 制御記憶装置から得られるマイクロ命令語を制御記憶レ
   ジスタに保持し、その内容が実行されるマイクロプログ
   ラム制御式情報処理装置において、上記マイクロ命令の
   分岐先アドレスが保持されるアドレス制御記憶装置と、
   マイクロ分岐が行なわれる毎に上記制御記憶レジスタに
   保持されたマイクロ命令語の特定フィールドの内容に堰
   づき上記アドレス制御記憶装置をアクセスすべきアドレ
   スデータが設定・更新されるアドレス制御記憶カウンタ
   と、上記アドレス制御記憶装置をアクセスすべきアドレ
   スデータが保持されるスタックメモリと、上記アドレス
   制御記１慈カウンタにて示されるアドレスデータを上記
   スタックメモリへ保持すると共に、必要に応じ上記アド
   レス制御記憶カウンタへそのアドレスデータを設定する
   手段と、マイクロ分岐が行なわれるとき上記アドレス制
   御記憶装置から得られるアドレスデータに基づき上記制
   御記憶装置をアクセスする手段とを具備することを特徴
   とするマイクロプログラム制御装置。