JPH0318210B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はコンピユータシステムに関し、より具
体的に言えば、２方向条件付きブランチ（分岐）
マイクロ命令を実行することの出来るパイプライ
ン式マイクロプロセツサにおいて、マイクロブラ
ンチ自身の実行に加えて、ただ１つの遅延サイク
ルを有し、その付加的な１つの遅延サイクルはパ
イプラインの方向を変更するために必要とされる
ような方式のパイプライン・マイクロプロセツサ
に関する。

Ｂ 従来技術及び発明が解決しようとする問題点 主メモリ中に記憶されたマクロ命令は複数個の
マイクロ命令を含んでいる。マクロ命令が実行さ
れる時、各マイクロ命令は順番に実行される。複
数個のマイクロ命令のうちの最後の命令が実行さ
れた時、マクロ命令の実行が完了する。主メモリ
がアドレスされた時、マクロ命令は検索され、命
令デコードユニツト中の開始マイクロ命令のアド
レスにデコードされる。複数個のマイクロ命令は
命令デコードユニツトに接続されている読み取り
専用メモリ（ROM）中に、マイクロコードの形
で通常記憶されている。主メモリからマクロ命令
を検索することは、マクロ命令に応答して、
ROMからマイクロ命令の検索を必らず必要と
し、マイクロ命令は演算論理ユニツト（ALU）
により、順番に実行される。

大規模集積回路の導入の結果として、集積回路
チツプ上に回路が設けられる。技術の進歩に伴つ
て、より多くの回路がこれらの集積回路チツプ上
に設けられるよう要望されている。これらの回路
はチツプ上に回路設置スペース（「土地」（real
estate）とも称される）を必要とするが、これら
とチツプ上の利用可能のスペースは限られてい
る。従つて、集積回路チツプ上に作られるべき回
路の数が増加すればする程、チツプ上の「土地」
は乏しくなる。

集積回路チツプ上により多くのスペースを必要
とする結果、多くの場合、マイクロ命令を記憶す
るためのROMのサイズを減少することが必要で
ある。ROMのサイズを減少するために、ROM
は２つの部分、即ちマイクロ命令記憶装置とナノ
命令記憶装置とに分割される。

ROMを２つの部分に分割することは１つの問
題、即ちチツプ上の利用可能な「土地」の要求の
問題を解決する。然しながら、ROMの分割は他
の問題、即ち、ALUがマイクロブランチ命令を
実行する際に、余分な遅延サイクルが導入される
という問題を生ずる。

マイクロブランチ命令とは、決定の結果に従つ
て２つの方向のうちの１方へブランチ（分岐）す
る命令である。例えば、Ａ割るＢの場合、若しＢ
が０でないとすれば、割り算の結果は「１つの方
法」により決められねばならず、これに対して、
若しＢが０であるとすれば、割り算の結果は「他
の方法」によつて決められねばならない。

多段階に亘つてパイプライン処理されるプロセ
ツサにおいて、若し、ROMがマイクロ命令を記
憶するのに使われているならば、マイクロブラン
チ命令がALUにより実行される時、１サイクル
の遅延が生じ、そしてALUは現在の決定による
解答（結果）によつて、「他の方法」へブランチ
する。然しながら、若し、マイクロ命令記憶装置
及びナノ命令記憶装置がROMの代りに一団とし
てマイクロ命令を記憶しているとすれば、マイク
ロブランチ命令がALUによつて実行される時に、
２サイクルの遅延が生じ、そしてALUは、現在
の決定による解答の結果として「他の方法」に分
岐する。

その結果、集積回路チツプ上の「土地」をより
多く利用するためには、性能を犠牲にする必要が
ある。

本発明の目的は集積回路チツプ上の回路の性能
を著しく低下させずに、集積回路チツプ上の「土
地」を有効に利用することにある。

本発明の他の目的は、集積回路チツプ上のプロ
セツサがマイクロブランチ命令を実行している時
に生ずる遅延サイクルの数の増加による、チツプ
上の回路の性能の著しい低下をもたらすことな
く、チツプ上のマイクロ命令の記憶手段のサイズ
を小さくすることによつてチツプ上の「土地」を
より多く利用することにある。

Ｃ 問題点を解決するための手段 本発明の上述の目的は非操作（no−op）／事
前取り出し（prefetch）装置を使用することによ
つて達成される。本発明に従つた、マイクロ命令
記憶装置−ナノ命令記憶装置−ALUパイプライ
ン中の非操作（no−op）／事前取り出し装置は、
マイクロブランチ命令がパイプラインのALUに
より遂行されている時に、パイプラインにより実
行されている命令ストリーム中に非操作（no−
op）命令を強制導入し、遅延の最初のサイクル
に続く実行の間で２つのブランチオプシヨンを事
前取り出しする装置であつて、非操作命令はマイ
クロブランチ命令の実行に続く遅延の最初のサイ
クルを表わし、そして実行されるべきブランチオ
プシヨンはマイクロブランチ命令の実行の結果と
して行われるブランチ決定に依存する。

Ｄ 実施例 第２図を参照すると、マクロ命令の実行が示さ
れている。第２図において、マクロ命令は主メモ
リ１０に記憶されている。主メモリ１０がアドレ
スされると、命令は主メモリから検索されて、マ
クロ命令デコードユニツト１５でデコードされ
る。命令デコードユニツト１５は複数個のマイク
ロコードを記憶している読み取り専用メモリ
（ROM）２０をアクセスする。マクロ命令は
ROM２０から一組のマイクロ命令を検索し、そ
してそのマイクロ命令は演算論理回路（ALU）
３０の中で順番に実行される。

第２図のマクロ命令実行システムは集積回路チ
ツプ上に設けられている。多くのアプリケーシヨ
ンにおいて、チツプ上により多くの回路設置場
処、即ち「土地」を与えるためには、チツプ上に
ある第２図の要素、即ちコンポーネントのサイズ
を小さくする必要がある。チツプ上のROM２０
のサイズを小さくするために、ROMは他の２つ
のより小さいコンポーネントで置換され、そして
これらの小さいコンポーネントのサイズは集積回
路チツプ上の利用可能な「土地」を大きくするよ
うデザインされる。

第６図に他のマクロ命令実行システムが示され
ており、このシステムは第２図のROM２０と置
き換えた他の２つの小さなコンポーネントを含ん
でいる。第６図において、一方の小さなコンポー
ネント、即ちマイクロ命令記憶装置２０ａは他方
の小さなコンポーネント、即ちナノ命令記憶装置
２０ｂに接続されている。従つて、第６図のマク
ロ命令実行システムは命令デコードユニツト１５
に接続され、命令デコードユニツト１５はマイク
ロ命令記憶装置２０ａに接続され、マイクロ命令
記憶装置２０ａはナノ命令記憶装置２０ｂに接続
され、そしてナノ命令記憶装置はALU３０に接
続されている。

第６図のマクロ命令実行システムの機能動作を
以下の項で説明する。

先づ、主メモリ１０がアドレスされる。これに
応答して、主メモリ１０はマクロ命令を表わす出
力信号を発生する。マクロ命令は命令デコードユ
ニツト１５中でデコードされ、そしてマイクロ命
令記憶装置２０ａをアクセスする。マイクロ命令
記憶装置２０ａは各マクロ命令に対応する１以上
のマイクロ命令アドレスを含んでおり、これらの
マイクロ命令アドレスは順番にナノ命令記憶装置
２０ｂに供給される。換言すれば、マイクロ命令
アドレスはナノ命令記憶装置２０ｂをアドレスす
るためのアドレス手段として作用する。主メモリ
１０からのマクロ命令によるアクセスに応答し
て、マイクロ命令記憶装置２０ａはナノ命令記憶
装置２０ｂに一連のマイクロ命令アドレスを与え
る。

マイクロ命令記憶装置２０ａにより遂行される
アドレス動作に応答して、ナノ命令記憶装置２０
ｂは、主メモリ１０から検索されたマクロ命令に
対応する一組のマイクロ命令を表わす出力信号を
発生する。この一組のマイクロ命令はALU３０
により実行される。

第２図及び第６図のマクロ命令実行システムは
パイプラインシステムである。パイプラインシス
テムの概念を第２図及び第６図を参照して以下の
項で説明する。

第２図において、各マクロ命令はその実行に際
してただ１個のマイクロ命令を必要とし、一方
ALU３０は最初のマクロ命令に対応するマイク
ロ命令を実行中であると仮定すると、ROM２０
は第２のマクロ命令に関連したマイクロ命令をア
クセスしている。ROM２０が第２のマイクロ命
令をアクセスしている間に、命令ユニツト１５は
第３のマクロ命令をデコードしており、且つメモ
リ１０は第４のマクロ命令の検索のための準備に
アクセスされつつある。第６図において、ALU
３０が最初のマクロ命令に対応するマイクロ命令
を実行している間に、ナノ命令記憶装置２０ｂは
マイクロ命令記憶装置２０ａの出力によつてアク
セスされており、且つナノ命令記憶装置２０ｂは
第２のマクロ命令に対応するマイクロ命令を表わ
す出力の発生を準備している。

ナノ命令記憶装置２０ｂがアクセスされている
間に、マイクロ命令記憶装置２０ａは第３のマク
ロ命令を表わすマイクロ命令についてアクセスさ
れている。

通常はそうであるように、マクロ命令に関連し
た一組のマイクロ命令があつた場合、パイプライ
ン動作は以下のように遂行される。即ち、ALU
３０は上述のマクロ命令のため第１マイクロ命令
を実行しており、ナノ命令記憶装置２０ｂは第２
マイクロ命令をアクセスしており、マイクロ命令
記憶装置２０ａは第３マイクロ命令のアドレスを
アクセスしており、そして、命令デコーダ１５
は、上述のマクロ命令のための一組のマイクロ命
令がマイクロ命令記憶装置２０ａからすべてアク
セスされてしまうまで、上述のマクロ命令の次に
実行されるべきマイクロ命令を待ち受けている。

若し、ALU３０により実行される命令が２方
向条件付きブランチマイクロ命令を含む一組のマ
イクロ命令であつたとすれば、２方向条件付きブ
ランチマイクロ命令の実行が完了した時、条件付
きブランチマイクロ命令の出力に応じて、２つの
マイクロ命令のうちの１つのマイクロ命令が実行
される。条件付きブランチマイクロ命令が実行さ
れた時、若し、２つのマイクロ命令のうちの第１
のマイクロ命令を実行するように決定されたとす
れば、パイプライン中のマイクロ命令は順番に実
行される。パイプラインは乱されない。然しなが
ら、条件付きブランチマイクロ命令が実行された
時、若し、２つのマイクロ命令のうちの第２のマ
イクロ命令を実行するよう決定されたとすれば、
パイプライン中のマイクロ命令は順番に遂行され
ない。パイプラインは乱される。

多段階に亘つてパイプライン処理が行われるプ
ロセツサにおいて、若し、２つのマイクロ命令の
うちの第２のマイクロ命令を実行するよう決定さ
れ、且つパイプライン中のマイクロ命令が第２図
において順番を外れて実行されるならば、ALU
３０による条件付きブランチマイクロ命令の実行
の完了と、ALU３０による２つのマイクロ命令
のうちの第２のマイクロ命令の実行の完了との間
で、１サイクルの遅延が生ずる。然しながら、第
６図のシステムにおいては、ALU３０による条
件付きブランチマイクロ命令の実行の完了と、
ALUによる２つの条件付きブランチマイクロ命
令のうちの第２のマイクロ命令の実行との間で、
２サイクルの遅延が生ずる。第２図のシステムは
ROM２０があるため１サイクルの遅延が生じ、
これに対して、第６図のシステムは、ALU３０
におけるマイクロブランチ決定がマイクロ命令記
憶装置に反映されねばならないので、マイクロ命
令記憶装置２０ａ及びナノ命令記憶装置２０ｂが
あるために、２サイクルの遅延が生ずる。

その結果、第６図のマクロ命令実行システムを
利用することによつて、より多い「土地」が集積
回路チツプ上に与えられるけれども、遅延のサイ
クル数が増加するので、第２図のシステムに比較
して第２のシステムの性能は著しく低下する。第
２図に比較して、第６図の性能低下に関するこの
現象は第３図乃至第５図を参照して以下の項で、
より詳しく説明する。

第３図を参照すると、第２図のマクロ命令実行
システムに関連したパイプライン段階が示されて
いる。このシステムは１サイクル遅延を有してい
るが、利用可能な「土地」は、第２図のシステム
が設置されている集積回路チツプ上では狭い。第
３図において、パイプライン段階は、マシンサイ
クル１，２，３及び４の間でROM２０及びALU
３０中で実行されている命令に関する情報を含ん
でいる。例えば、マイクロ命令１０及びマイクロ
命令９はマシンサイクル１の期間中、夫々ROM
２０及びALU３０に関連されている。ここで、
マイクロ命令１０は条件付きブランチマイクロ命
令であると仮定する。マシンサイクル２の間で、
ALU３０は条件付きブランチマイクロ命令を実
行している。マイクロ命令１１はこの期間で
ROM２０と関連されている。マシンサイクル３
の間で、マイクロ命令１１はALU３０により実
行されている。マイクロブランチの結果がALU
３０で未だ判明していないので、マイクロ命令１
１は、パイプライン動作を続行するための基本的
には不使用マイクロコーダ、即ち充填用マイクロ
コーダである。然しながら、マイクロ命令２００
か、又はマイクロ命令１２の何れかがこの時間で
ROM２０と関連されている。マイクロ命令２０
０か又はマイロ命令１２の何れか１つのマイクロ
命令は、マシンサイクル２の期間でのマイクロ命
令１０の実行の結果に従つて、マシンサイクル４
の期間中で実行される。ALU３０での１サイク
ルの遅延は、マシンサイクル２の間でのALU３
０による条件付きブランチマイクロ命令の実行の
完了と、マシンサイクル４の間でのALU３０に
よるマイクロ命令１２か又は、マイクロ命令２０
０の何れかの実行の完了との間のマシンサイクル
３で生ずる。

第４図を参照すると、第６図のマクロ命令実行
システムのパイプライン段階が示されている。こ
のシステムは２サイクルの遅延を生ずるが、然し
第２図に比較して、第６図のシステムが設けられ
た集積回路上に、より広い「土地」が利用可能で
ある。第４図において、パイプライン段階は、マ
シンサイクル１乃至６の間において、マイクロ命
令記憶装置２０ａ、ナノ命令記憶装置２０ｂ及び
ALU３０によつて実行されているマイクロ命令
に関する情報を含んでいる。マシンサイクル１の
間で、マイクロ命令８，９及び１０は夫々ALU
３０、ナノ命令記憶装置２０ｂ及びマイクロ命令
記憶装置２０ａと関連付けられている。マイクロ
命令１０が条件付きブランチマイクロ命令である
と仮定する。マシンサイクル２の間で、マイクロ
命令９，１０及び１１はALU３０、ナノ命令記
憶装置２０ｂ及びマイクロ命令記憶装置２０ａと
関連付けられている。マシンサイクル３の間で、
マイクロ命令１０，１１及び１２はALU３０、
ナノ命令記憶装置２０ｂ及びマイクロ命令記憶装
置２０ａと関連付けられている。マイクロ命令１
０は条件付きブランチマイクロ命令なので、マシ
ンサイクル３の間でALU３０は、マシンサイク
ル４の間でマイクロ命令記憶装置２０ａと関連し
ていたマイクロ命令がマイクロ命令１３か又はマ
イクロ命令２００の何れかであるかを決定する。
ALU３０において、マシンサイクル４及び５は
遅延サイクルであり、これらの不使用のサイクル
は、マイクロ命令１３か又はマイクロ命令２００
の何れかがALU３０により、マシンサイクル６
の間で、実行される前に、徒過しなければならな
い。サイクル４及び５は２サイクルの遅延を表わ
すことは注意を喚起する必要がある。マシンサイ
クル４の間で、マイクロ命令１３又は２００はマ
イクロ命令記憶装置２０ａに関連付けられてい
る。マシンサイクル５の間で、マイクロ命令１３
及び２００はナノ命令記憶装置２０ｂと関連付け
られている。

第５図を参照すると、本発明に従つた非操作
（no−op）／事前取り出し（prefetch）装置を使
用した第６図のマクロ命令実行システムのパイプ
ライン段階が示されている。このシステムは１サ
イクルの遅延しか生じない。更に、第５図のシス
テムは、第６図のシステムが設けられている集積
回路チツプの上に、第２図のシステムより広い
「土地」が利用可能である。第５図において、パ
イプライン段階は、マイクロ命令記憶装置２０
ａ、ナノ命令記憶装置２０ｂ及びALU３０によ
つて、マシンサイクル１乃至５の間で実行される
命令に関する情報を含んでいる。マシンサイクル
１の間で、マイクロ命令８，９及び１０はALU
３０、ナノ命令記憶装置２０ｂ及びマイクロ命令
記憶装置２０ａに関連されている。マイクロ命令
１０が条件付きブランチマイクロ命令であると仮
定する。マシンサイクル２において、マイクロ命
令９，１０及び１１はALU３０、ナノ命令記憶
装置２０ｂ及びマイクロ命令記憶装置２０ａに関
連されている。マシンサイクル３の間で、条件付
きブランチマイクロ命令１０がALU３０により
実行されている。マシンサイクル３の間で、ナノ
命令記憶装置２０ｂにマイクロ命令１１を関連さ
せる代りにナノ命令記憶装置２０ｂに関連したパ
イプライン中に、no−op命令を強制的に導入す
る。マイクロ命令１１はマイクロ命令記憶装置２
０ａと関連付けられたままであるが、然し、加え
て、マイクロ命令２００の事前取り出しがあり、
この事前取り出しがマイクロ命令１１と共にマイ
クロ命令記憶装置２０ａと関連付けられる。従つ
て、マイクロ命令のオプシヨン１１及び２００は
マイクロ命令記憶装置２０ａに関連付けられる。
マシンサイクル４の間で、ALU３０はアイドル
して、no−opマイクロ命令がALU３０と関連付
けられる。マイクロブランチは解決され、そし
て、マイクロブランチの結果に従つてマイクロ命
令オプシヨン１１か又は２００の何れかがナノ命
令記憶装置２０ｂに関連付けられるように選ば
れ、そして、このようにして、マイクロ命令のオ
プシヨン１２又は２０１がマイクロ命令記憶装置
２０ａに関連付けられる。マシンサイクル５の間
で、ALU３０は、マシンサイクル３の間のALU
３０による条件付きブランチマイクロ命令の実行
の結果に従つて、マイクロ命令１１か又は２００
の何れかを実行する。若し、ALU３０がマイク
ロ命令２００を実行したとすれば、マイクロ命令
２０１がサイクル５でナノ命令記憶装置２０ｂに
関連付けられる。若し、ALU３０がマイクロ命
令１１を実行したとすれば、マイクロ命令１２が
サイクル５でナノ命令記憶装置２０ｂに関連付け
られる。

第１図を参照すると、本発明に従つた非操作／
事前取り出し装置を含むマイクロ命令記憶装置−
ナノ命令記憶装置−ALUパイプラインが示され
ている。

第１図において、主メモリ１０は、マクロ命令
デコードユニツト１５に接続され、そして命令デ
コードユニツト１５は更に本発明に従つた非操
作／事前取り出し装置５０の一部を経て、マイク
ロ命令記憶装置２０ａに接続されている。マイク
ロ命令記憶装置２０ａは非操作／事前取り出し装
置５０の他の部分を経てナノ命令記憶装置２０ｂ
に接続されている。ナノ命令記憶装置２０ｂはマ
イクロ制御レジスタ４０を介して実行ユニツト
（又はALU）３０へ接続されている。

非操作／事前取り出し装置５０はマイクロブラ
ンチ制御ロジツク５０ａを含んでいる。制御ロジ
ツク５０ａはALU３０から「マイクロブランチ
遂行」信号と、「マイクロブランチ非遂行」信号
を受け取る。マイクロブランチ制御ロジツク５０
ａは「選択」ラインを介してマルチプレクサ
（MUX）５０ｂへ接続される。MUX５０ｂの出
力はナノ命令記憶装置２０ｂへ接続されている。
MUX５０ｂの一方の入力は非操作命令のアドレ
スを受け取る。MUX５０ｂの他方の入力はマイ
クロ命令記憶装置出力レジスタ５０ｃの出力へ接
続されている。マイクロブランチ制御ロジツク５
０ａからの「選択」ライン上の信号は、MUX５
０ｂの何れか一方の入力がMUX５０ｂの出力へ
接続される選択を行う。マイクロ命令記憶装置出
力レジスタ５０ｃの入力はマイクロ命令記憶装置
２０ａに接続されている。マイクロ命令記憶装置
出力レジスタ５０ｃからの出力は「マイクロブラ
ンチ順位」ラインを介してマイクロブランチ制御
ロジツク５０ａへ接続される。マイクロブランチ
制御ロジツク５０ａは「ロード禁止」（ブランチ
非遂行）ラインを介してマイクロ命令記憶装置出
力レジスタ５０ｃへ接続される。更に、マイクロ
ブランチ制御ロジツク５０ａは「ロード」
（LOAD）ライン及び「歩進」ラインを介してブ
ランチアドレスカウンタ５０ｄへ接続される。ま
たマイクロ命令記憶装置出力レジスタ５０ｃから
の出力は「アドレスへブランチ」ラインを介して
ブランチアドレスカウンタ５０ｄへ接続される。
ブランチアドレスカウンタ５０ｄはマイクロシー
ケンサ５０ｅの入力端子へ接続され、且つ他のマ
ルチプレクサ（MUX）５０ｆの第２の入力端子
に接続されている。マイクロシーケンサ５０ｅの
第１入力端子は「新規開始のマイクロ命令アドレ
ス」ラインを介してマクロ命令デコードユニツト
１５へ接続される。マイクロシーケンサ５０ｅの
出力はMUX５０ｆの第１入力端子へ接続され
る。マイクロブランチ制御ロジツク５０ｅは「選
択」ラインを介してMUX５０ｆへ接続されてお
り、MUX５０ｆへの「選択」ラインの信号はマ
イクロシーケンサ５０ｅの出力か、又はブランチ
アドレスカウンタ５０ｄの出力の何れかをMUX
５０ｆの出力端子へ接続するのを選択する。
MUX５０ｆの出力端子はマイクロ命令記憶装置
２０ａの入力へ接続される。

マイクロ命令記憶装置−ナノ命令記憶装置−
ALUパイプラインと関連した本発明に従つた非
操作／事前取り出し装置の動作の機能的な説明は
第５図及び第１図を参照して以下の項で説明す
る。

マシンサイクル２の間で、実行ユニツト
（ALU）３０は与えられたマイクロ命令に関連し
た一組のマイクロ命令中のマイクロ命令９を実行
している。従つて、、マイクロ命令９はマイクロ
制御レジスタ４０中に記憶されている。条件付き
ブランチマイクロ命令１０はマイクロ命令記憶装
置出力レジスタ５０ｃ中に記憶されている。マイ
クロ命令１１はマイクロシーケンサ５０ｅの中に
記憶されている。ここで、条件付きブランチマイ
クロ命令１０の実行の結果に従つて、マイクロ命
令１１か又はマイクロ命令２００の何れかがマシ
ンサイクル５の間でALUにより実行されること
を想起する必要がある。マシンサイクル１の間
で、マイクロ命令１０はマイクロ命令記憶装置２
０ａからアクセスされてしまつて、マシンサイク
ル２の始め でマイクロ命令記憶装置出力レジスタ５０ｃ中に
記憶されている。マシンサイクル２の間で、マイ
クロ命令１０は、レジスタ５０ｃとロジツク５０
ａとを接続している「マイクロブランチ順位」ラ
インを介してマイクロ命令１０が条件付きブラン
チマイクロ命令の順位であることをマイクロブラ
ンチ制御ロジツク５０ａに通報する。加えて、マ
シンサイクル２の間で、マイクロ命令１０の一部
として定義されたマイクロブランチのための代換
えのマイクロプログラムアドレス２００が、「ア
ドレスへブランチ」ラインを経て並列に、レジス
タ５０ｃからブランチアドレスカウンタ５０ｄへ
転送される。また、マシンサイクル２の間で、
MUX５０ｂが自身の第１入力端子を選択するよ
うセツトされるので、マイクロ命令記憶装置出力
レジスタ５０ｃ中のマイクロ命令１０はナノ命令
記憶装置２０ｂをアドレスし、これによりナノ命
令記憶装置に関連するマイクロ命令を選択する。
マシンサイクル３の間で、マイクロ命令１０、即
ちマイクロブランチはALU３０により実行され
る。このマシンサイクルの間でマイクロ命令１０
の実行が開始された時、マイクロ命令１１はマイ
クロ命令記憶装置出力レジスタ５０ｃ中に記憶さ
れる。然しながら、マイクロブランチ制御ロジツ
ク５０ａは「選択」ラインを介してMUX５０ｂ
の第２入力端子を選択させる。従つて、マイクロ
命令１１はナノ命令記憶装置２０ｂをアドレスせ
ず、非操作命令のアドレスがMUX５０ｂの第２
入力端子を介してナノ命令記憶装置２０ｂをアド
レスする。マイクロ命令１１はマイクロ命令記憶
装置出力レジスタ５０ｃ中に記憶し残される。こ
の時点で同時に、マシンサイクル２の間でマイク
ロ命令２００のアドレスでロードされていたブラ
ンチアドレスカウンタ５０ｄがMUX５０ｆの第
２入力端子として選択される。従つて、マイクロ
命令２００のアドレスがMUX５０ｆの第２入力
端子を介して、マイクロ命令記憶装置２０ａへ送
られる。

マシンサイクル４の間で、非操作命令がALU
３０により実行される。非操作命令の実行と同時
に、若し、条件付きブランチマイクロ命令の実行
の結果がマイクロ命令２００へマイクロブランチ
すべきであることを示したとすれば、「ロード禁
止」ライン上の、マイクロブランチ制御ロジツク
５０ａからの信号は低位にあり、これにより、マ
イクロ命令２００のアドレスを、マイクロ命令記
憶装置出力レジスタ５０ｃ中に記憶されているマ
イクロ命令１１のアドレスに重ね書きさせる。従
つて、非操作命令の実行の間で、マイクロ命令２
００に関連したナノアドレスはMUX５０ｂを介
してナノ命令記憶装置２０ｂをアドレスし、そし
て、マシンサイクル５の間でALUユニツト３０
により実行されるマイクロ命令を検索する。サイ
クル４の間の同じ時点で、ブランチアドレスカウ
ンタ５０ｄ中のアドレス２００は２０１に歩進さ
れ、これはマイクロシーケンサ５０ｅへ第２入力
として供給され、従つて、マイクロ命令１２のア
ドレスと置換する。かくして、マイクロブランチ
制御ロジツク５０ａ及びブランチアドレスカウン
タ５０ｄの機能は完了し、マイクロシーケンサ５
０ｅが各マシンサイクルでアドレス２０１を歩進
しながら通常の動作を続行する。

然しながら、若し、条件付きブランチマイクロ
命令の実行の結果がマイクロ命令２００へマイク
ロブランチさせるべきでないことを示したとすれ
ば、「ロード禁止」ライン上の、マイクロブラン
チ制御ロジツク５０ａからの信号は高位にあり、
これにより、マイクロ命令２００のナノアドレス
を、マイクロ命令記憶装置出力レジスタ５０ｃ中
に記憶されているマイクロ命令１１のアドレスに
重ね書きするのを禁止する。従つて、サイクル４
で非操作命令を実行している間で、マイクロ命令
１１に関連しているナノアドレスはMUX５０ｂ
を介してナノ命令記憶装置２０ｂをアドレスし
て、マシンサイクル５の間でALU３０により実
行されるマイクロ命令を検索する。同時に、マシ
ンサイクル４の間でマイクロシーケンサ５０ｅに
記憶されているマイクロ命令アドレス１２は変え
られず（アドレス２０１で書き重ねられない）、
マイクロ命令記憶装置２０ａに供給される。動作
は通常の状態で続行される。

Ｆ 発明の効果 マイクロブランチ命令を実行することの出来る
パイプラインマイクロプロセッサが設けられてい
る集積回路チツプにおいて、マイクロブランチ機
能を遂行する際に生ずる遅延のマシンサイクル数
をただ１サイクルに止め、なお且つチツプ上の
「土地」の有効な利用を計ることが出来る。

【図面の簡単な説明】

第１図は本発明に従つた非操作／事前取り出し
装置を含むマイクロ命令記憶装置−ナノ命令記憶
装置−ALUパイプラインを示す図、第２図は代
表的なパイプラインマイクロ命令実行システムの
ブロツク図、第３図は第２図のマイクロ命令実行
システムのパイプライン段階を説明するための
図、第４図は本発明に従つた非操作／事前取り出
し装置を使用しない第６図のマイクロ命令実行シ
ステムのパイプライン段階を説明するための図、
第５図は本発明に従つた非操作／事前取り出し装
置を使用したマイクロ命令実行システムのパイプ
ライン段階を説明するための図、第６図は集積回
路チツプ上の利用可能な「土地」の使用を最小限
にするようデザインされ、改良されたマイクロ命
令記憶手段を有する他の型のパイプライン式マイ
クロ命令実行システムのブロツク図である。 １０……主メモリ、１５……マクロ命令デコー
ドユニツト、２０……読み取り専用メモリ
（ROM）、２０ａ……マイクロ命令記憶装置、２
０ｂ……ナノ命令記憶装置、３０……演算ロジツ
クユニツト（ALU）、５０……非操作／事前取り
出し装置。

Claims (1)

1. 【特許請求の範囲】 １ 主メモリ１０と、前記主メモリに記憶された
   マクロ命令によつて指定される順序付けされたマ
   イクロ命令のアドレスを記憶する第１の記憶手段
   ２０Ａと、前記マイクロ命令のアドレスに対応す
   るマイクロ命令を記憶する第２の記憶手段２０Ｂ
   と、前記第２の記憶手段に接続されてそこから受
   取るマイクロ命令を実行するための実行手段３０
   とを有する少なくとも３段階のパイプライン式命
   令実行システムにおいて、 前記実行手段が条件付きブランチのマイクロ命
   令を受取つたか否かに応答して、前記主メモリと
   第１の記憶手段との間、及び前記第１の記憶手段
   と第２の記憶手段の間の接続関係を制御するため
   の制御手段５０を配設し、 前記制御手段は、前記実行手段が条件付きブラ
   ンチのマイクロ命令を受取つたことに応答して、
   前記第１の記憶手段からのマイクロ命令アドレス
   が前記第２の記憶手段をアクセスしないように阻
   止すると共に、非操作マイクロ命令を前記第２の
   記憶手段に対して強制的に与え、その非操作マイ
   クロ命令の処理中に前記条件付きブランチのマイ
   クロ命令に後続する次順序のマイクロ命令アドレ
   スの取出しと次順序以外の非順序的な予定のマイ
   クロ命令アドレスの事前取出しを行わせることに
   よつて、前記条件付きブランチのマイクロ命令に
   後続して選択的に実行される２つのマイクロ命令
   が何れも１マシンサイクルの遅延で実行できるよ
   うにしたことを特徴とする、パイプライン式命令
   実行システム。