JPS60183634A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPS60183634A JPS60183634A JP3979584A JP3979584A JPS60183634A JP S60183634 A JPS60183634 A JP S60183634A JP 3979584 A JP3979584 A JP 3979584A JP 3979584 A JP3979584 A JP 3979584A JP S60183634 A JPS60183634 A JP S60183634A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプログラム制御方式に関し、特にパ
イブラ・イン制御で、かつ分岐マイクロ命令を多数含む
マイクロプログラムに好適な制御方式％式％ 〔発明の背景〕 パイプライン制御のプロセッサにおいては、従来より分
岐制御が問題となっている。すなわち、１つの命令の実
行には複数サイクルの時間がかかるため、バイブライン
制御により命令の先回り制御と多重処理を行って、ｌ命
令／１サイクルの速度を↑；）でいるが２途中に分岐命
令が存在すると、命令の実行順序が狂ってしまい、大幅
な速度遅延が生ずる。
イブラ・イン制御で、かつ分岐マイクロ命令を多数含む
マイクロプログラムに好適な制御方式％式％ 〔発明の背景〕 パイプライン制御のプロセッサにおいては、従来より分
岐制御が問題となっている。すなわち、１つの命令の実
行には複数サイクルの時間がかかるため、バイブライン
制御により命令の先回り制御と多重処理を行って、ｌ命
令／１サイクルの速度を↑；）でいるが２途中に分岐命
令が存在すると、命令の実行順序が狂ってしまい、大幅
な速度遅延が生ずる。
半導体集積度の向上に伴って、マイクロプログラ／＼ｊ
ｌｉｌｌ ｉ５′ｔ１を用いたマイクロプロセッサが：
ｉ：流どな一ノできでおり、このようなマイクロプロセ
ッサでは、集積度からの制約により５２レベルのパイプ
ライン制御のマイクロブロタラム制御方式が用いｔ二）
れることかある。２レベルのパイプライン制御どは、第
１図に示すように、プログラム・カウンタがｎ、ｎ＋１
・・・の各番地を示しているクロツタ・サイノルでは
、そ、１（ぞれ［１−１，ｎ・・・・の各番地に１１シ
納さ、Ｉするマイクロ命令が実行さ、１することてあり
、そ、１１．ざ沢互いに重ならない２（［１のタロツク
φ１ 、φ２に同１ＵＪ して動作する。
ｌｉｌｌ ｉ５′ｔ１を用いたマイクロプロセッサが：
ｉ：流どな一ノできでおり、このようなマイクロプロセ
ッサでは、集積度からの制約により５２レベルのパイプ
ライン制御のマイクロブロタラム制御方式が用いｔ二）
れることかある。２レベルのパイプライン制御どは、第
１図に示すように、プログラム・カウンタがｎ、ｎ＋１
・・・の各番地を示しているクロツタ・サイノルでは
、そ、１（ぞれ［１−１，ｎ・・・・の各番地に１１シ
納さ、Ｉするマイクロ命令が実行さ、１することてあり
、そ、１１．ざ沢互いに重ならない２（［１のタロツク
φ１ 、φ２に同１ＵＪ して動作する。
この場合も、ジャンプ、ジャンプ・ナブル−チンあるい
はリターン・サブルーチン等の５）岐マイクロ命令の制
御が問題となる。すなわち、バイブライン制御を行って
いるため分岐マイクロ命令の次の番地のマイクロ命令が
実行されてしまうという問題が生しる。
はリターン・サブルーチン等の５）岐マイクロ命令の制
御が問題となる。すなわち、バイブライン制御を行って
いるため分岐マイクロ命令の次の番地のマイクロ命令が
実行されてしまうという問題が生しる。
いよ第１図の制御シーケンスにおいて、ｎ番地のマイク
ロ命令が次の分岐命令であると仮定する。
ロ命令が次の分岐命令であると仮定する。
Ｊ Ｍ Ｐ ｔ： ｃ、 ＡＤＲ＝（１）ここで、Ｊ
ｕ ｌ）は分岐命令コード、Ｃ（、は分岐条件コー１へ
、八り丁（はイ）眼光の番地をそ、１シそ、ＩＬＬ１２
鳥す。
ｕ ｌ）は分岐命令コード、Ｃ（、は分岐条件コー１へ
、八り丁（はイ）眼光の番地をそ、１シそ、ＩＬＬ１２
鳥す。
分岐条件が成立した場合には、プログラム・カウンタに
Ａ Ｄ Ｒがロー１−されると同Ｕ：；に、ｎ＋１番地
の内容が実行される。ｎ ＋ １ 番地の命令は分Ｉ暖
命令の後に続く命令であるため、実行してはならないに
もかかわらず、実１テされてしまう。つまり、分岐マイ
クロ命令の次の番地のマイクロ命令が実行Ｊれてしまう
という問題がある。
Ａ Ｄ Ｒがロー１−されると同Ｕ：；に、ｎ＋１番地
の内容が実行される。ｎ ＋ １ 番地の命令は分Ｉ暖
命令の後に続く命令であるため、実行してはならないに
もかかわらず、実１テされてしまう。つまり、分岐マイ
クロ命令の次の番地のマイクロ命令が実行Ｊれてしまう
という問題がある。
この問題の解決策として、従来、カルフォルニア大学の
Ｐａ１．ｌ；ｃｒｓ引）その他か「ディレイド・ジャン
プ方式」を愚案している（１つ Δ、 Ｐａｔ、１．；
ａｒｓｏｎａｒ＋＋：Ｉ Ｃ、Ｈ、Ｓ ’ ｅｑｕ ｉ
、ｎ”Δ Ｖｌ−３Ｉ ＲＩ ＳＣ”ＴＥＥＥ ＣＯＭ
ＰＵＴＥｌＩ Ｓｅｐ、’８２９照）。
Ｐａ１．ｌ；ｃｒｓ引）その他か「ディレイド・ジャン
プ方式」を愚案している（１つ Δ、 Ｐａｔ、１．；
ａｒｓｏｎａｒ＋＋：Ｉ Ｃ、Ｈ、Ｓ ’ ｅｑｕ ｉ
、ｎ”Δ Ｖｌ−３Ｉ ＲＩ ＳＣ”ＴＥＥＥ ＣＯＭ
ＰＵＴＥｌＩ Ｓｅｐ、’８２９照）。
ディレイド・ジー＼・ンプ方式では、分岐マイクロ命令
の直後にＮ ＯＰ （Ｎｏ ０ｐｅｒａｌ；、１ｏｎ）
マイクロ命令を挿入する。すなわち、第２図に示すよう
に通常の分岐（Ｎ、Ｊ ｔＪＭ ｌ）） では、１００
番地テ１゜ＯＡ ｌ） Ｘ、７１（ロート命令） −
ｒｏ＋番地でΔＤ ｌ：）１、ハ（加算命令う、１０２
番地−ＣＪ Ｕ Ｍ Ｉ’ １０５（分動命令１０５所
地へ） 、 １０：＋番地でＡ、 Ｄ ＤΔ、１３（加
ｔつ命令）の順に、２レベルのパイプライン制御をｔ−
１うど１．Ｊ Ｔ、Ｊ Ｍ １）１０５の命令の次のΔ
ｌ）ＤΔ、 Ｈの命令も実行されてしまう。これに列し
て、ディレィ１〜・ジャンプ（＋）、 、［ＪＭｔＪＭ
Ｐ）では、プログ９１１作成時に、１０２番地の、Ｊ
Ｕ Ｍ Ｉ’ １０Ｇ （分岐命令）の次は必ずＮ
Ｏｌ”命令が挿入されるので、パイプライン制御の場合
でもＪＴＪＭＰ］０６の命令の次のＮ Ｏ＋〕命令が実
行される。その場合、１番地ずつ後方に′１′九ること
になる。また、さらに最適化を行うティレイト・ジャン
プ方式（＋、） 、 Ｄ 、 Ｊ Ｕ Ｍ Ｐ ）では
１分岐マイクロ命令（、ＪｔＪ八４へＰ １０．５）と
、その直前の命令（ＡＩ）ＤＩ、Δ）の順序を入れ換え
て、Ｎ Ｏｒ１マイクロ命令を削除する。こ、１ｔによ
り、処理時間が１サイノル分遅れることなく、かっΔ１
）ＤＩ、Ａのマイクロ命令（加算命令）も２レベルのバ
イブライン制御により実行できる。
の直後にＮ ＯＰ （Ｎｏ ０ｐｅｒａｌ；、１ｏｎ）
マイクロ命令を挿入する。すなわち、第２図に示すよう
に通常の分岐（Ｎ、Ｊ ｔＪＭ ｌ）） では、１００
番地テ１゜ＯＡ ｌ） Ｘ、７１（ロート命令） −
ｒｏ＋番地でΔＤ ｌ：）１、ハ（加算命令う、１０２
番地−ＣＪ Ｕ Ｍ Ｉ’ １０５（分動命令１０５所
地へ） 、 １０：＋番地でＡ、 Ｄ ＤΔ、１３（加
ｔつ命令）の順に、２レベルのパイプライン制御をｔ−
１うど１．Ｊ Ｔ、Ｊ Ｍ １）１０５の命令の次のΔ
ｌ）ＤΔ、 Ｈの命令も実行されてしまう。これに列し
て、ディレィ１〜・ジャンプ（＋）、 、［ＪＭｔＪＭ
Ｐ）では、プログ９１１作成時に、１０２番地の、Ｊ
Ｕ Ｍ Ｉ’ １０Ｇ （分岐命令）の次は必ずＮ
Ｏｌ”命令が挿入されるので、パイプライン制御の場合
でもＪＴＪＭＰ］０６の命令の次のＮ Ｏ＋〕命令が実
行される。その場合、１番地ずつ後方に′１′九ること
になる。また、さらに最適化を行うティレイト・ジャン
プ方式（＋、） 、 Ｄ 、 Ｊ Ｕ Ｍ Ｐ ）では
１分岐マイクロ命令（、ＪｔＪ八４へＰ １０．５）と
、その直前の命令（ＡＩ）ＤＩ、Δ）の順序を入れ換え
て、Ｎ Ｏｒ１マイクロ命令を削除する。こ、１ｔによ
り、処理時間が１サイノル分遅れることなく、かっΔ１
）ＤＩ、Ａのマイクロ命令（加算命令）も２レベルのバ
イブライン制御により実行できる。
しかしながら、この最適化ディレイド・ジャンプ方式は
、常に使用でさるものではなく、例えは、直前のマイク
ロ命令の演算結果にＪ、って′、月１（＆がｆ−１われ
るような条件イζ１分岐マイクロ命令番−）・Ｉし、で
は、最適化は？ｉえず、直後にＮ ＯＰマイクロ命令が
必要となる。すなわち、第２図の最適１ヒデイレイト・
ジャンプ（０，Ｄ、、Ｊ ＵＭＩ））では１．１１ｊ
ｈＩＰ １０５の命令の直前のＡ Ｉ） ｌ） Ｉ 、
Δ（加算命令）の結果によって分岐するか否かが決定さ
、ｈる’−５トｉ２．３ ’ＵＭ Ｔ）１．０５の分岐
命令とＡ １．） Ｉ−） ｌ 、 Ａの加算命令の順
序を入れ換えることはできないのて１．１１ｊＭ Ｐ２
Ｏ３の命令の次にＮ ＯＰを挿入する必要がある。
、常に使用でさるものではなく、例えは、直前のマイク
ロ命令の演算結果にＪ、って′、月１（＆がｆ−１われ
るような条件イζ１分岐マイクロ命令番−）・Ｉし、で
は、最適化は？ｉえず、直後にＮ ＯＰマイクロ命令が
必要となる。すなわち、第２図の最適１ヒデイレイト・
ジャンプ（０，Ｄ、、Ｊ ＵＭＩ））では１．１１ｊ
ｈＩＰ １０５の命令の直前のＡ Ｉ） ｌ） Ｉ 、
Δ（加算命令）の結果によって分岐するか否かが決定さ
、ｈる’−５トｉ２．３ ’ＵＭ Ｔ）１．０５の分岐
命令とＡ １．） Ｉ−） ｌ 、 Ａの加算命令の順
序を入れ換えることはできないのて１．１１ｊＭ Ｐ２
Ｏ３の命令の次にＮ ＯＰを挿入する必要がある。
し、たがって、ディレィ１−・ジャンプによる分１咬制
御では１条件右Ｉ分岐マイクロ命令が多数出現するマイ
クロプロセッサ、例えば入出カ装石を制御するマ・イク
ロブロセッザのマ・ｒりロブログラ１１に対しては、多
数のＮ Ｏ））マイクロ命令が、必要どなる。これによ
り、マイクロブロブラ１１のステップ数がＮＯＰ命令が
挿入さ］（たぐ′だけ多く４・す、マイクロプロセッサ
の集積度の面で不利になる。
御では１条件右Ｉ分岐マイクロ命令が多数出現するマイ
クロプロセッサ、例えば入出カ装石を制御するマ・イク
ロブロセッザのマ・ｒりロブログラ１１に対しては、多
数のＮ Ｏ））マイクロ命令が、必要どなる。これによ
り、マイクロブロブラ１１のステップ数がＮＯＰ命令が
挿入さ］（たぐ′だけ多く４・す、マイクロプロセッサ
の集積度の面で不利になる。
本発明の目的は、このような従来の欠点を改善し、パイ
プライン制御で、かつ条件伺分岐マイクロ命令が多数出
現するマイクロプロセッサのマイクロプログラムに対し
、Ｎｏ？マイクロ命令を挿入し２ないですむマイクロプ
ログラフ１制御方式を提供することにある。
プライン制御で、かつ条件伺分岐マイクロ命令が多数出
現するマイクロプロセッサのマイクロプログラムに対し
、Ｎｏ？マイクロ命令を挿入し２ないですむマイクロプ
ログラフ１制御方式を提供することにある。
〔発明の１１χ要〕
−１−２目的を達成するため、本発明のマイクロブログ
ラム制御方式では、マイクロプログラムを格納するメモ
リど、該メモリのアドレスを示すプログラム・カウンタ
とを備えたパイプライン制御にＪ、るマイクロプログラ
ム制御装置において、上記メモリの出力が分岐マイクロ
命令で、かつ分岐条ｆ’１．が成立している（無条件分
岐を含む）か否かを判定する手段と、該判定手段の肯定
出力により手記メモリの出力をＮＯＰ （Ｎｏ ０ｐｅ
ｒａｌ：、ｉｏ＋＋）マイクロ命令に変換する手段とを
有し、」１記判定手段から肯定出力が得られた場合には
、上記プロゲラｌトカウンタに」二記メモリの出力の一
部をロートし、否定出力が得られた場合には、上記プロ
グラム・カウンタに現在値をプラス１した値をロードす
ることに特徴がある。
ラム制御方式では、マイクロプログラムを格納するメモ
リど、該メモリのアドレスを示すプログラム・カウンタ
とを備えたパイプライン制御にＪ、るマイクロプログラ
ム制御装置において、上記メモリの出力が分岐マイクロ
命令で、かつ分岐条ｆ’１．が成立している（無条件分
岐を含む）か否かを判定する手段と、該判定手段の肯定
出力により手記メモリの出力をＮＯＰ （Ｎｏ ０ｐｅ
ｒａｌ：、ｉｏ＋＋）マイクロ命令に変換する手段とを
有し、」１記判定手段から肯定出力が得られた場合には
、上記プロゲラｌトカウンタに」二記メモリの出力の一
部をロートし、否定出力が得られた場合には、上記プロ
グラム・カウンタに現在値をプラス１した値をロードす
ることに特徴がある。
以下、本発明の実施例を１図面により説明する。
第３図は１本発明の動作原理を示すタイムチャー１−で
ある。
ある。
第３図において、φ１．φ、は刀いに重ならない２相ク
ロツクであり、こＪしらのクロックψ１ 。
ロツクであり、こＪしらのクロックψ１ 。
φ２にそれぞＪし同期して動作するプログラム・カウン
タどマイクロＲＯｒｖ＋出力どハードウェアＮ。
タどマイクロＲＯｒｖ＋出力どハードウェアＮ。
Ｐと実？−ＦさＪしるマイクロ命令の各内容が示されて
いる。２し・＼ルのパイプライン制御が行われるため、
プロプラム・カウンタがｎ、ｎ＋１番地を示しているク
ロック・サイクルでは、そ九ぞＪＬｎ−１、ｎ？ｆｔ地
のマイクロ命令が実行されている。いま、ｏｎ地のマイ
クロ命令が次の分岐命什でＪフると仮定する。
いる。２し・＼ルのパイプライン制御が行われるため、
プロプラム・カウンタがｎ、ｎ＋１番地を示しているク
ロック・サイクルでは、そ九ぞＪＬｎ−１、ｎ？ｆｔ地
のマイクロ命令が実行されている。いま、ｏｎ地のマイ
クロ命令が次の分岐命什でＪフると仮定する。
、ＪＵＭＯｃ ｃ ＡＩ）１２ ・・１Ｉ）（・（は分
岐条件ロー１：、Ａ １．） Ｒは分岐先番地を、そＪ
しぞＪし表わしている。
岐条件ロー１：、Ａ １．） Ｒは分岐先番地を、そＪ
しぞＪし表わしている。
本発明においては、無条件分岐マイクロ命令、ｔ； Ｊ
：び条件付分岐マイクロ命令で分岐条件が成立した場合
の・ぞＪＬぞれに対し、て１分岐マイクロ命令の直後の
マイクロ命令の実行を停止させる機能を有するハードウ
ェアを具備する。
：び条件付分岐マイクロ命令で分岐条件が成立した場合
の・ぞＪＬぞれに対し、て１分岐マイクロ命令の直後の
マイクロ命令の実行を停止させる機能を有するハードウ
ェアを具備する。
第３図のｎ番地の分岐マイクロ命令の分岐条件か成立し
た鳴白には、プログラム・カウンタ（；Δ１−）１又が
ロー１−さ１するど同時に、マイクロＩ＜〇八・１（コ
ン１へロール・ストレージ）から１１＋１ｎ＋１番地（
マイクロ命令）が読み出される。このどき、分岐条件が
成５゛ｌシたことを検出したバー１−ウェアが、ＮＯＩ
”命令をアサ−１〜する（アクティブ・レベル）。すな
わち、従来のディレィ１〜・ジャンプ方式では、プログ
９１１作成時に２分１妓命告の次の命令をあらかし５め
Ｎｏｔ）マイクロ命令にしておくのに苅して、本発明で
は、プログラム竹で成時にはＮ Ｏρマイクロ命令を挿
入することなく、実行中に次の命令が分岐マイクロ命令
で、かつ分岐条イ′１が成立したことを、バーＩ〜ウェ
アか検出するごとにより、Ｎ ＯＰマイクロ命令をアク
ティブ・Ｉノベルにしで１分岐命令の直後のマイクロ命
合イと実行させないようにする。ハードウェアＮ ＯＰ
がアクテ、（ブ・レベルになったときには、マイクロＲ
ＯＭの出力に関係なく、マイクロ命令がＮ ｏ ｐ７１
′クロ命令になるので、条件何分岐マイタロ命令で条件
が成立したとき、直後のマイクロぐ１令は実！ｔｉされ
ない。また、無条件分岐金貨のＩ↓）合には、常に分岐
条件が成立しているとみなし、ハードウェアＮＯＰをア
サ−１〜するので、条件付分岐マイクロ命令で条件成）
１時の場合と同じ理由により、無条件分岐マイクロ命令
の直後のマイクロ命令は実行さ、ｔシない。条件伺分岐
マイクロ命令で条件不成立の場合には、バー１−ウェア
Ｎ Ｏ＋）は７サー１〜されずプログラム・カランタガ
；また目インクリメン′１−されるため、直後のマイク
ロ命令が引き続き実行さＪｌ、る。
た鳴白には、プログラム・カウンタ（；Δ１−）１又が
ロー１−さ１するど同時に、マイクロＩ＜〇八・１（コ
ン１へロール・ストレージ）から１１＋１ｎ＋１番地（
マイクロ命令）が読み出される。このどき、分岐条件が
成５゛ｌシたことを検出したバー１−ウェアが、ＮＯＩ
”命令をアサ−１〜する（アクティブ・レベル）。すな
わち、従来のディレィ１〜・ジャンプ方式では、プログ
９１１作成時に２分１妓命告の次の命令をあらかし５め
Ｎｏｔ）マイクロ命令にしておくのに苅して、本発明で
は、プログラム竹で成時にはＮ Ｏρマイクロ命令を挿
入することなく、実行中に次の命令が分岐マイクロ命令
で、かつ分岐条イ′１が成立したことを、バーＩ〜ウェ
アか検出するごとにより、Ｎ ＯＰマイクロ命令をアク
ティブ・Ｉノベルにしで１分岐命令の直後のマイクロ命
合イと実行させないようにする。ハードウェアＮ ＯＰ
がアクテ、（ブ・レベルになったときには、マイクロＲ
ＯＭの出力に関係なく、マイクロ命令がＮ ｏ ｐ７１
′クロ命令になるので、条件何分岐マイタロ命令で条件
が成立したとき、直後のマイクロぐ１令は実！ｔｉされ
ない。また、無条件分岐金貨のＩ↓）合には、常に分岐
条件が成立しているとみなし、ハードウェアＮＯＰをア
サ−１〜するので、条件付分岐マイクロ命令で条件成）
１時の場合と同じ理由により、無条件分岐マイクロ命令
の直後のマイクロ命令は実行さ、ｔシない。条件伺分岐
マイクロ命令で条件不成立の場合には、バー１−ウェア
Ｎ Ｏ＋）は７サー１〜されずプログラム・カランタガ
；また目インクリメン′１−されるため、直後のマイク
ロ命令が引き続き実行さＪｌ、る。
第１１１：２１は、本発明に用いられるマイタロ命令の
フッ１〜−マノ１−図である。
フッ１〜−マノ１−図である。
第１１図（，１月よマイクロ命令のフォーマノ１〜を示
すもの℃、１４さは１６ビツ１〜である。名ピノ１〜に
は、そｈぞれＭ Ｃ０〜Ｍ Ｃ１，５の名称が付さＪし
でいる。１第４ 扉］ （ｂ ）は２分岐マイクロ命令
のフォーマントを示し２ている。分岐マイクロ命令では
１ＭＣ’、 ］ ５ ””０”、 ＮＩ ＣＩ ４ ＝
’″０″であり、こノｌ、によリマイクロ命貨が分岐マ
イクロ命令であることを示す。ＮＩＣｌ３とＭＣ１′２
は未使用ピッ１−であり、また〜４ＣＩ］とＭ ＣＩ
Ｏは条件ロー１へを表わし、でおり、さらにＭ Ｃ９〜
ＭＣＯの１０ビットで分岐先の番地（ＡＤＲ）を表わす
。分岐先の番地は、０番地から（２”−］）番地までを
指示することができる。第４１凹（ｃ）は、ＮＯＰマイ
クロ命令を示し１、この場合にはずべてのビットか′１
′′である、第５図は、本発明の一実施例を示すマイク
ロプログラム制御部のブロック図である。
すもの℃、１４さは１６ビツ１〜である。名ピノ１〜に
は、そｈぞれＭ Ｃ０〜Ｍ Ｃ１，５の名称が付さＪし
でいる。１第４ 扉］ （ｂ ）は２分岐マイクロ命令
のフォーマントを示し２ている。分岐マイクロ命令では
１ＭＣ’、 ］ ５ ””０”、 ＮＩ ＣＩ ４ ＝
’″０″であり、こノｌ、によリマイクロ命貨が分岐マ
イクロ命令であることを示す。ＮＩＣｌ３とＭＣ１′２
は未使用ピッ１−であり、また〜４ＣＩ］とＭ ＣＩ
Ｏは条件ロー１へを表わし、でおり、さらにＭ Ｃ９〜
ＭＣＯの１０ビットで分岐先の番地（ＡＤＲ）を表わす
。分岐先の番地は、０番地から（２”−］）番地までを
指示することができる。第４１凹（ｃ）は、ＮＯＰマイ
クロ命令を示し１、この場合にはずべてのビットか′１
′′である、第５図は、本発明の一実施例を示すマイク
ロプログラム制御部のブロック図である。
１はプログラム・カウンタ、２はプログラム・カウンタ
】の出力バスであって、１０ピツ１〜のバス幅を有し、
マイクロＲＯＭ３とインクリメンタ１１にぞれ−で一、
ハ、１妄続される。φ１．ψ２はｚｌいに重ならない２
相クロツクであり、プロプラム・カウンタ１．フイクＣ
Ｉ ＲＯＭ ３、Ｎ ＯＰ 挿入１ｉ’、ｉｌ Ｘ１ｉ
８、クロックド・ゲー１−１８、および遅延回シ′８
Ｇにそれぞれ入力される。マイクロＲＯＭ３は、アンセ
ス時間がφ８．φ２の１クロツタ・サイクルであるＲ
Ｏｋｉで、マイクロ命令群が格納さ、１１ており、プロ
グラム・カウンタ１が示す番地の内容がタロツクφ、ど
同期してバス５に出力さ４しる。コた、マイクロＲＯＭ
３の出力のうちのド位１０ピノ１〜は、遅延回路６を
通し５でマルチプレクサ７に人力さ、ｈている。二こま
では、従来と同じ借ＩＪ（であり、本実施例では、新た
にＮ Ｏ＋、）挿入回路８、ｊ゛、ｌ （’、＋ １’
＜ゲーｈｌＯ，ＮへＮ ｌ）ゲート・１７、マルチフル
タナ９を設ける。バス５は］ ６ピノ１〜幅であリ マ
イクロ１丈のフォーマツ１−かＮ Ｏ ＋・１１１ｆ入
回シ゛１７ Ｌ３ Ｇ−経由してバス９に出力さＡしる
。バス９もマ（り口命令バスであって、１〔３ピノ１〜
幅である。Ｎ Ｏ ｐ挿入回路８は，クロックド・ゲー
１へ１８の出力、つまりハードウェアＮ ０ １”出力
どバス５の出力の論１７１！ （ｌＩをとり、クロック
φ１に同期してバス９に出力する回路であって、分岐マ
イクロ命令の直後のマイクロ命令ｔｙ Ｎ Ｏ Ｐマイ
クロ命令に変換する回路である，。
】の出力バスであって、１０ピツ１〜のバス幅を有し、
マイクロＲＯＭ３とインクリメンタ１１にぞれ−で一、
ハ、１妄続される。φ１．ψ２はｚｌいに重ならない２
相クロツクであり、プロプラム・カウンタ１．フイクＣ
Ｉ ＲＯＭ ３、Ｎ ＯＰ 挿入１ｉ’、ｉｌ Ｘ１ｉ
８、クロックド・ゲー１−１８、および遅延回シ′８
Ｇにそれぞれ入力される。マイクロＲＯＭ３は、アンセ
ス時間がφ８．φ２の１クロツタ・サイクルであるＲ
Ｏｋｉで、マイクロ命令群が格納さ、１１ており、プロ
グラム・カウンタ１が示す番地の内容がタロツクφ、ど
同期してバス５に出力さ４しる。コた、マイクロＲＯＭ
３の出力のうちのド位１０ピノ１〜は、遅延回路６を
通し５でマルチプレクサ７に人力さ、ｈている。二こま
では、従来と同じ借ＩＪ（であり、本実施例では、新た
にＮ Ｏ＋、）挿入回路８、ｊ゛、ｌ （’、＋ １’
＜ゲーｈｌＯ，ＮへＮ ｌ）ゲート・１７、マルチフル
タナ９を設ける。バス５は］ ６ピノ１〜幅であリ マ
イクロ１丈のフォーマツ１−かＮ Ｏ ＋・１１１ｆ入
回シ゛１７ Ｌ３ Ｇ−経由してバス９に出力さＡしる
。バス９もマ（り口命令バスであって、１〔３ピノ１〜
幅である。Ｎ Ｏ ｐ挿入回路８は，クロックド・ゲー
１へ１８の出力、つまりハードウェアＮ ０ １”出力
どバス５の出力の論１７１！ （ｌＩをとり、クロック
φ１に同期してバス９に出力する回路であって、分岐マ
イクロ命令の直後のマイクロ命令ｔｙ Ｎ Ｏ Ｐマイ
クロ命令に変換する回路である，。
Ｎ （、＋ Ｒゲー ｌ− １ ０の人力は、マイクロ
命令のＩ５ビット［Ｊのへ．＋ （’： ］ ５ど、１
・１ピッ１−１」のＭＣ １１１てあって． ＭＣ ｌ
５ ＝ＭＣ ｌ ４−′０″のとき、−）すり第４図
（１））に示す分１肢マイクロ＋＜ｉｉ令フォーマット
の場合にのみＮ Ｏ Ｒグー１− １ ０の出力はハイ
１７ベルどなる。マルチプレクサ１１には、バス１３か
らマイクロ命令の１１ピツ１〜目のｌｖｌ Ｃ． ｌ
Ｉと、ｊＯビット１］の〜ｌ（７．１０（第・１図（ｂ
）にｉ’１％ずように分１時マイクロ命令の分岐条件を
示す）、および演算器（図示前１昭）等の出力である１
２〜ｌ ４と電池（５Ｖ）＋１３の出力１５かそれぞれ
入力される。マルチプレクサＩＪは、ＭＣＩＩ，ＭＣＩ
（１の値により、例えば演算）計からのキャリー信号、
（）信じ、あるいは特殊信号等の出力１；２〜１４ある
いは電池１Ｇの出力Ｉ５を出力する。例えば、無条（７
１分１肢マイクロ命令のどきには、無条件で電池１６の
出力、つまりハイレベル出力３：ｑＡ＋ＶＩ＋）ゲート
１７の入力の一方にダ，える。Ｎ Ａ Ｎ ＩＪゲー１
−１７は．ＮＯＲゲー１−１０の出力とマルチプレクサ
１】の出力を入力どしており、分１１１ｙマイグロ命令
において分１呟条件が成立したときのみ、出力はローレ
ベルとなる．、ＮＡＮＩ）ゲー１−１７の出力は、クロ
ックド・ゲー１〜１８を介してＮ Ｏ Ｐ挿入回路８、
およびインバータ１９を介してマルチプレクサ７にそれ
ぞオし送出さ２れる。クロックド・ゲ− Ｉ− １ ８
では、クロックφ２が入力さ，れない期間にＮ Ａ Ｎ
１つゲート１７からハイレベルあるいばローレベルの
信号が送られると、それそｈハイしベルあるいばロー１
・ベルにチャージングさ，ノシζｉか。
命令のＩ５ビット［Ｊのへ．＋ （’： ］ ５ど、１
・１ピッ１−１」のＭＣ １１１てあって． ＭＣ ｌ
５ ＝ＭＣ ｌ ４−′０″のとき、−）すり第４図
（１））に示す分１肢マイクロ＋＜ｉｉ令フォーマット
の場合にのみＮ Ｏ Ｒグー１− １ ０の出力はハイ
１７ベルどなる。マルチプレクサ１１には、バス１３か
らマイクロ命令の１１ピツ１〜目のｌｖｌ Ｃ． ｌ
Ｉと、ｊＯビット１］の〜ｌ（７．１０（第・１図（ｂ
）にｉ’１％ずように分１時マイクロ命令の分岐条件を
示す）、および演算器（図示前１昭）等の出力である１
２〜ｌ ４と電池（５Ｖ）＋１３の出力１５かそれぞれ
入力される。マルチプレクサＩＪは、ＭＣＩＩ，ＭＣＩ
（１の値により、例えば演算）計からのキャリー信号、
（）信じ、あるいは特殊信号等の出力１；２〜１４ある
いは電池１Ｇの出力Ｉ５を出力する。例えば、無条（７
１分１肢マイクロ命令のどきには、無条件で電池１６の
出力、つまりハイレベル出力３：ｑＡ＋ＶＩ＋）ゲート
１７の入力の一方にダ，える。Ｎ Ａ Ｎ ＩＪゲー１
−１７は．ＮＯＲゲー１−１０の出力とマルチプレクサ
１】の出力を入力どしており、分１１１ｙマイグロ命令
において分１呟条件が成立したときのみ、出力はローレ
ベルとなる．、ＮＡＮＩ）ゲー１−１７の出力は、クロ
ックド・ゲー１〜１８を介してＮ Ｏ Ｐ挿入回路８、
およびインバータ１９を介してマルチプレクサ７にそれ
ぞオし送出さ２れる。クロックド・ゲ− Ｉ− １ ８
では、クロックφ２が入力さ，れない期間にＮ Ａ Ｎ
１つゲート１７からハイレベルあるいばローレベルの
信号が送られると、それそｈハイしベルあるいばロー１
・ベルにチャージングさ，ノシζｉか。
タロツクφ，の入力と同時に反転出力がＮ ｏ ｐ挿入
回路８に送ら７１シる。
回路８に送ら７１シる。
ＮＯＰ挿入回路８は、マイクロ１丈□ ｊｖｌ ３から
の１６本の各出力と、クロックド・ゲー１−１８からの
出力の論理和にとり、クロックφ１ と同期し，でバス
９に出力する。したがって、Ｎ ／）ＮＩ）ゲート１７
の出力がローレベルとなったとき．すなわち分岐マ・ｒ
タロ命令において、分岐条件が成立したどさの１クロツ
ン後には、ＮＯＰ挿入回路８の出りはすべてハ２ｆレベ
ルどなり、マイクロ命令バス９は第・１図（ｃ）で示し
たＮ○Ｐマイクロ命令（Ｍ（０〜Ｍ Ｃ］ ５ ＝ ０
のフォーマット）を表わす。
の１６本の各出力と、クロックド・ゲー１−１８からの
出力の論理和にとり、クロックφ１ と同期し，でバス
９に出力する。したがって、Ｎ ／）ＮＩ）ゲート１７
の出力がローレベルとなったとき．すなわち分岐マ・ｒ
タロ命令において、分岐条件が成立したどさの１クロツ
ン後には、ＮＯＰ挿入回路８の出りはすべてハ２ｆレベ
ルどなり、マイクロ命令バス９は第・１図（ｃ）で示し
たＮ○Ｐマイクロ命令（Ｍ（０〜Ｍ Ｃ］ ５ ＝ ０
のフォーマット）を表わす。
一方、ＮＡＮ＋）ゲート１７の出力は、インバータ１５
］ヲ通りマルチプレクサ７の入力にもな−〕でいる。。
］ヲ通りマルチプレクサ７の入力にもな−〕でいる。。
マルチプレクサ７は、インバータ１９の出力がハ、イレ
ベルのどき、遅延回路６を介し、たバス５の出力を選択
し、インバータ１９の出力がローレベルのとき、バス２
０を通してインクリメンタ４の出力を選択する。すなわ
ぢ、分岐マイクロ命令において、分１晴条作が成立した
場合には、Ｉｕｌ Ｃ０〜Ｍ Ｃ９を分岐先番地として
、バス２１を介しプロゲラｔ３・カウンタ１にロートす
る。遅延回路６は、マイクロ＋ｔ ｏ Ｍ３からバス５
を介して送られてきた分岐マイクロ命令の下位１０ピツ
１〜（ＭＣＯ〜ｘ＋ ｃ ９）を、クロックφ、の次の
サイクルに同期し、てマルチプレクーリフに送出するの
で４この値が次のサイクルのプログラム・カウンタＩの
内容どしてロードさ才１．る。
ベルのどき、遅延回路６を介し、たバス５の出力を選択
し、インバータ１９の出力がローレベルのとき、バス２
０を通してインクリメンタ４の出力を選択する。すなわ
ぢ、分岐マイクロ命令において、分１晴条作が成立した
場合には、Ｉｕｌ Ｃ０〜Ｍ Ｃ９を分岐先番地として
、バス２１を介しプロゲラｔ３・カウンタ１にロートす
る。遅延回路６は、マイクロ＋ｔ ｏ Ｍ３からバス５
を介して送られてきた分岐マイクロ命令の下位１０ピツ
１〜（ＭＣＯ〜ｘ＋ ｃ ９）を、クロックφ、の次の
サイクルに同期し、てマルチプレクーリフに送出するの
で４この値が次のサイクルのプログラム・カウンタＩの
内容どしてロードさ才１．る。
分岐マイクロ命令で条件が不成立の場合Ｊ：；よび、マ
イクロ命令が分岐マイクロ命令でない８白には、プログ
ラム・カウンタｌの値は、１だけインクリメントされた
値どなる１、 第６図は、第５図におけるＮＯＰ挿入回路の具体例を示
す図であり、第７図は第６図のタイミ〉′グ・チャー１
〜である。
イクロ命令が分岐マイクロ命令でない８白には、プログ
ラム・カウンタｌの値は、１だけインクリメントされた
値どなる１、 第６図は、第５図におけるＮＯＰ挿入回路の具体例を示
す図であり、第７図は第６図のタイミ〉′グ・チャー１
〜である。
第６図のＮＱＰ挿六回路は、クロックγ７がクー１へに
加えられるｐＭＯ８＋−ランジスタ３０、タロツクφ１
が加えられるクロックド・クー１−３１、クロックド・
クー１−１８からのハードウェアＮ ＯＰがクー１−に
加えられるｎ Ｍ ＯＳ Ｉ・ランジスタ３４、マイク
ロ１２０〜１３からバス５介してマイクロ命令がゲート
に加えら九るｎ〜１０ｓｌ・ランジスタ３３、およびク
ロックφ、がゲートに加えら４１．るｎ Ｍ ＯＳ ｌ
−ランジスタ３２がら構成さｔする。
加えられるｐＭＯ８＋−ランジスタ３０、タロツクφ１
が加えられるクロックド・クー１−３１、クロックド・
クー１−１８からのハードウェアＮ ＯＰがクー１−に
加えられるｎ Ｍ ＯＳ Ｉ・ランジスタ３４、マイク
ロ１２０〜１３からバス５介してマイクロ命令がゲート
に加えら九るｎ〜１０ｓｌ・ランジスタ３３、およびク
ロックφ、がゲートに加えら４１．るｎ Ｍ ＯＳ ｌ
−ランジスタ３２がら構成さｔする。
ｐ Ｍ ＯＳ ｌ−ランジスタ３０は、タロツクφ２が
ハイレ・＼ル（φ７がローレベル）のときに号〉とイＣ
す、（＋）電源をクロックド・クー１−３１に接続して
、クー１−をハイレベルにプリチャージする（第７図参
照）。この時点では、タロツクφ１がローレベルである
ため、ｎ Ｍ ＯＳ Ｉ−ランジスタ：３２はオフ状態
であり、バス５およびクロック１−・ゲート１８からＴ
）〜１０Ｓ＋−ランジスタ３３．：３４のクー１〜にハ
イレベル信号が加えられても、１ヘランシスタ：３３，
３／ｌはオフ状態を保持する。
ハイレ・＼ル（φ７がローレベル）のときに号〉とイＣ
す、（＋）電源をクロックド・クー１−３１に接続して
、クー１−をハイレベルにプリチャージする（第７図参
照）。この時点では、タロツクφ１がローレベルである
ため、ｎ Ｍ ＯＳ Ｉ−ランジスタ：３２はオフ状態
であり、バス５およびクロック１−・ゲート１８からＴ
）〜１０Ｓ＋−ランジスタ３３．：３４のクー１〜にハ
イレベル信号が加えられても、１ヘランシスタ：３３，
３／ｌはオフ状態を保持する。
クロックφ１ がハイレベルで、かつ＋１〜１０Ｓ＋−
ランジスタ３１３４の少なくどもいずれか一方の入力が
バーｒレベルのどきに、ｎＭＯ５Ｉ−ランジスタ３３ま
たは３４、および３２がオンとなるため、クロックド・
ゲート３１のクー１〜にチャージさ、ｌしていた電荷の
放電経路が形成され、放電がｔｉわ才（る。１：のとき
、クロック（−・クー１へ３１はインバータであるため
、放電によって一端がローレベルになると、マイクロ命
令３５である他端はハイレベルになる。マイクロ命令３
５は、第５しｊのバス９に出力される。
ランジスタ３１３４の少なくどもいずれか一方の入力が
バーｒレベルのどきに、ｎＭＯ５Ｉ−ランジスタ３３ま
たは３４、および３２がオンとなるため、クロックド・
ゲート３１のクー１〜にチャージさ、ｌしていた電荷の
放電経路が形成され、放電がｔｉわ才（る。１：のとき
、クロック（−・クー１へ３１はインバータであるため
、放電によって一端がローレベルになると、マイクロ命
令３５である他端はハイレベルになる。マイクロ命令３
５は、第５しｊのバス９に出力される。
第７図に示すように、クロックド・クー［・１８からハ
ードウェアＮ ＯＰがアサ−１−されたときには、放電
経路が形成さＪしるため、矢印で示すようにマイクロ命
令３５はハイレベルとなる。 方。
ードウェアＮ ＯＰがアサ−１−されたときには、放電
経路が形成さＪしるため、矢印で示すようにマイクロ命
令３５はハイレベルとなる。 方。
マイクｏＲＯＭ３の出力、つまりマイクロ命令の各ピッ
１へがハイレベルか、またはローレベルによりてクロッ
クド・クー１−３１にプリチャージさ九た電荷が放電さ
れるか、あるいは充電さＪしたままとなるので、クーｈ
３］の他端のマイクロ命令３５はハイレベルまたはロー
レベルとなる。
１へがハイレベルか、またはローレベルによりてクロッ
クド・クー１−３１にプリチャージさ九た電荷が放電さ
れるか、あるいは充電さＪしたままとなるので、クーｈ
３］の他端のマイクロ命令３５はハイレベルまたはロー
レベルとなる。
なお、Ｎ ＯＰ挿入回路８は、第６図に示す回路を、マ
イクロ命令のピッ］へ幅数、つまり１６個だけ備えてい
る１ このようなＮＯＰ挿六回路８、クロック１〜・ゲート１
８等のハードウェア構成を用いることによって５分岐マ
イクロ命令で分岐条件が成立し、た鳴合には、次のクロ
ック・サイクルのマイクロ命イ）がハードウェアにより
ＮＯＰマイクロ命令となる。
イクロ命令のピッ］へ幅数、つまり１６個だけ備えてい
る１ このようなＮＯＰ挿六回路８、クロック１〜・ゲート１
８等のハードウェア構成を用いることによって５分岐マ
イクロ命令で分岐条件が成立し、た鳴合には、次のクロ
ック・サイクルのマイクロ命イ）がハードウェアにより
ＮＯＰマイクロ命令となる。
したがって１分岐マイクロ命令で分岐条件が成立した場
合１次のマイクロ命令は実行されないので、ＮＯＰマイ
クロ命令を挿入する必要がない、なｊ−９、本実施ｒｆ
ｌ＋では、１す０１〕命令をオール” ｌ ”としたカ
ーキール゛′０°′あイ、いは別の特定パターンにして
実施４−ることも可能であり、したがって゛ｌ’Ｊ定回
路定量路とマイクロＩ’２０ Ｍの出力の各ピッ１−ご
との論理和をど一〕でその４ｉ’ｉ果をマイクロ命令と
して出力する他に、論理積着の論理演算を行って出力す
ることもできる。
合１次のマイクロ命令は実行されないので、ＮＯＰマイ
クロ命令を挿入する必要がない、なｊ−９、本実施ｒｆ
ｌ＋では、１す０１〕命令をオール” ｌ ”としたカ
ーキール゛′０°′あイ、いは別の特定パターンにして
実施４−ることも可能であり、したがって゛ｌ’Ｊ定回
路定量路とマイクロＩ’２０ Ｍの出力の各ピッ１−ご
との論理和をど一〕でその４ｉ’ｉ果をマイクロ命令と
して出力する他に、論理積着の論理演算を行って出力す
ることもできる。
マイクロプログラム中の分岐マイクロ命令の割合も、３
０ヅ１ど仮定するど、従来の方式のうち５最ｉｆｔ ／
Ｌをｔ−ｊわないティレイト・ジャンプ方式では、３０
％号のＮ Ｏｐマイクロ命令が余分に必要でＬｌちり
、また最適ｒヒをｔ″ｔうディレィ１−・ンヤンブカ式
ては、条件伺／無条４’１分岐マイク［」命令の総数が
等しく、ｊｈ’ｔ ａ（ヒ可能な分岐マイクロ命令かそ
れぞれ０％、６０％であるどずＪしば、次式で示す数だ
け余分にＮ ＯＰマイクロ命令が必要である１゜３０％
Ｘ （０、５Ｘ （１、０−０、０’） ＋〇 、 ５
Ｘ （１、０−０、６） ） −２’％ ・ （２）こ
れに対して９本発明では、Ｎ ＯＰマイクロ命令を挿入
する必要が全くない。
０ヅ１ど仮定するど、従来の方式のうち５最ｉｆｔ ／
Ｌをｔ−ｊわないティレイト・ジャンプ方式では、３０
％号のＮ Ｏｐマイクロ命令が余分に必要でＬｌちり
、また最適ｒヒをｔ″ｔうディレィ１−・ンヤンブカ式
ては、条件伺／無条４’１分岐マイク［」命令の総数が
等しく、ｊｈ’ｔ ａ（ヒ可能な分岐マイクロ命令かそ
れぞれ０％、６０％であるどずＪしば、次式で示す数だ
け余分にＮ ＯＰマイクロ命令が必要である１゜３０％
Ｘ （０、５Ｘ （１、０−０、０’） ＋〇 、 ５
Ｘ （１、０−０、６） ） −２’％ ・ （２）こ
れに対して９本発明では、Ｎ ＯＰマイクロ命令を挿入
する必要が全くない。
以上説明したように、本発明によれば、バイブライン制
御のマイタロプログラムに対し、で、ＮＯＰマイクロ命
令を挿入する必要がないので、特に集積度に制約がある
マイタロブロセノ″ｌｊで、かつ分岐マーでクロ命令を
多数含むような入出力装置制御用のマイク［１プロセｙ
すに対し、て−３・シい効果がある。
御のマイタロプログラムに対し、で、ＮＯＰマイクロ命
令を挿入する必要がないので、特に集積度に制約がある
マイタロブロセノ″ｌｊで、かつ分岐マーでクロ命令を
多数含むような入出力装置制御用のマイク［１プロセｙ
すに対し、て−３・シい効果がある。
第１［≧１は従来の２レベルのバイブライン制御のマイ
クロプログラムの動作タイｌ−チャー１〜、第２図は従
来のディレィ１へ・ジャンプによるバイブライン制御の
説明図、第３図は本発明の動作原理を示すタイｔ１チャ
ー１−１第４図は本発明に用いられるマイクロ命令の）
２Ｆ−マノ１〜図、第５１４１は本発明の一実施例を示
すマイクロプログラム制ｆｕ−１１部ノブロック図、第
６図は第５図のｈｉ ＯＰ挿入回路の具体例を示す図、
第７図は第６図の勅作夕（ミンソ°ｙ゛＼・−１へであ
る。 １：ブロンラｌトカウンタ、゛（：マイｙ口１１ （Ｔ
）Ｎ１．１１：インクリメン！ノ、６：遅廷回＆ＩＬ７
＋］１：マルチブレグ］（・、８：ＮＯＰ挿入回路、１
８９０、）どノド・ゲー１〜 第］−図 第２図 第 ６ 図 第７図 手続補正書（自発） 昭和６０年５月２３日 昭和５９イ、特 許 願第３９７９５５２、発明の名称
マイクロブロクラム制御方式３ 補正をする者 小イ１１との関係 特許８３願人 ４ 代 理 人 方式 ｒへ ゛。 明光ＩＩＩ蕃ト １、発明の名称 マイクロブロクラム制御方式２、特許
請求の範囲 （１）マイクロプログラムを格納するメモリと、該メモ
リのアドレスを示すブロクラム・カウンタとを備えたバ
イブライン制御によるマイクロプログラム制御装置にお
いて、上記メモリの出力が分岐マイクロ命令で、かつ分
岐条件が成立し、ているか否かを判定する手段と、該判
定手段の１１定出力により上記メモリの次の出力ないし
、複数後の出力ま・でＮ ＯＰ （Ｎｏ ０ｐｅｒａｔ
ｉｏｎ）マイクロ命令に変換する手段とを有し、上記判
定手段からけ定出力が得られたときには、上記ブログラ
ノ、・カウンタに上記メモリの出力の一部をロードし、
否定出力か得られたときに懐、上記プログラム・カウン
タに現在値をプラス１した値をロードすることを特徴と
するマイクロプログラム制御方式、 （２）上記ＮＯＰマイクロ命令変換手段は、クロックに
同期して、」１記判定手段の出力と上記メモリ果をマイ
クロ命令として出力することを特徴とする特許請求の範
囲第１項記載のマイクロブロクラム制御方式。 ３、発明の詳細な説明 〔発明の利用分野〕 本発明は、マイクロブロクラム制御方式に関し、特にバ
イブライン制御で、かつ分岐マイクロ命令を多数含むマ
イクロプログラム制御のプロセッサ処理方式に関するも
のである。 〔発明の背景〕 従来よりマイクロプロセッサの制御方式として ゛マイ
クロプログラム方式が用いられている。マイクロプログ
ラム方式の１つとしてマイクロ命令をチップ内のＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に記憶してお
き、マイクロ命令カウンタで示された番地の内容を前記
ＲＯＭから読出し、これを解読し、実行する方式が知ら
れている。その場合に、マイクロ命令の読出し、解読、
実行、次のマイクロ命令の読出し、の順序で処理を行う
基本形態を逐次制御（シーケンシャル・コントロール）
と呼ふ。これに対して、将来実行するはずのマイクロ命
令を予測し、これを予め読出す際に、現在の処理と併行
して読出す形１ルを、命令の先回り制御（アドノ＼ンス
・コントロール）と呼ふ。 また、複数個のプログラムが同一時点で並行処理される
処理形態を、多重処理（マルチブロセシンク）と呼ぶ。 丁度、ベルトコンベア式に複数個の命令を同時に先回り
制御して並行処理する方法つまり先回り制御と多重制御
を同時に行う方法が、バイブライン制御方式である。す
なわち、バイブライン制御方式とは、マイクロ命令の実
行過程をいくつかの段階に分割し、その間に多数組のテ
ークを同時に流し１時間当りの処理回数を増加させる方
法である。 バイブライン制御のプロセッサにおいては、従来より分
岐制御が問題となっている。すなわち、１つのマイクロ
命令の実行には、複数サイクルの時間がかかるため、バ
イブライン制御によりマイクロ命令の先回り制御と並列
処理を行って、１命令／１サイクルの速度を得ているが
、途中［−分岐マイクロ命令か存在すると、マイクロ命
令の実行順序が狂ってしまい、すでに読み出した。ある
いは解読したマイクロ命令が無効となり、新たに分岐先
のマイクロ命令の読み出し、解読を行う必要があり、大
幅な速度遅延が生じる。 半導体の集積度の向上を伴って、マイクロプログラム制
御を用いたマイクロプロセッサか主流となってきている
。このようなマイクロプロセッサでは、采積度からの制
約により、多重度の少ない２レベルのバイブライン制御
のマイクロブロクラム制御方式か用いられることがある
。２レベルのバイブライン制御とは、第５図に示すよう
に、プログラム・カウンタがｎ 、 ｎ ＋ １ 、
ｎ ＋ ２ 、 ｎ ＋３、・・・・・・の各番地を示
している各タロツク・サイクルで、それぞれ１つ前の番
地であるｎ−１゜ｎ 、 ｎ ＋ ｌ 、 ｎ ＋ ２
、・・・・・・の各番地に格納されているマイクロ命
令を２組の処理レベルで実行することである。動作クロ
ックとしてそれぞれ互いに！Ｊ＜なＩＥ、ない２相のク
ロックφ１．φ２が用いられる。バイブライン制御では
、並列処理と先回り制御か同時に行われることになる。 例えは、タロツクφ１ブロクラム・カウンタがｎを示し
ている時、マイクロ命令ｎ −１を実行すると同時に、
マイクロ命令ｎも先回りして読出しておく。 しかし、この場合にも、ジャンプ、ジャンプサブルーチ
ン、あるいはリターン・サブルーチン等の分岐マイクロ
命令の制御が問題となる。すなわち、バイブライン制御
を行っているため、分岐マイクロ命令の次の番地のマイ
クロ命令が実行されＣしすうという問題が生じる。 いま、第５図の制御シーケンスにおいて、ｎ番地のマイ
クロ命令が次の分岐マイクロ命令であると仮定する。 Ｊ Ｍ Ｐ ｃ ｃ ＡＤ Ｒ・＝（１）ここで、ＪＭ
Ｐは分岐命令コート、ＣＣは分岐条件コート、ＡＤＲは
分岐先の番地をそれぞれ表わす。分岐条件が成立した場
合には、第５図に示すように、ブロクラム・カウンタに
分岐先番地ＡＤＲがロー１くされると同時、Ｘ】＋１１
番地命令が実行される。ｎ＋１番地の命令は１分岐命令
の後に続く命令であるため１本来実行されるべきではな
いにもかかわらず、実行されてしまう。つまり、分岐マ
イクロ命令の次の番地のマイクロ命令か実行されてしま
うという問題がある。 この問題の解決策として、従来、カルフォルニア大学の
Ｐ ａｔｔｅｒｓＯｎその他が、「ディレイト・ジャン
プ方式」を提案している（ Ｄ 、 Ａ 、 Ｐ ｅｔ
ｔｅｒｓｏｎＣ，Ｉ−１，５ｃｑｕｉｎ ”Ａ ＶＬＳ
Ｉ ＲＩ ＳＣ” Ｉ ＥＥ Ｅ ＣＯＭ Ｐ ＵＴ
Ｅ ＲＳｅｐ、’８２参照）、。 このティレイド・ジャンプ方式では、分岐マイクロ命令
の直後にＮ ＯＰ （Ｎｏ ０ｐｅｒａｔｉｏｎ）マイ
クロ命令を挿入する。すなわち５第６図の条件付分岐命
令の比較衣のように、通常の分岐（ノーマル・ジャンプ
：Ｎ、ＪｔＪＭＰ）では、ｎ −１番地でＭＯＶＥ Ｘ
、Ａ（移動命令）、ｎ番地ではＡＤＤｉ。 Ａ（加算命令）、 ｎ＋１番地ではＪＵＮＰｎ＋４（分
岐命令ＩＩ ＋ ４ 番地にジャンプ）、ｎ ＋ ２で
はＡＤＤ Ａ、Ｂ（加算命令）、の順序で２レベルのバ
イブライン制御を行う。 このとき、Ｊ ＵＮ Ｐ ｎ
＋４の命令の次のＡ１．）ＤＡ、Ｂの命令も実行され
てしまう。すなわち、Ｊ Ｕ Ｎ Ｐ ｎ ＋ ４の命
令の次には５条件か成立した場合、ｎ ＋ ４番地の命
令であるＭｏｖ工＝ Ａ、ｚが実行されなげオしはなら
ない。 しかし、ジャンプ前の順序でＡＤＤ Ａ、Ｂ＋Ｊ実行さ
れてし、すう。これに対して、ティレイド・ジャンプ（
Ｄ、ＪＵＮＰ）では、ブロク９１１作成時に、■１１ｌ
容地のＪＵＮＰ ｎ＋５（分岐命令）の次に必ずＮＯＰ
命令が挿入される。このため、バイブライン制御の場合
、 Ｊ ＯＮ Ｐ ｎ ＋ ５の次のＮ Ｏｌ）命令が
実行される。その場合、１番地ずつ後方にずれることに
なる。ＮＯＰ命令の分たけプログラムサイズが大きくな
り、特に、マイクロ命令をオンチップとするマイクロプ
ロセッサでは集積度の面で不利である。また、さらに適
正化を行うティレイド・ジャンプ方式（０，Ｄ、ＪＵＮ
Ｐ）では、分岐マイクロ命令（Ｊ ＵＮ Ｐ ｎ ＋
４ ）と、その直前の命令ＣＡＤＤ ｌ、Ａ、）の順序
を入れ換えて、Ｎｏ １）マイクロ命令を削除する。こ
れにより、ブロクラムサイズがＪＷすことなく、順序を
入れ換えたマイクロ命令（ＡＤＤ １．Ａの加算命令）
も２レベルのバイブライン制御により実行することがで
きる。 しかし、上記の最適化ティレイド・ジャンプ方式は、常
に使用できるものではない。例えは、直前のマイクロ命
令の’ｔＲｍ ２ｇ果によって分岐が行われるような条
件付分岐マイクロ命令に刻しては、最適化は行えない。 やはり直後にＮＯＰマイクロ命令が必要となる。例えば
、第６図の最適化ディレイト・ジャンプ（０，Ｄ、ＪＵ
ＮＰ）”？’は、ＪＵＮＰｒｉ＋４の命令の直前のＡＤ
Ｄｉ、Ａ（加算命令）の結果によって、分岐するか否か
が決定される。 したがってＪ ＵＮ Ｐ ｎ ＋ １
の分岐命令とＡＤＤ］、、Ａの加算命令の順序を入れ換
えることはできず、 ＪＵＮＰｎ＋］の命令の次にＮ
ＯＰを挿入する必要がある。 従って、ティレイト・ジャンプによる分岐制御を用いる
と、条件付分岐マイクロ命令が多数出現するマイクロプ
ロセッサ、例えは入出力装置を制御するマイクロプロセ
ッサのマイクロブロクラムに対しては、多数のＮＯＰマ
イクロ命令が必要となる。これにより、マイクロプログ
ラムのステップ数がＮＯＰ命令が挿入された数だけ多く
なり。 メモリ容量が増大して、マイクロプロセッサの集積度の
面で不利となる。 〔発明の目的〕 本発明の目的は、このような従来の欠点を改善し、バイ
ブライン制御で、かつ条件付分岐マイクロ命令が多数出
現するマイクロプロセッサのマイクロプログラムに対し
、ＮＯＰマイクロ命令を挿入しないようにして、マイク
ロプロセッサの高集積度を可能にしたマイクロプログラ
ム制御方式を提供することにある。 〔発明の概要〕 上記目的を達成するため、本発明のマイクロブロクラム
制御方式は、マイクロプログラムを格納するメモリと、
該メモリのアドレスを示すブロクラム・カウンタとを備
えたパイプライン制御によるマイクロプログラム制御装
置において、上記メモリの出力が分岐マイクロ命令で、
かつ分岐条件が成立しているか否かを判定する手段と１
Ｍ判定手段の肯定出力により上記メモリの次の出力ない
し複数後の出力までＮ ＯＰ （Ｎｏ ０ｐｅｒａｔｉ
ｏｎ）マイクロ命令に変換する手段とを有し、上記判定
手段から肯定出力が得られたときには、上記プログラム
・カウンタに上記メモリの出力の一部をロードし、否定
出力が得られたときには、上記プログラム・カウンタに
現在値をプラス１した値をロードすることに特徴がある
。 〔発明の実施例〕 以下１本発明の実施例を、図面により詳細に説明する。 第２図は、本発明に用いるマイクロ命令のフォーマット
図である。 第２図（ａ）はマイクロ命令のフォーマットを示すもの
で、長さは１６ビツトである。各ビットには、それぞれ
ＭＣ０−ＭＣ１５の名称が付されている。例えば、リー
ド／ライトマイクロ命令では。 ＭＣ１５＝０．ＭＣ１４＝ｌ、ｆｆｉ算コード（ＯＰ）
。 レジスタ（ＲＥＧ ｌ 、ＲＥＧ２）、リード／ライト
（Ｒ／Ｗ）、ＲＡＭアドレス（ＲＡ）のように定められ
ている。 第２図（ｂ）は１分岐マイクロ命令のフォーマットを示
している。分岐マイクロ命令では、ＭＣｌ５ ＝”Ｏ”
、 ＭＣｌ ４ ＝”Ｏ”であり、これによりマイクロ
命令が分岐マイクロ命令であることを示す。 ＭＣ１３とＭＣ１２は未使用ビットであり、またＭＣＩ
ＩとＭＣｌ０は条件コードを表わしており、さ・らにＭ
Ｃ９〜ＭＣＯの１０ビツトで分岐先の番地（Ａ Ｄ Ｒ
）を表わす。分岐先の番地は、０番地から（２ｉｏ １
）番地までを指示することができる。 第２図（Ｃ）は、ＮＯＰマイクロ命令を示し、この場合
にはすべてのビットが１″である。 第１図は、本発明の一実施例を示すマイクロブロクラム
制御部のブロック図である。 第１図において、１はブロクラム・カウンタ、２はブロ
クラム・カウンタ１の出力バスであって、ｌＯビットの
バス幅を有し、マイクロＲＯＭ３とインクリメンタ４に
それぞれ接続される。φ１゜φ２は互いに重ならない２
相クロツクであり、プログラム・カウンタ１．マイクロ
ＲＯＭ３．Ｎ。 Ｐ挿入回路８．クロックド・ケート１８および遅延回路
６にそれぞれ入力される。マイクロＲＯＭ３は、アクセ
ス時間がφ１．φ２の１クロツク・サイクルであるＲＯ
Ｍで、マイクロ命令群が格納されており、ブロクラム・
カウンタｌが示す番地の内容がクロックφ２と同期して
バス５に出力される。また、マイクロＲＯＭ３の出力の
うちの下位１０ビツトは、遅延口Ｍ６を通してマルチプ
レクサ７に入力されている。ここまでは、従来と同じ構
成であり１本実施例では、新たにＮＯＰ挿入回路８．Ｎ
ＯＲゲート１０．ＮＡＮＤゲート１７゜マルチプレクサ
１１．クロックド・ゲート１８゜インバータ１９を設け
る。バス５は１６ビツト幅であり、マイクロ命令のフォ
ーマットが１６個のＮＯＰ挿入回路８−０〜８−１５を
経路してバス９に出力される。バス９もマイクロ命令バ
スであって、１６ビツト幅である。ＮＯＰ挿入回路８は
、クロックド・ゲート１８の出力、つまりハードウエア
Ｎ Ｏ））出力とバス５の出力の論理和をとり、クロッ
クφ１に同期してバス９の出力する回路であって、分岐
マイクロ命令の直後のマイクロ命令をＮＯＰマイクロ命
令に変換する回路である。 Ｎｆ）Ｒヶ−１〜１０の出力は、マイクロ命令の１５ビ
ット−目のｋｉｃ１５と１４ピッ１−目のＭＣ１４＝＝
ＩＩ ＯＩＩのどき、つまり第４図（ｂ）に示す分岐
マイクロ命令フォーマツ（・の場合にのみハイレベルど
なる。マルチプレクサ１１には、バス９がらマイクロ命
令の１１ビツト目のＭＣＩＩと、１０ピツトロのＭＣｌ
０（第２図（ｂ）に示すように、分岐マイクロ命令の分
岐条件を示す）および演算器２５からの出力である１２
〜１４と、電池（５Ｖ）１６の出力１５がそれぞれ入力
される。マルチプレクサ１１は、ＭＣ１，１，ＭＣ，１
０の値により１例えば演算器２５からのキャリー信号、
０信号、あるいはテスト結果の信号等の出力１２〜１４
あるいは電池１６の出力１５を出力する。例えは、ｙ！
ｒ！。 条件分岐マイクロ命令のときには、無条件で電池１Ｇの
出力、つまりハイレベル出力をＮＡＮＤゲー１−１７の
入力の一方に与える。ＮＡＮＤゲート１７は、Ｎ ＯＲ
デー１−１０の出力とマルチプレクサ１１の出力を入力
どしており、分岐マイクロ命令において分岐条件が成立
した時のみ、出力はローレベルとなる。ＮΔＮＤケート
１７の出力は、クロックド・ゲー１へ１８を介してＮＯ
Ｐ挿入回路８−０〜８−１５およびインバータ１９を介
し、てマルチプレクサ７にそれぞれ送出される。クロッ
クド・ケートＪ８では、タロツクφ２が入力されない期
間にＮＡＮＤゲート・１７からハイレベルあるいはロー
レベルの信号が送られると、それぞれハーイレベルある
ローレベルにチャージングされるが。 クロックφ２と入力と同時に反転出力がＮ ＯＰ ｌｉ
ｔ人回路８に送られる。 ＮＯＰ挿入回路８〜０〜８−１５は、マイクロＲＯＭ３
からの１６本の各出力と、クロックド・ゲート１８から
の出力の論理和をとり、クロックφ１と同期してバス９
に出力する。従って、ＮＡＮＤケ−１−１７の出力がロ
ーレベルとなったとき。 すなわち、分岐マイクロ命令において１分岐条件が成立
したときの１クロツク後には、Ｎ ＯＰ挿入回路８−０
〜８−１５の出力はすべてハイレベルとなり、マイクロ
命令パス９は、第２図（（Ｚ）で示したＮ ＯＰマイク
ロ命令（ＭＣＯ〜ＭＣｌ ５ ＝” １”のフォーマツ
１−）の表わす。 一方、ＮΔＮ ＋）ゲート１７の出力は、インバータ１
９を通り、マルチプレクサ７の入力になっている。 マルチプレクサ７は、インバータ１９の出力かハイレベ
ルのどき、遅延回路６を介したバス５の出力を選択し、
インノ５−タ１９の出力かローレベルのどき、バス２０
を通して−ｒンクリメンタ／１の出力を選択する。すな
わち、分１岐マイクロ命令においで１分岐条件が成立し
た場合には、ＭＣ０＝〜ｌｃ９を分岐先番地として、バ
ス２１を介しブロクラム・カウンタ１にロードする。遅
延回路６は。 マイクロＲＯＦ、４３からバス５を介して送られてきた
分岐マイクロ命令の下位１０ピツｈ（ＭＣＯ〜Ｍ Ｃ９
）を、クロックφ１の次のサイクルに同期してマルチプ
レクサ７に送出するので、この値が次のサイクルのブロ
クラム・カウンタｌの内容としてロードされる。 分岐マイクロ命令で条件が不成立の場合、およびマイク
ロ命令が分岐マイクロ命令でない場合には、プログラム
・カウンタｌの値は、またけインクリメントされた値と
なる。 第３図は、本発明の命令群の動作順序を示す実施例図で
あり、第１１図は第１図の動作タイムチャートである。 第６図に示す命令群を本実施例で実行すると、命令順序
ｌＪ第３図のようになり、第１図の全信号線の変化タイ
ミングは第４図に示すようになる。 ブロクラム・カウンタ１に１０１番地がセットされてい
る時点では、その前の命令、つまり１００ ？Ｉｆ地（
７） ［ＭＯＶｌＥ Ｘ、ＡＪ （７）命令がマイ’１
７［ＪＲＯＭ３から読出され、さらにブロクラム・カウ
ンタ１にインクリメントされた値の１０２番地かセット
された時点には、その前の命令であるｒＡＤＤｌ、Ｄ」
がマイクロＲＯＭ ３から読出される。このとき、パス
５上に送出さ九た１６ビツ１−の命令のうちのＭＣＯ〜
１５は、第２図（ａ）に示すように、それぞれ割当てら
れたフィ−ル１；ごとの（ｎ’−（が表われる。この加
算命令が、１６本のパス５を升してそれぞれＮＯＰ挿入
回路８−０〜８−１５に入力さｈる。第１図に示すよう
に、ＮＯＰ挿入回路は１本の信号線ごとに１個づつ設【
づられでおり、第１図では、ＭＣＯの信号に対応するも
のだけが詳細に示されているが、他のＭ Ｃ１〜Ｍ Ｃ
ｌ ５の信号に対応する回路の溝底も全く回し、である
。１ｑＣ”ｌ ｌ）挿入回路８−０は、タロツクφ２が
ケ゛−Ｉ−に加えられるｐ Ｍ （：ｌ Ｓ ｌ’ラン
シスタ３０．クロックφ１が加えられるクロックド・ケ
ーｈ ３１ 、りＵラクト・ゲート１８からのバー１−
ウェアＮＯＰかゲー１−に加えられるｎ Ｍ ＯＳ ｌ
・ランジスタ３１１゜マイクロＲＯＭ３からパス５の信
号線０を介し、Ｃマイクロ命令のＭＣＯがケー１−に加
えら汎るＩＩ ＭＯＳトランジスタ３３．およびタロツ
クφ１かう−１〜に加えられるＩｒ Ｍ ＯＳ Ｉ・ラ
ンシスタ：３２か＋５構成される。 ）、 Ｍ ＯＳ トランジスタ３０は、クロックφ２か
ハイレベル（Ｔ２がローレベル）のときにオンとなり、
（＋）電源をクロックド・ゲー１−３１に接穿売して、
ゲートをハイレベルにプリチャージする（第４図参照）
。 この時点では、タロツクφ１かロー１・＼ルである
ため、ｎ Ｍ ＯＳ ｌ−ランラスタ３２１Ｊオフ状態
であり、パス５およびクロックド・ゲート１８からｎ
Ｍ ＯＳ ｌ−ランシスタ３３，３４のゲー１−にハイ
レベル信号が加えられても、トランジスタ３３．３４は
オフ状態を保持する。 クロックφ１がハイレベレで、かつｎ Ｍ ＯＳ ｈ一
つレジスタ３３，３４の少なくともいずれか一方の人力
かハイレベレのときに、ｎ ＭＯＳ ［−ランジスタ３
３または３４．および３２がオンとなるため、クロック
１〜・ゲート３１のケートにチャージさ牡′〔いた電荷
の放電経路が形成され、放電が行わ肛る。このとき、ク
ロックド・ゲート３１はインバータであるため、放電に
よつ−Ｃ一端かローレベルになると、マイクロ金貨３５
である他端はハイレベルどなる。マイクロ命令３５ば、
第５図のパス９に出力される。 次に、プロゲラ１５・カウンタｌに１０ ：３ ’Ｍ−
地かセットされるど、マ、イク口ＲＯＭ ３からｒ、Ｊ
［ＪＭＰｌ、０６Ｊの分岐命令が読出される。これによ
り、パス５上には１分岐命令のＭＣＯ〜９として分岐先
アドレスのコートが送出され、またＭＣｌ０゜１１とし
て分岐条件コードが送ら、１シ、Ｍ ＣＩ ／１． 。 １５としては両方共ＩＩ ＯＨレベルが送出される。こ
れにより、少なくとも、ＮＯＰ挿入回路８−１．４ 。 ８−１５には、ＩＩ Ｏ１′信号、つまりローレベルが
入力されるため、トランジスタ３３はオフ状態であり、
また前の命令は分岐命令でないため、クロックド・ゲー
ト１８の出力はローレベルであり、従ってトランジスタ
３４もオフ状態である。この結果、クロックド・ゲー１
−３１にプリチャージされていた電荷は放電さオｔす、
ゲー１−３１の他端の出力マイクロ命令３５（ＭＣｌ
４ 、 ＭＣｌ ５）はローレベルとなる。これによっ
て、ＯＲゲート１０の出力はハイレベルとなる。また、
パス９」二の分岐命令３５のＭＣｌ０．１１はｃＯ，ｃ
ｌの分岐条件コードであり、これらがマイクロ命令レジ
スタ２３にセラ１へされた後、テコーダ２４でテコート
された結果、発生した制御信号が演算器２５を制御する
ことにより、条件が成立すればハイレベルのキャリー信
号１２あるいはハイレベルの演算結果信号１４がマルチ
プレクサ１１に入力し、Ｍ ＣＩｏ、１１の条件信号の
入力によって、この人力かそのまま出力してＡＮＤケー
ト１７の入力となる。また、条件が不成立の場合には、
ローレベルのキャリー信号１２、ｔｒ Ｏｕ信号＋ ３
あるいはローレベルの演算結果信号１４がマルチプレク
サ１ｊに入力するため、Ａ Ｎ Ｉ）ゲートにはロー／
ｌノベルが入力する。ＡＮＤゲート１７の再入力がハイ
レベルのときには、タロツタ１−・ゲー１−１８の出力
もハイレベルとなり、これが１６個のＮ Ｏ＋”挿入回
路８−０〜８−１５の各１〜ランシスタ３４のゲートに
加えら九る。すなわち、ハードウェアＮ Ｏ））がアサ
ートされることになる。なお、無条件分岐命令のどきに
は、ＭＣｌ０．ＩＩをテコードし、た結果により、電池
１Ｇの出力をマルチプレクサ１１に入力させる。 タロツク１〜・ゲー１−１８からハードウェアＮ。 １）かアサ−１−されたときには、１−ランシスタ：３
２゜３７１かオンすることにより、クロッ９１−・ゲー
１−：（１の放電経路が形成されるため、第（１図の矢
印で示すように、マイクロ命令３５は無条件でハイレベ
ルどなる。すなわち、第１１図におけるバス９上のマイ
クロ命令３５のＭＣ０−ＭＣ１５のすべてのビットがハ
イレベルとなり、第２図（ｃ）に示すＮＯＰ命令として
出方される。このようにして、マイクロＲＯＭ３にはＮ
Ｏり命令が格納されていなくても、ＮＯＰ挿入回路８
において分岐命令の次にＮＯＰ命令が挿入されるため、
プログラム・カウンタ１にセラ１−されていた１０３番
地の命令は実行されずにすむ。一方、分岐条件が不成立
の場合には、トランジスタ３４はオフ状態であり、１〜
ランシスタ３コ３は、マイクロＲＯＭ３の出力、つまり
マイクロ命令の各ピッｌ−がハイレベルが、またはロー
レベルによってオンまたはオフ状態となり、クロック［
二・ゲート３Ｉにプリチャージされていた電荷が放電さ
れるが、あるいは充電され命令３５はハイレベルまたは
ローレベルのどちらかとなる。つまり、３０３番地のマ
イクロ命令がバス９上に出力される。このマイクロ命令
はマイクロ命令レジスタ２３に格納された後、テコーダ
２４でデコードされ、演算器２５を制御することにより
実行される。なお、条件が不成立の場合には、信号線１
２〜１４は、第４図に示すように、ローレベルのままの
状態であり、ＡＮＤケート１７の出力はハイレベルとな
る。このため、インバータ１９の出力はローレベルとな
り、マルチプレクサ７にローレベルが久方される。次の
アドレスとして、インクリメンタ４でインクリメン１−
された信号が選択され、プログラム・カウンタｌにセッ
トされる。 このようにして、ＮＯＰ挿入回路８〜０〜８−１５、ク
ロックド・ゲート１８等のハードウェア槽底を用いるこ
とにより、分岐マイクロ命令で分岐条件が成立した場合
には、次のクロック・サイクルのマイクロ命令がハート
；ウェアによりＮＯＰマイクロ命令となる。従って、分
岐マイクロ命令で分１１皮粂件が成立した場合１次のマ
イクロ命令は実行されないため、マイクロＲＯＭ３中に
ＮＯＰマイクロ命令を挿入する必要がない。 なお、本実施例では、ＮＯＰ命令をオールｒｒ Ｉ Ｉ
＋とし７たが、オールｒｒ ０１１あるいは別の特定パ
ターンにし、て実施することも可能である。従って、判
定回路の出力とマイクロＲＯＭ３の出力の各ピッ１〜ご
との論理和をとってその結果をマイクロ命令とし、で出
力する他に、論理積等の論理演ｎを行って出力すること
もできる。 マイクロブロクラム中の分岐マイクロ命令の割合を３０
％と仮定すると、従来の方式のうち、最適化を行わない
ティレイド・ジャンプ方式では、３０％分のＮ ＯＰマ
イクロ命令が余分に必要である。また最適化を行うティ
レイド・ジャンプ方式では、条件付／無条件付分岐マイ
クロ命令がぞオしそれ５０％づつ現われ、最適化可能な
割合をそれぞれ０％、６０％であるとすれは、次式で示
す数たけ余分にＮＯＰマイクロ命令が必要である。 ３０％Ｘ （０，５Ｘ（１，００；（１）＋０．５Ｘ（
１，０−０，６月 ＝２１ ％ ・・ ・・・・ （２
〕これに対して、本実施例では、ＮＯＰマイクロ命令を
挿入する必要が全くない。 このように、先廻り制御と多重制御を併用し７たいわゆ
るバイブライン制御では、２レベル以上でのバイブライ
ン動作が行われるが、本実施例では、このうちの２レベ
ルのバイブライン制御によるマイクロプロセッサの処理
について説明した。 一般に、マイクロブロクラム処理では、（ａ）命令の読
出し、（ｂ）命令のデコード、（Ｃ）演算、データ移動
などの順序で実行される。バイブライン制御では、先ず
先廻り制御により、（ａ）、（ｂ）、（ｃ）を並行して
行うことによって、ハードウェアを効率よく利用して処
理速度を向上さぜる。さらに、多重制御により２レベル
の制御、すなわち１つ前のマイクロ命令の演算データ移
動を行っている間に次のマイクロ命令の読出しを行う。 すなわち、上記（ａ）〜（Ｃ）を１つ前のマイクロ命令
の処理順序とし、（ａ）’〜（Ｃ）′を次のマイクロ命
令の処理順序どすると２レベルの制御では、（ａ）（）
。 （Ｌ＋、ｃＨａ）’ 、の順序で処Ｊ″ｊ！を行う。こ
れに対して、３レベルのバイブライン制御では、さらに
次のマイクロ命令の処理順序を（ｉｊ ） ”へ（ｃ）
”とすると、（ａＨ）（）、（ｂ）（ａ）（）、（ｃ）
（ｂ）（ａ）、の順序で処理が行われることになる。本
発明は、２レベルのバイブライン制御は勿論のこと。 ３レベル以上のバイブライン＋Ｖ＋Ｊ御り二も３口用す
ることができる。３レベルのバイブライン制御では、１
つのマイクロ命令の演算と紋ｒｉＬ、で、次のマイク０
命令のテコートとその次のマイクロ命令のに売出し、が
なさ、Ｉ−する。現在読出さＪ（たマイクロ命令が分（
咬マイクロ命令のときには、引之続・（２つのマイクロ
命令が実行されないように、分岐命令の次のマイクロ命
令の出力とその次のマイクロ命令の出力に対して、Ｎ○
■）挿入回路８−０〜８−１５によりハードウェア的に
Ｎ ＯＰマイクロ命令を挿入すれはよい。勿論、４レベ
ル以上のバイブライン制御においても、全く同じように
し７て、分岐命令の次の出力から３つ後の出力までＮＯ
Ｐマイクロ命令を挿入すれはよいことになる。 （発明の効果〕 以上説明したように、本発明によれは、バイブライン制
御のマイクロプログラムに対して、Ｎ○ｌ〕マイクロ命
令を挿入する必要かないので、牛、１゛に果精度に制約
があるマイクロプロセッサで、かつ分岐マイクロ命令を
多数含むような六〇−ｔカ装置４制御用のマイクロプロ
セッサに対して極めて効果かある。 ４、図面の簡単な説明 第１図は本発明の一実施例を示すマイクロプログラム制
御部と演算部のブロック構成図、第２図は本発明に用い
Ｉられるマイク０命令のフォーマット図、第３図は本発
明における２レベルのバイブライン制御のマイクロ命令
の１す」作順序を示す図、第４図は第１図の動作タイミ
ングチャー１−１第５図、第６図はそれそＡし従来の２
レベルのバイブライン制御のマイクロプロゲラ１１の動
作タイムチャー１−およびティレイト・シャンブ力式の
マイクロ命令の動作順序を示す図である。 １：ブログラｌトカウンタ、３：マイクロＲＯＮ１．４
：インクリメンタ、６：遅延回部、７．１■＝マルヂブ
レクサ、８−０〜Ｂ−１５：ＮＯＰ揮六回路、１８，３
１：クロックド・ゲート、１０ ： ＯＲケート、１７
二ΔＮ Ｉ）ゲート、１９：インバータ、２３二マイク
ロ命令レジスタ ：ｌ ７１ ：テコーダ、２５：演算
器、１６：電池。
クロプログラムの動作タイｌ−チャー１〜、第２図は従
来のディレィ１へ・ジャンプによるバイブライン制御の
説明図、第３図は本発明の動作原理を示すタイｔ１チャ
ー１−１第４図は本発明に用いられるマイクロ命令の）
２Ｆ−マノ１〜図、第５１４１は本発明の一実施例を示
すマイクロプログラム制ｆｕ−１１部ノブロック図、第
６図は第５図のｈｉ ＯＰ挿入回路の具体例を示す図、
第７図は第６図の勅作夕（ミンソ°ｙ゛＼・−１へであ
る。 １：ブロンラｌトカウンタ、゛（：マイｙ口１１ （Ｔ
）Ｎ１．１１：インクリメン！ノ、６：遅廷回＆ＩＬ７
＋］１：マルチブレグ］（・、８：ＮＯＰ挿入回路、１
８９０、）どノド・ゲー１〜 第］−図 第２図 第 ６ 図 第７図 手続補正書（自発） 昭和６０年５月２３日 昭和５９イ、特 許 願第３９７９５５２、発明の名称
マイクロブロクラム制御方式３ 補正をする者 小イ１１との関係 特許８３願人 ４ 代 理 人 方式 ｒへ ゛。 明光ＩＩＩ蕃ト １、発明の名称 マイクロブロクラム制御方式２、特許
請求の範囲 （１）マイクロプログラムを格納するメモリと、該メモ
リのアドレスを示すブロクラム・カウンタとを備えたバ
イブライン制御によるマイクロプログラム制御装置にお
いて、上記メモリの出力が分岐マイクロ命令で、かつ分
岐条件が成立し、ているか否かを判定する手段と、該判
定手段の１１定出力により上記メモリの次の出力ないし
、複数後の出力ま・でＮ ＯＰ （Ｎｏ ０ｐｅｒａｔ
ｉｏｎ）マイクロ命令に変換する手段とを有し、上記判
定手段からけ定出力が得られたときには、上記ブログラ
ノ、・カウンタに上記メモリの出力の一部をロードし、
否定出力か得られたときに懐、上記プログラム・カウン
タに現在値をプラス１した値をロードすることを特徴と
するマイクロプログラム制御方式、 （２）上記ＮＯＰマイクロ命令変換手段は、クロックに
同期して、」１記判定手段の出力と上記メモリ果をマイ
クロ命令として出力することを特徴とする特許請求の範
囲第１項記載のマイクロブロクラム制御方式。 ３、発明の詳細な説明 〔発明の利用分野〕 本発明は、マイクロブロクラム制御方式に関し、特にバ
イブライン制御で、かつ分岐マイクロ命令を多数含むマ
イクロプログラム制御のプロセッサ処理方式に関するも
のである。 〔発明の背景〕 従来よりマイクロプロセッサの制御方式として ゛マイ
クロプログラム方式が用いられている。マイクロプログ
ラム方式の１つとしてマイクロ命令をチップ内のＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に記憶してお
き、マイクロ命令カウンタで示された番地の内容を前記
ＲＯＭから読出し、これを解読し、実行する方式が知ら
れている。その場合に、マイクロ命令の読出し、解読、
実行、次のマイクロ命令の読出し、の順序で処理を行う
基本形態を逐次制御（シーケンシャル・コントロール）
と呼ふ。これに対して、将来実行するはずのマイクロ命
令を予測し、これを予め読出す際に、現在の処理と併行
して読出す形１ルを、命令の先回り制御（アドノ＼ンス
・コントロール）と呼ふ。 また、複数個のプログラムが同一時点で並行処理される
処理形態を、多重処理（マルチブロセシンク）と呼ぶ。 丁度、ベルトコンベア式に複数個の命令を同時に先回り
制御して並行処理する方法つまり先回り制御と多重制御
を同時に行う方法が、バイブライン制御方式である。す
なわち、バイブライン制御方式とは、マイクロ命令の実
行過程をいくつかの段階に分割し、その間に多数組のテ
ークを同時に流し１時間当りの処理回数を増加させる方
法である。 バイブライン制御のプロセッサにおいては、従来より分
岐制御が問題となっている。すなわち、１つのマイクロ
命令の実行には、複数サイクルの時間がかかるため、バ
イブライン制御によりマイクロ命令の先回り制御と並列
処理を行って、１命令／１サイクルの速度を得ているが
、途中［−分岐マイクロ命令か存在すると、マイクロ命
令の実行順序が狂ってしまい、すでに読み出した。ある
いは解読したマイクロ命令が無効となり、新たに分岐先
のマイクロ命令の読み出し、解読を行う必要があり、大
幅な速度遅延が生じる。 半導体の集積度の向上を伴って、マイクロプログラム制
御を用いたマイクロプロセッサか主流となってきている
。このようなマイクロプロセッサでは、采積度からの制
約により、多重度の少ない２レベルのバイブライン制御
のマイクロブロクラム制御方式か用いられることがある
。２レベルのバイブライン制御とは、第５図に示すよう
に、プログラム・カウンタがｎ 、 ｎ ＋ １ 、
ｎ ＋ ２ 、 ｎ ＋３、・・・・・・の各番地を示
している各タロツク・サイクルで、それぞれ１つ前の番
地であるｎ−１゜ｎ 、 ｎ ＋ ｌ 、 ｎ ＋ ２
、・・・・・・の各番地に格納されているマイクロ命
令を２組の処理レベルで実行することである。動作クロ
ックとしてそれぞれ互いに！Ｊ＜なＩＥ、ない２相のク
ロックφ１．φ２が用いられる。バイブライン制御では
、並列処理と先回り制御か同時に行われることになる。 例えは、タロツクφ１ブロクラム・カウンタがｎを示し
ている時、マイクロ命令ｎ −１を実行すると同時に、
マイクロ命令ｎも先回りして読出しておく。 しかし、この場合にも、ジャンプ、ジャンプサブルーチ
ン、あるいはリターン・サブルーチン等の分岐マイクロ
命令の制御が問題となる。すなわち、バイブライン制御
を行っているため、分岐マイクロ命令の次の番地のマイ
クロ命令が実行されＣしすうという問題が生じる。 いま、第５図の制御シーケンスにおいて、ｎ番地のマイ
クロ命令が次の分岐マイクロ命令であると仮定する。 Ｊ Ｍ Ｐ ｃ ｃ ＡＤ Ｒ・＝（１）ここで、ＪＭ
Ｐは分岐命令コート、ＣＣは分岐条件コート、ＡＤＲは
分岐先の番地をそれぞれ表わす。分岐条件が成立した場
合には、第５図に示すように、ブロクラム・カウンタに
分岐先番地ＡＤＲがロー１くされると同時、Ｘ】＋１１
番地命令が実行される。ｎ＋１番地の命令は１分岐命令
の後に続く命令であるため１本来実行されるべきではな
いにもかかわらず、実行されてしまう。つまり、分岐マ
イクロ命令の次の番地のマイクロ命令か実行されてしま
うという問題がある。 この問題の解決策として、従来、カルフォルニア大学の
Ｐ ａｔｔｅｒｓＯｎその他が、「ディレイト・ジャン
プ方式」を提案している（ Ｄ 、 Ａ 、 Ｐ ｅｔ
ｔｅｒｓｏｎＣ，Ｉ−１，５ｃｑｕｉｎ ”Ａ ＶＬＳ
Ｉ ＲＩ ＳＣ” Ｉ ＥＥ Ｅ ＣＯＭ Ｐ ＵＴ
Ｅ ＲＳｅｐ、’８２参照）、。 このティレイド・ジャンプ方式では、分岐マイクロ命令
の直後にＮ ＯＰ （Ｎｏ ０ｐｅｒａｔｉｏｎ）マイ
クロ命令を挿入する。すなわち５第６図の条件付分岐命
令の比較衣のように、通常の分岐（ノーマル・ジャンプ
：Ｎ、ＪｔＪＭＰ）では、ｎ −１番地でＭＯＶＥ Ｘ
、Ａ（移動命令）、ｎ番地ではＡＤＤｉ。 Ａ（加算命令）、 ｎ＋１番地ではＪＵＮＰｎ＋４（分
岐命令ＩＩ ＋ ４ 番地にジャンプ）、ｎ ＋ ２で
はＡＤＤ Ａ、Ｂ（加算命令）、の順序で２レベルのバ
イブライン制御を行う。 このとき、Ｊ ＵＮ Ｐ ｎ
＋４の命令の次のＡ１．）ＤＡ、Ｂの命令も実行され
てしまう。すなわち、Ｊ Ｕ Ｎ Ｐ ｎ ＋ ４の命
令の次には５条件か成立した場合、ｎ ＋ ４番地の命
令であるＭｏｖ工＝ Ａ、ｚが実行されなげオしはなら
ない。 しかし、ジャンプ前の順序でＡＤＤ Ａ、Ｂ＋Ｊ実行さ
れてし、すう。これに対して、ティレイド・ジャンプ（
Ｄ、ＪＵＮＰ）では、ブロク９１１作成時に、■１１ｌ
容地のＪＵＮＰ ｎ＋５（分岐命令）の次に必ずＮＯＰ
命令が挿入される。このため、バイブライン制御の場合
、 Ｊ ＯＮ Ｐ ｎ ＋ ５の次のＮ Ｏｌ）命令が
実行される。その場合、１番地ずつ後方にずれることに
なる。ＮＯＰ命令の分たけプログラムサイズが大きくな
り、特に、マイクロ命令をオンチップとするマイクロプ
ロセッサでは集積度の面で不利である。また、さらに適
正化を行うティレイド・ジャンプ方式（０，Ｄ、ＪＵＮ
Ｐ）では、分岐マイクロ命令（Ｊ ＵＮ Ｐ ｎ ＋
４ ）と、その直前の命令ＣＡＤＤ ｌ、Ａ、）の順序
を入れ換えて、Ｎｏ １）マイクロ命令を削除する。こ
れにより、ブロクラムサイズがＪＷすことなく、順序を
入れ換えたマイクロ命令（ＡＤＤ １．Ａの加算命令）
も２レベルのバイブライン制御により実行することがで
きる。 しかし、上記の最適化ティレイド・ジャンプ方式は、常
に使用できるものではない。例えは、直前のマイクロ命
令の’ｔＲｍ ２ｇ果によって分岐が行われるような条
件付分岐マイクロ命令に刻しては、最適化は行えない。 やはり直後にＮＯＰマイクロ命令が必要となる。例えば
、第６図の最適化ディレイト・ジャンプ（０，Ｄ、ＪＵ
ＮＰ）”？’は、ＪＵＮＰｒｉ＋４の命令の直前のＡＤ
Ｄｉ、Ａ（加算命令）の結果によって、分岐するか否か
が決定される。 したがってＪ ＵＮ Ｐ ｎ ＋ １
の分岐命令とＡＤＤ］、、Ａの加算命令の順序を入れ換
えることはできず、 ＪＵＮＰｎ＋］の命令の次にＮ
ＯＰを挿入する必要がある。 従って、ティレイト・ジャンプによる分岐制御を用いる
と、条件付分岐マイクロ命令が多数出現するマイクロプ
ロセッサ、例えは入出力装置を制御するマイクロプロセ
ッサのマイクロブロクラムに対しては、多数のＮＯＰマ
イクロ命令が必要となる。これにより、マイクロプログ
ラムのステップ数がＮＯＰ命令が挿入された数だけ多く
なり。 メモリ容量が増大して、マイクロプロセッサの集積度の
面で不利となる。 〔発明の目的〕 本発明の目的は、このような従来の欠点を改善し、バイ
ブライン制御で、かつ条件付分岐マイクロ命令が多数出
現するマイクロプロセッサのマイクロプログラムに対し
、ＮＯＰマイクロ命令を挿入しないようにして、マイク
ロプロセッサの高集積度を可能にしたマイクロプログラ
ム制御方式を提供することにある。 〔発明の概要〕 上記目的を達成するため、本発明のマイクロブロクラム
制御方式は、マイクロプログラムを格納するメモリと、
該メモリのアドレスを示すブロクラム・カウンタとを備
えたパイプライン制御によるマイクロプログラム制御装
置において、上記メモリの出力が分岐マイクロ命令で、
かつ分岐条件が成立しているか否かを判定する手段と１
Ｍ判定手段の肯定出力により上記メモリの次の出力ない
し複数後の出力までＮ ＯＰ （Ｎｏ ０ｐｅｒａｔｉ
ｏｎ）マイクロ命令に変換する手段とを有し、上記判定
手段から肯定出力が得られたときには、上記プログラム
・カウンタに上記メモリの出力の一部をロードし、否定
出力が得られたときには、上記プログラム・カウンタに
現在値をプラス１した値をロードすることに特徴がある
。 〔発明の実施例〕 以下１本発明の実施例を、図面により詳細に説明する。 第２図は、本発明に用いるマイクロ命令のフォーマット
図である。 第２図（ａ）はマイクロ命令のフォーマットを示すもの
で、長さは１６ビツトである。各ビットには、それぞれ
ＭＣ０−ＭＣ１５の名称が付されている。例えば、リー
ド／ライトマイクロ命令では。 ＭＣ１５＝０．ＭＣ１４＝ｌ、ｆｆｉ算コード（ＯＰ）
。 レジスタ（ＲＥＧ ｌ 、ＲＥＧ２）、リード／ライト
（Ｒ／Ｗ）、ＲＡＭアドレス（ＲＡ）のように定められ
ている。 第２図（ｂ）は１分岐マイクロ命令のフォーマットを示
している。分岐マイクロ命令では、ＭＣｌ５ ＝”Ｏ”
、 ＭＣｌ ４ ＝”Ｏ”であり、これによりマイクロ
命令が分岐マイクロ命令であることを示す。 ＭＣ１３とＭＣ１２は未使用ビットであり、またＭＣＩ
ＩとＭＣｌ０は条件コードを表わしており、さ・らにＭ
Ｃ９〜ＭＣＯの１０ビツトで分岐先の番地（Ａ Ｄ Ｒ
）を表わす。分岐先の番地は、０番地から（２ｉｏ １
）番地までを指示することができる。 第２図（Ｃ）は、ＮＯＰマイクロ命令を示し、この場合
にはすべてのビットが１″である。 第１図は、本発明の一実施例を示すマイクロブロクラム
制御部のブロック図である。 第１図において、１はブロクラム・カウンタ、２はブロ
クラム・カウンタ１の出力バスであって、ｌＯビットの
バス幅を有し、マイクロＲＯＭ３とインクリメンタ４に
それぞれ接続される。φ１゜φ２は互いに重ならない２
相クロツクであり、プログラム・カウンタ１．マイクロ
ＲＯＭ３．Ｎ。 Ｐ挿入回路８．クロックド・ケート１８および遅延回路
６にそれぞれ入力される。マイクロＲＯＭ３は、アクセ
ス時間がφ１．φ２の１クロツク・サイクルであるＲＯ
Ｍで、マイクロ命令群が格納されており、ブロクラム・
カウンタｌが示す番地の内容がクロックφ２と同期して
バス５に出力される。また、マイクロＲＯＭ３の出力の
うちの下位１０ビツトは、遅延口Ｍ６を通してマルチプ
レクサ７に入力されている。ここまでは、従来と同じ構
成であり１本実施例では、新たにＮＯＰ挿入回路８．Ｎ
ＯＲゲート１０．ＮＡＮＤゲート１７゜マルチプレクサ
１１．クロックド・ゲート１８゜インバータ１９を設け
る。バス５は１６ビツト幅であり、マイクロ命令のフォ
ーマットが１６個のＮＯＰ挿入回路８−０〜８−１５を
経路してバス９に出力される。バス９もマイクロ命令バ
スであって、１６ビツト幅である。ＮＯＰ挿入回路８は
、クロックド・ゲート１８の出力、つまりハードウエア
Ｎ Ｏ））出力とバス５の出力の論理和をとり、クロッ
クφ１に同期してバス９の出力する回路であって、分岐
マイクロ命令の直後のマイクロ命令をＮＯＰマイクロ命
令に変換する回路である。 Ｎｆ）Ｒヶ−１〜１０の出力は、マイクロ命令の１５ビ
ット−目のｋｉｃ１５と１４ピッ１−目のＭＣ１４＝＝
ＩＩ ＯＩＩのどき、つまり第４図（ｂ）に示す分岐
マイクロ命令フォーマツ（・の場合にのみハイレベルど
なる。マルチプレクサ１１には、バス９がらマイクロ命
令の１１ビツト目のＭＣＩＩと、１０ピツトロのＭＣｌ
０（第２図（ｂ）に示すように、分岐マイクロ命令の分
岐条件を示す）および演算器２５からの出力である１２
〜１４と、電池（５Ｖ）１６の出力１５がそれぞれ入力
される。マルチプレクサ１１は、ＭＣ１，１，ＭＣ，１
０の値により１例えば演算器２５からのキャリー信号、
０信号、あるいはテスト結果の信号等の出力１２〜１４
あるいは電池１６の出力１５を出力する。例えは、ｙ！
ｒ！。 条件分岐マイクロ命令のときには、無条件で電池１Ｇの
出力、つまりハイレベル出力をＮＡＮＤゲー１−１７の
入力の一方に与える。ＮＡＮＤゲート１７は、Ｎ ＯＲ
デー１−１０の出力とマルチプレクサ１１の出力を入力
どしており、分岐マイクロ命令において分岐条件が成立
した時のみ、出力はローレベルとなる。ＮΔＮＤケート
１７の出力は、クロックド・ゲー１へ１８を介してＮＯ
Ｐ挿入回路８−０〜８−１５およびインバータ１９を介
し、てマルチプレクサ７にそれぞれ送出される。クロッ
クド・ケートＪ８では、タロツクφ２が入力されない期
間にＮＡＮＤゲート・１７からハイレベルあるいはロー
レベルの信号が送られると、それぞれハーイレベルある
ローレベルにチャージングされるが。 クロックφ２と入力と同時に反転出力がＮ ＯＰ ｌｉ
ｔ人回路８に送られる。 ＮＯＰ挿入回路８〜０〜８−１５は、マイクロＲＯＭ３
からの１６本の各出力と、クロックド・ゲート１８から
の出力の論理和をとり、クロックφ１と同期してバス９
に出力する。従って、ＮＡＮＤケ−１−１７の出力がロ
ーレベルとなったとき。 すなわち、分岐マイクロ命令において１分岐条件が成立
したときの１クロツク後には、Ｎ ＯＰ挿入回路８−０
〜８−１５の出力はすべてハイレベルとなり、マイクロ
命令パス９は、第２図（（Ｚ）で示したＮ ＯＰマイク
ロ命令（ＭＣＯ〜ＭＣｌ ５ ＝” １”のフォーマツ
１−）の表わす。 一方、ＮΔＮ ＋）ゲート１７の出力は、インバータ１
９を通り、マルチプレクサ７の入力になっている。 マルチプレクサ７は、インバータ１９の出力かハイレベ
ルのどき、遅延回路６を介したバス５の出力を選択し、
インノ５−タ１９の出力かローレベルのどき、バス２０
を通して−ｒンクリメンタ／１の出力を選択する。すな
わち、分１岐マイクロ命令においで１分岐条件が成立し
た場合には、ＭＣ０＝〜ｌｃ９を分岐先番地として、バ
ス２１を介しブロクラム・カウンタ１にロードする。遅
延回路６は。 マイクロＲＯＦ、４３からバス５を介して送られてきた
分岐マイクロ命令の下位１０ピツｈ（ＭＣＯ〜Ｍ Ｃ９
）を、クロックφ１の次のサイクルに同期してマルチプ
レクサ７に送出するので、この値が次のサイクルのブロ
クラム・カウンタｌの内容としてロードされる。 分岐マイクロ命令で条件が不成立の場合、およびマイク
ロ命令が分岐マイクロ命令でない場合には、プログラム
・カウンタｌの値は、またけインクリメントされた値と
なる。 第３図は、本発明の命令群の動作順序を示す実施例図で
あり、第１１図は第１図の動作タイムチャートである。 第６図に示す命令群を本実施例で実行すると、命令順序
ｌＪ第３図のようになり、第１図の全信号線の変化タイ
ミングは第４図に示すようになる。 ブロクラム・カウンタ１に１０１番地がセットされてい
る時点では、その前の命令、つまり１００ ？Ｉｆ地（
７） ［ＭＯＶｌＥ Ｘ、ＡＪ （７）命令がマイ’１
７［ＪＲＯＭ３から読出され、さらにブロクラム・カウ
ンタ１にインクリメントされた値の１０２番地かセット
された時点には、その前の命令であるｒＡＤＤｌ、Ｄ」
がマイクロＲＯＭ ３から読出される。このとき、パス
５上に送出さ九た１６ビツ１−の命令のうちのＭＣＯ〜
１５は、第２図（ａ）に示すように、それぞれ割当てら
れたフィ−ル１；ごとの（ｎ’−（が表われる。この加
算命令が、１６本のパス５を升してそれぞれＮＯＰ挿入
回路８−０〜８−１５に入力さｈる。第１図に示すよう
に、ＮＯＰ挿入回路は１本の信号線ごとに１個づつ設【
づられでおり、第１図では、ＭＣＯの信号に対応するも
のだけが詳細に示されているが、他のＭ Ｃ１〜Ｍ Ｃ
ｌ ５の信号に対応する回路の溝底も全く回し、である
。１ｑＣ”ｌ ｌ）挿入回路８−０は、タロツクφ２が
ケ゛−Ｉ−に加えられるｐ Ｍ （：ｌ Ｓ ｌ’ラン
シスタ３０．クロックφ１が加えられるクロックド・ケ
ーｈ ３１ 、りＵラクト・ゲート１８からのバー１−
ウェアＮＯＰかゲー１−に加えられるｎ Ｍ ＯＳ ｌ
・ランジスタ３１１゜マイクロＲＯＭ３からパス５の信
号線０を介し、Ｃマイクロ命令のＭＣＯがケー１−に加
えら汎るＩＩ ＭＯＳトランジスタ３３．およびタロツ
クφ１かう−１〜に加えられるＩｒ Ｍ ＯＳ Ｉ・ラ
ンシスタ：３２か＋５構成される。 ）、 Ｍ ＯＳ トランジスタ３０は、クロックφ２か
ハイレベル（Ｔ２がローレベル）のときにオンとなり、
（＋）電源をクロックド・ゲー１−３１に接穿売して、
ゲートをハイレベルにプリチャージする（第４図参照）
。 この時点では、タロツクφ１かロー１・＼ルである
ため、ｎ Ｍ ＯＳ ｌ−ランラスタ３２１Ｊオフ状態
であり、パス５およびクロックド・ゲート１８からｎ
Ｍ ＯＳ ｌ−ランシスタ３３，３４のゲー１−にハイ
レベル信号が加えられても、トランジスタ３３．３４は
オフ状態を保持する。 クロックφ１がハイレベレで、かつｎ Ｍ ＯＳ ｈ一
つレジスタ３３，３４の少なくともいずれか一方の人力
かハイレベレのときに、ｎ ＭＯＳ ［−ランジスタ３
３または３４．および３２がオンとなるため、クロック
１〜・ゲート３１のケートにチャージさ牡′〔いた電荷
の放電経路が形成され、放電が行わ肛る。このとき、ク
ロックド・ゲート３１はインバータであるため、放電に
よつ−Ｃ一端かローレベルになると、マイクロ金貨３５
である他端はハイレベルどなる。マイクロ命令３５ば、
第５図のパス９に出力される。 次に、プロゲラ１５・カウンタｌに１０ ：３ ’Ｍ−
地かセットされるど、マ、イク口ＲＯＭ ３からｒ、Ｊ
［ＪＭＰｌ、０６Ｊの分岐命令が読出される。これによ
り、パス５上には１分岐命令のＭＣＯ〜９として分岐先
アドレスのコートが送出され、またＭＣｌ０゜１１とし
て分岐条件コードが送ら、１シ、Ｍ ＣＩ ／１． 。 １５としては両方共ＩＩ ＯＨレベルが送出される。こ
れにより、少なくとも、ＮＯＰ挿入回路８−１．４ 。 ８−１５には、ＩＩ Ｏ１′信号、つまりローレベルが
入力されるため、トランジスタ３３はオフ状態であり、
また前の命令は分岐命令でないため、クロックド・ゲー
ト１８の出力はローレベルであり、従ってトランジスタ
３４もオフ状態である。この結果、クロックド・ゲー１
−３１にプリチャージされていた電荷は放電さオｔす、
ゲー１−３１の他端の出力マイクロ命令３５（ＭＣｌ
４ 、 ＭＣｌ ５）はローレベルとなる。これによっ
て、ＯＲゲート１０の出力はハイレベルとなる。また、
パス９」二の分岐命令３５のＭＣｌ０．１１はｃＯ，ｃ
ｌの分岐条件コードであり、これらがマイクロ命令レジ
スタ２３にセラ１へされた後、テコーダ２４でテコート
された結果、発生した制御信号が演算器２５を制御する
ことにより、条件が成立すればハイレベルのキャリー信
号１２あるいはハイレベルの演算結果信号１４がマルチ
プレクサ１１に入力し、Ｍ ＣＩｏ、１１の条件信号の
入力によって、この人力かそのまま出力してＡＮＤケー
ト１７の入力となる。また、条件が不成立の場合には、
ローレベルのキャリー信号１２、ｔｒ Ｏｕ信号＋ ３
あるいはローレベルの演算結果信号１４がマルチプレク
サ１ｊに入力するため、Ａ Ｎ Ｉ）ゲートにはロー／
ｌノベルが入力する。ＡＮＤゲート１７の再入力がハイ
レベルのときには、タロツタ１−・ゲー１−１８の出力
もハイレベルとなり、これが１６個のＮ Ｏ＋”挿入回
路８−０〜８−１５の各１〜ランシスタ３４のゲートに
加えら九る。すなわち、ハードウェアＮ Ｏ））がアサ
ートされることになる。なお、無条件分岐命令のどきに
は、ＭＣｌ０．ＩＩをテコードし、た結果により、電池
１Ｇの出力をマルチプレクサ１１に入力させる。 タロツク１〜・ゲー１−１８からハードウェアＮ。 １）かアサ−１−されたときには、１−ランシスタ：３
２゜３７１かオンすることにより、クロッ９１−・ゲー
１−：（１の放電経路が形成されるため、第（１図の矢
印で示すように、マイクロ命令３５は無条件でハイレベ
ルどなる。すなわち、第１１図におけるバス９上のマイ
クロ命令３５のＭＣ０−ＭＣ１５のすべてのビットがハ
イレベルとなり、第２図（ｃ）に示すＮＯＰ命令として
出方される。このようにして、マイクロＲＯＭ３にはＮ
Ｏり命令が格納されていなくても、ＮＯＰ挿入回路８
において分岐命令の次にＮＯＰ命令が挿入されるため、
プログラム・カウンタ１にセラ１−されていた１０３番
地の命令は実行されずにすむ。一方、分岐条件が不成立
の場合には、トランジスタ３４はオフ状態であり、１〜
ランシスタ３コ３は、マイクロＲＯＭ３の出力、つまり
マイクロ命令の各ピッｌ−がハイレベルが、またはロー
レベルによってオンまたはオフ状態となり、クロック［
二・ゲート３Ｉにプリチャージされていた電荷が放電さ
れるが、あるいは充電され命令３５はハイレベルまたは
ローレベルのどちらかとなる。つまり、３０３番地のマ
イクロ命令がバス９上に出力される。このマイクロ命令
はマイクロ命令レジスタ２３に格納された後、テコーダ
２４でデコードされ、演算器２５を制御することにより
実行される。なお、条件が不成立の場合には、信号線１
２〜１４は、第４図に示すように、ローレベルのままの
状態であり、ＡＮＤケート１７の出力はハイレベルとな
る。このため、インバータ１９の出力はローレベルとな
り、マルチプレクサ７にローレベルが久方される。次の
アドレスとして、インクリメンタ４でインクリメン１−
された信号が選択され、プログラム・カウンタｌにセッ
トされる。 このようにして、ＮＯＰ挿入回路８〜０〜８−１５、ク
ロックド・ゲート１８等のハードウェア槽底を用いるこ
とにより、分岐マイクロ命令で分岐条件が成立した場合
には、次のクロック・サイクルのマイクロ命令がハート
；ウェアによりＮＯＰマイクロ命令となる。従って、分
岐マイクロ命令で分１１皮粂件が成立した場合１次のマ
イクロ命令は実行されないため、マイクロＲＯＭ３中に
ＮＯＰマイクロ命令を挿入する必要がない。 なお、本実施例では、ＮＯＰ命令をオールｒｒ Ｉ Ｉ
＋とし７たが、オールｒｒ ０１１あるいは別の特定パ
ターンにし、て実施することも可能である。従って、判
定回路の出力とマイクロＲＯＭ３の出力の各ピッ１〜ご
との論理和をとってその結果をマイクロ命令とし、で出
力する他に、論理積等の論理演ｎを行って出力すること
もできる。 マイクロブロクラム中の分岐マイクロ命令の割合を３０
％と仮定すると、従来の方式のうち、最適化を行わない
ティレイド・ジャンプ方式では、３０％分のＮ ＯＰマ
イクロ命令が余分に必要である。また最適化を行うティ
レイド・ジャンプ方式では、条件付／無条件付分岐マイ
クロ命令がぞオしそれ５０％づつ現われ、最適化可能な
割合をそれぞれ０％、６０％であるとすれは、次式で示
す数たけ余分にＮＯＰマイクロ命令が必要である。 ３０％Ｘ （０，５Ｘ（１，００；（１）＋０．５Ｘ（
１，０−０，６月 ＝２１ ％ ・・ ・・・・ （２
〕これに対して、本実施例では、ＮＯＰマイクロ命令を
挿入する必要が全くない。 このように、先廻り制御と多重制御を併用し７たいわゆ
るバイブライン制御では、２レベル以上でのバイブライ
ン動作が行われるが、本実施例では、このうちの２レベ
ルのバイブライン制御によるマイクロプロセッサの処理
について説明した。 一般に、マイクロブロクラム処理では、（ａ）命令の読
出し、（ｂ）命令のデコード、（Ｃ）演算、データ移動
などの順序で実行される。バイブライン制御では、先ず
先廻り制御により、（ａ）、（ｂ）、（ｃ）を並行して
行うことによって、ハードウェアを効率よく利用して処
理速度を向上さぜる。さらに、多重制御により２レベル
の制御、すなわち１つ前のマイクロ命令の演算データ移
動を行っている間に次のマイクロ命令の読出しを行う。 すなわち、上記（ａ）〜（Ｃ）を１つ前のマイクロ命令
の処理順序とし、（ａ）’〜（Ｃ）′を次のマイクロ命
令の処理順序どすると２レベルの制御では、（ａ）（）
。 （Ｌ＋、ｃＨａ）’ 、の順序で処Ｊ″ｊ！を行う。こ
れに対して、３レベルのバイブライン制御では、さらに
次のマイクロ命令の処理順序を（ｉｊ ） ”へ（ｃ）
”とすると、（ａＨ）（）、（ｂ）（ａ）（）、（ｃ）
（ｂ）（ａ）、の順序で処理が行われることになる。本
発明は、２レベルのバイブライン制御は勿論のこと。 ３レベル以上のバイブライン＋Ｖ＋Ｊ御り二も３口用す
ることができる。３レベルのバイブライン制御では、１
つのマイクロ命令の演算と紋ｒｉＬ、で、次のマイク０
命令のテコートとその次のマイクロ命令のに売出し、が
なさ、Ｉ−する。現在読出さＪ（たマイクロ命令が分（
咬マイクロ命令のときには、引之続・（２つのマイクロ
命令が実行されないように、分岐命令の次のマイクロ命
令の出力とその次のマイクロ命令の出力に対して、Ｎ○
■）挿入回路８−０〜８−１５によりハードウェア的に
Ｎ ＯＰマイクロ命令を挿入すれはよい。勿論、４レベ
ル以上のバイブライン制御においても、全く同じように
し７て、分岐命令の次の出力から３つ後の出力までＮＯ
Ｐマイクロ命令を挿入すれはよいことになる。 （発明の効果〕 以上説明したように、本発明によれは、バイブライン制
御のマイクロプログラムに対して、Ｎ○ｌ〕マイクロ命
令を挿入する必要かないので、牛、１゛に果精度に制約
があるマイクロプロセッサで、かつ分岐マイクロ命令を
多数含むような六〇−ｔカ装置４制御用のマイクロプロ
セッサに対して極めて効果かある。 ４、図面の簡単な説明 第１図は本発明の一実施例を示すマイクロプログラム制
御部と演算部のブロック構成図、第２図は本発明に用い
Ｉられるマイク０命令のフォーマット図、第３図は本発
明における２レベルのバイブライン制御のマイクロ命令
の１す」作順序を示す図、第４図は第１図の動作タイミ
ングチャー１−１第５図、第６図はそれそＡし従来の２
レベルのバイブライン制御のマイクロプロゲラ１１の動
作タイムチャー１−およびティレイト・シャンブ力式の
マイクロ命令の動作順序を示す図である。 １：ブログラｌトカウンタ、３：マイクロＲＯＮ１．４
：インクリメンタ、６：遅延回部、７．１■＝マルヂブ
レクサ、８−０〜Ｂ−１５：ＮＯＰ揮六回路、１８，３
１：クロックド・ゲート、１０ ： ＯＲケート、１７
二ΔＮ Ｉ）ゲート、１９：インバータ、２３二マイク
ロ命令レジスタ ：ｌ ７１ ：テコーダ、２５：演算
器、１６：電池。
Claims (1)
- 【特許請求の範囲】 （＋）マ・ｒｙロブログラムを格納するメモリと、該メ
モリの７１−レスを示すプログラム・カウンタとを備え
たバ・ｒブライン制御によるマイクロプログつノ、制御
装置において、」二記メモリの出力が分岐マイクロ命令
で、かつ分岐条件が成立している（無条件分１１晴を含
む）か否かを判定する手段と、該判定′ｒ８段の庁定出
力により上記メモリの出力をＮ○Ｐ （Ｎ Ｏ（Ｔ）
ｐｆｌ！ｒａＬｉｏｎ）マイクロ命令に変換する手段と
を有し１、上記判定手段から１４″定出力か得られた場
合には、上記プログラム・カウンタに−１−記メモリの
出力の一部をロー＋−り、 、否定出力が得ら４した場
合には、上記プログラム・カウンタに現在値をプラスＩ
した値をロー１−することをｖｉ徴。 どするマイクロプログラム制御方式。 （２ｆη記Ｎ ＯＰマイクロ金貨変換手段は、クロツク
に同期し、で、前記判定手段の出力と前記メモリの出力
の各ピッＩへごとの論理／ｉ！、算を行い、その結果を
マイクロ命令として出力することを特徴とする特許請求
の範囲第１項記載のマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3979584A JPS60183634A (ja) | 1984-03-02 | 1984-03-02 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3979584A JPS60183634A (ja) | 1984-03-02 | 1984-03-02 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183634A true JPS60183634A (ja) | 1985-09-19 |
Family
ID=12562884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3979584A Pending JPS60183634A (ja) | 1984-03-02 | 1984-03-02 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183634A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285338A (ja) * | 1985-10-04 | 1987-04-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン式命令実行システム |
| JPH0334025A (ja) * | 1989-06-30 | 1991-02-14 | Mitsubishi Electric Corp | 命令処理方式 |
| CN102735375A (zh) * | 2011-04-14 | 2012-10-17 | 精工爱普生株式会社 | 传感器装置、力检测装置以及机器人 |
-
1984
- 1984-03-02 JP JP3979584A patent/JPS60183634A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285338A (ja) * | 1985-10-04 | 1987-04-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン式命令実行システム |
| JPH0318210B2 (ja) * | 1985-10-04 | 1991-03-12 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH0334025A (ja) * | 1989-06-30 | 1991-02-14 | Mitsubishi Electric Corp | 命令処理方式 |
| CN102735375A (zh) * | 2011-04-14 | 2012-10-17 | 精工爱普生株式会社 | 传感器装置、力检测装置以及机器人 |
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