JPS59225450A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はマイクロプログラム制御装置に関するものであ
る。

〔従来技術〕

従来、この種のマイクロプログラム制御装置は実行する
ソフトウェア命令の命令コードでソフトウェア命令実行
のためのマイク、口命令の開始アドレスを５得て、それ
以降の実行のマイクロステップのアドレスはマイクロ命
令語内で定義され１分岐が必要な場合はマイクロ命令語
内の分岐フィールドを使用している。実行するソフトウ
ェア命令はマイクロステップで見れば、あるいくつかの
マイクロステップのグループをいくつか実行することで
遂行される。例えばオペランドのアドレス計算はいくつ
かの命令で同じ動作であり、演算の動作が加算か減算７
３）であり、演算の結果を内部のレジスタに格納する場
合と記憶装置ｆ（例えば主記憶装りに格納する場合とが
ある。このように各マイクロ命令のいくつかのグループ
を遂行することでソフトウェア命令が実行されるが、こ
のマイクロ命令のグループ間の分岐はマイクロ命令語内
の分岐フィ」ルドを使用することにより行なわれる。

一般にマイクロ命令語を記憶している記憶部はかなりの
大容量のワード数とワード当りのビット数を有している
。従って妄イクロ命令語内の分岐フィールドを他の定義
と重ねて定義しても分岐する場合は他の定義として使用
できないという欠点があった。

〔発明の目的〕

本発明の目的は、実行するソフトウェア命令当り複数の
マイクロステップグループの各々の開始アドレスをマイ
クロ命令アドレス記憶部に記憶し。

順次このマイクロ命令アドレス記憶部をアクセスし、開
始アドレスを得るようにすることにより。

上記欠点を除去しマイクロ命令語内の分岐フィールドの
使用を少なくシ、マイクロ命令語内のビット定義が常に
できるだけ有効となるようにしたマイクロプログラム制
御装置を提供することにある。

〔発明の構成〕

本発明によるとソフトウェア命令の命令コードを格納す
る第１のレジスタと、ソフトウェア命令を実行するため
ソフトウェア命令当り複数のグループよりなるマイクロ
命令の各々の開始アドレスとソフトウェア命令当り記憶
している開始アドレスの最後の開始アドレスであること
を示す制御ビットを記憶する第１の記憶部と、該第１の
記憶部の出力を格納する第２のレジスタと、マイクロ命
令語を記憶している第２の記憶部と、該第２の記憶部の
出力を格納する第３のレジスタと、前記第２の記憶部の
アドレスを格納する第４のレジスタと、該第４のレジス
タに前記第２の記憶部のアドレスを供給する第１のスイ
ッチと、前記第２の記憶部出力により指示された時カウ
ントアツプし前記第１の記憶部の出力の制御ビットによ
り最後のスするアドレス手段を含むことを特徴とするマ
イクロプログラム制御装置が得られる。

する。・　　・ 第１図は本発明のマイクロプログラム制御装置の一実施
例中のマイクロ命令アドレス生成部を示すブロック図で
ある。１は実行するソフトウェア命令の命令コード部を
格納している命令コードレジスタ０ＰＲ（第１のレジス
タ）％２は実行するソフトウェア命令に対し複数のマイ
クロ命令のグループの各先頭アドレス情報と、ソフトウ
ェア命令の実行のマイクロ命令グループの最後のグルー
プであることを示す制御情報とを記憶しているマイクロ
命令アドレス記憶部ＰＦ（第１の記憶部）、３は前記マ
イクロ命令アドレス記憶部２の出力を格納するアドレス
記憶部レジスタＰＦＲ（第２のレジスタ）、４はマイク
ロ命令語を記憶している制御記憶部Ｃ８（第２の記憶部
）、５は前記制御記憶部４の出力を格納する制御記憶部
レジスタｃｓｍ３のレジスタ）であり、この出力がマイ
クロプログラム制御装置のデータバス系統に分配され、
各ステップの動作が指示される。

６は前記制御記憶部４のアドレスを格納する制御記憶ア
ドレスレジスタＣ８Ａ（第４のレジスタ）。

７は該制御記憶アドレスレジスタ６に梱々のアドレス源
からのアドレスをアドレス制御回路８の下に選択するス
イッチ回路Ｃ３Ａ−８Ｗ、９は制御記憶アドレスレジス
タ６の内容に＋１する加算器Ｎ人、１０は加算器９の出
力を制御記憶部４で指示された時格納するリターンアド
レスレジスタＲＡＲ，１１は制御記憶アドレスレジスタ
６の内容に制御記憶レジスタ５のスキップ定数を加算す
る加算器８ＫＰ、１２はマイクロ命令アドレス記憶部２
の制御情報が最後のグループであることを示す時クリヤ
され、制御記憶部４の出力で指示された時カウントアツ
プするカウンタＣＮＴ、１３はマイクロ命令アドレス記
憶部２のアドレスを供給するため命令フードレジスタ１
とカウンタ１２を結合させたＰＦアドレススイッチ／Ｐ
Ｆ８Ｗ／である。

第２図は第１図の制御記憶部４に記憶されているマイク
ロ命令語を示すものであり、ビット０は第１図のリター
ンアドレスレジスタＲＡＲＩＯＫ加算器９の出力を格納
する指示ビット、ビット１は５ＫＩＰ指示を示しビット
５以降中の８ＫＩＰ条件を満たす時第１図のスイッチ７
のポジション４を選択することを指示するビット、ビッ
ト２４捧ＢＲＡＮＣＨすることを指示しビット５以降の
ＢＲＡＮＣＨ定数で指示されたアドレスのマイクロ命令
語ｔ−次に実行することを指示する。ビット３及び４は
１００”の値の時は第１図のスイッチ７のポジション０
のＮＡを、′０１”の時はポジションｌのＲＡＢを、”
１０”及び１１”の時はポジション３のＰＦ小出力選択
することを指示する。これらのビットは第１図の制御記
憶部４の出力をアドレス制御回路８に入力し、演算部等
からの５ＫＩＰＯＫ条件。

例外発生等の外部条件と共に前記制御回路８でスイッチ
７のポジションが選択され、それが巣１図の制御記憶ア
ドレスレジスタ６に格納される。

第３図はある＠Ａ”というソフトウェア命令の実行ステ
ップを示したものであり、第１図の制御記憶部４に格納
されている”１００”及び’１０１”の尋イクロ命令語
はＴ命令のオペランドのアドレス計算とデータ準備のス
テップであり％　′″３００”。

’３０１’は演算実行ステップであり、　＠５００”。

”５０１’は演算格納ステップであり、これらの６つの
マイクロステップを実行することによりソフトウェア命
令１人”が遂行される。この様に′Ａ”命令は３つのマ
イクロ命令のグループで実行される。

この３マイクロ命令のグループの各先頭アドレス”１０
０″、””３００″、’５００″５００″う情報を第１
図のマイクロ命令アドレス記憶部２に格納することによ
り、マイクロ命令語内のＢＲＡＮＣＨ定数の使用を少な
くしそのフィールドを別の目的に使用できる。

第４図はソフトウェア命令″′Ａｎの実行時のマイクロ
命令グループの先頭アドレスの選択手段を示した図であ
る。ａｔ人”命令の命令コードを”０５０’と仮ｉする
と、１”命令の１つ前の命令実行の最終マイクロ命令語
のビット３，４は＠１１”を示す。

この時カウンタ１２はＯ”であり、従って第４図に示す
如くアドレススイッチ１３は”ｏｏｓｏ”の値となり、
これがマイクロ命令アドレス記憶部２のアドレスとなる
。該マイクロ命令アドレス記憶部２の”００５０”のエ
ントリーの内容は′Ａ”命令の第１のマイクロステップ
の先頭アドレス“１００　”が格納されており、この’
１００”が第１図のスイッチ７を経て制御記憶アドレス
レジスタ６に格納され、制御記憶部４のエンド！Ｊ−’
１００”がアクセスされる。この時間でカウンタ１２は
“ｌ”カウントアツプされる。

制御記憶部４のエントリー１１００”のビット３゜４は
＠００”を示しており、ＮＡＴなわち”１０１”が制御
記憶アドレスレジスタ６に格納される。エントリー″″
１０１’の制御記憶部４０マイクロ命令語のビット３．
４がｌＯ”を示している時、マイているため′３００”
が出力されており、これが制御記憶アドレスレジスタ６
に入る。すなわち１人”命令のマイクロ命令グループの
第２グループの先頭アドレスを得たことになる。この時
カウンタ１２も＠ｌ＃カウントアツプされ″２”となる
。第３のグループの先頭アドレスを得る手段も上記と同
様である。

第３の先頭グループを得た時、制御情報はすなわちｒ”
命令の最後のグループであることを示すため１１”とな
っている。この時はカウンタ１２をクリヤし′０”とし
　ＭＡ＃命令に続（命令の実行準備に入る。第５図は第
３図に示したマイクロステップのタイムチャートを示し
た図で左側の符号は第１図中の符号に対応する。

〔発明の効果〕

本発明は以上説明した如く、ソフトウェア命令を実行す
るための複数のマイクロ命令語のグルーブの先頭アドレ
スをマイクロ命令アドレス記憶部より与えるよう構成す
ることによりマイクロ命令語内の分岐定数フィールド使
用を極力少なくでき性能の向上が図れるという効果があ
る。

【図面の簡単な説明】

Ｍ１図は本発明の一実施例中のマイクロ命令アドレス生
成部を示すブロック図、第２図は第１図の制御記憶部に
記憶されているマイクロ命令語の形入を示す図、第３図
はあるソフトウェア命令の実行ステップを示す図、第４
図は第３図のソフトウェア命令色実行する際の各マイク
ロ命令のグループの先頭アドレスを得るための手順を示
した図。 第５図は第３図のソフトウェア命令実行時のタイムチャ
ートを示すもので、ある。 １・・・・・・命令コードレジスタ′（ＯＰＢ）、２・
・・・・・マイクロ命令アドレス記憶部（ＰＦ）、３・
・・・・・アドレス記憶部レジスタ（ＰＦＲ）、４・・
・・・・制御記憶１部（ＣＳ）％５・・・・・・制御記
憶レジスタ（ＣＡＢ）。 ６・・・・・・制御記憶アドレスレジスタ（Ｃ８Ａ）、
７・・・・・・スイッチ回路（Ｃ３Ａ−８”Ｖ％’　）
　、　８・・間アドレス制御回路、９・・・・・・加算
器（ＮＡ）、１０・・曲リターンアドレスレジスタ（Ｒ
ＡＲ）、１１・・回加算器（ＳＫＰ）、１２・・・・・
・カウンタ（ｃＮＴ）、１３・・・・・・ＰＰアドレス
スイッチ（ＰＦＳＷ）。 −Ｃ−−〜−ＮＡ ａｌ−−−−ＲＡＲ １０−−−ε夙 ＩＩ　−−−３８ 警Ｚい ）Ｐ３回

Claims (1)

【特許請求の範囲】
1. ソフトウェア命令の命令コードを格納する第１のレジス
   タと、ソフトウェア命令を実行するためソフトウェア命
   令当り複数のグループよりなるマイクロ命令の各々の開
   始アドレスとソフトウェア命令当り記憶している開始ア
   ドレスの最後の開始アドレスであることを示す制御ビッ
   トを記憶する第１の記憶部と、該第１の記憶部の出力を
   格納する第２のレジスタと、マイクロ命令語を記憶して
   いる第２の記憶部と、該第２の記憶部の出力を格納する
   第３のレジスタと、前記第２の記憶部のアドレスを格納
   する第４のレジスタと、該第４のレジスタに前記第２の
   記憶部のアドレスを供給する第１のスイッチと、前記第
   ２の記憶部出力により指示された時カウントアツプし前
   記第１の記憶部の出力の制御ビットにより最後の開始ア
   ドレスで手段を含むことを特徴とするマイクロプログラ
   ム制御装置。