JP2601055B2 - マイクロプログラム・シーケンサ - Google Patents
マイクロプログラム・シーケンサInfo
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Description
【０００１】
【産業上の利用分野】本特許は、マイクロコンピュータ
に使用され、マイクロプログラミング方式を採用するシ
ーケンサの制御方式に関する。
に使用され、マイクロプログラミング方式を採用するシ
ーケンサの制御方式に関する。
【０００２】
【従来の技術】マイクロ・コンピュータ（以下、マイコ
ン）は高機能化にともない、ＲＩＳＣタイプとＣＩＳＣ
タイプに２極化してきている。ＲＩＳＣ（Ｒｅｄｕｃｅ
ｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅ
ｒ）は命令の種類を少なくかつ単純化する一方、そのマ
イコン用の高機能なコンパイラでプログラムを単純な命
令コードに生成させようとするものである。ＣＩＳＣは
命令の種類を多く（結果的に複雑化）する一方、そのマ
イコン用のコンパイラのコード生成を簡単化させようと
するものである。ソフトウェアの開発にアセンプラが使
用されるか、コンパイラと併用されることの多いシング
ルチップ・マイコンでは、ＣＩＳＣタイプを採用するこ
とが多い。
ン）は高機能化にともない、ＲＩＳＣタイプとＣＩＳＣ
タイプに２極化してきている。ＲＩＳＣ（Ｒｅｄｕｃｅ
ｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅ
ｒ）は命令の種類を少なくかつ単純化する一方、そのマ
イコン用の高機能なコンパイラでプログラムを単純な命
令コードに生成させようとするものである。ＣＩＳＣは
命令の種類を多く（結果的に複雑化）する一方、そのマ
イコン用のコンパイラのコード生成を簡単化させようと
するものである。ソフトウェアの開発にアセンプラが使
用されるか、コンパイラと併用されることの多いシング
ルチップ・マイコンでは、ＣＩＳＣタイプを採用するこ
とが多い。
【０００３】また、ＣＩＳＣタイプのマイコンは、命令
の実行順序を制御するシーケンサ部と呼ばれるハードウ
ェアに、マイクロプラミング方式を採用することが多
い。マイクロプラミング方式は命令の実行順序をマイク
ロプログラムＲＯＭと呼ばれるメモリに格納する方式で
あり、ワイヤード・ロジック方式と比べ複雑な命令を実
行するシーケンサを短期間に作成するのに適している。
の実行順序を制御するシーケンサ部と呼ばれるハードウ
ェアに、マイクロプラミング方式を採用することが多
い。マイクロプラミング方式は命令の実行順序をマイク
ロプログラムＲＯＭと呼ばれるメモリに格納する方式で
あり、ワイヤード・ロジック方式と比べ複雑な命令を実
行するシーケンサを短期間に作成するのに適している。
【０００４】ＣＩＳＣタイプのマイコンが有する命令の
うち、メモリをリード／ライトする命令の形式は図２の
様に、オペレーション部とアドレッシング・モード部と
に分けられることが多い。オペレーション部は命令の動
作（例えばＡＤＤやＳＵＢ等の演算の種類や、転送な
ど）を示す。アドレッシング・モード部は、メモリアド
レスの指定方法（例えば、数値そのものをメモリアドレ
スとするダイレクト・アドレッシングや、レジスタの内
容をメモリアドレスとする間接アドレッシング等）を示
す。独立したオペレーション部とアドレッシング・モー
ド部とを組み合わせて命令を構成することの狙いは、複
雑な命令体系を整然する一方、動作の異なる命令間でド
レッシング・モード部を実行するためのマイクロプログ
ラムを共有化することにより、マイクロプログラムＲＯ
Ｍの容量を縮小することである。
うち、メモリをリード／ライトする命令の形式は図２の
様に、オペレーション部とアドレッシング・モード部と
に分けられることが多い。オペレーション部は命令の動
作（例えばＡＤＤやＳＵＢ等の演算の種類や、転送な
ど）を示す。アドレッシング・モード部は、メモリアド
レスの指定方法（例えば、数値そのものをメモリアドレ
スとするダイレクト・アドレッシングや、レジスタの内
容をメモリアドレスとする間接アドレッシング等）を示
す。独立したオペレーション部とアドレッシング・モー
ド部とを組み合わせて命令を構成することの狙いは、複
雑な命令体系を整然する一方、動作の異なる命令間でド
レッシング・モード部を実行するためのマイクロプログ
ラムを共有化することにより、マイクロプログラムＲＯ
Ｍの容量を縮小することである。
【０００５】本発明は、命令が図２の様な基本形式をと
るマイクロコンピュータに使用され、マイクロプラミン
グ方式を採用するシーケンサの制御方式に関する。日本
電気（株）のＶ２０，Ｖ３０，Ｖ２５，Ｖ３５等のマイ
コンはこれにあたり、図６に示すアドレッシング・モー
ド部を有する。第１表中のＢＷ，ＢＰ，ＩＸ，ＩＹはレ
ジスタ名、ｄｉｓｐ８は８ビットの数値、ｄｉｓｐ１６
とダイレクト・アドレスは１６ビットの数値である。
るマイクロコンピュータに使用され、マイクロプラミン
グ方式を採用するシーケンサの制御方式に関する。日本
電気（株）のＶ２０，Ｖ３０，Ｖ２５，Ｖ３５等のマイ
コンはこれにあたり、図６に示すアドレッシング・モー
ド部を有する。第１表中のＢＷ，ＢＰ，ＩＸ，ＩＹはレ
ジスタ名、ｄｉｓｐ８は８ビットの数値、ｄｉｓｐ１６
とダイレクト・アドレスは１６ビットの数値である。
【０００６】図５は、こうしたマイコンの従来のシーケ
ンサの一例を示したものである。以下に主要部の構成と
動作を説明する。命令キュー１１０に取り込まれた命令
コードが内部バス１１１に出力される。この命令コード
は内部バス１１１に接続された、オペレーション・エン
トリ生成部１１２、メモリアドレス計算エントリ生成部
１１３、命令デコーダ１１４に、それぞれ入力される。
オペレーション・エントリ生成部１１２は、命令コード
のオペレーション部（１バイト目）を入力し、マイクロ
プログラムＲＯＭ（以下、μＲＯＭ）１３２に格納され
たオペレーション毎の実行手順（マイクロプログラム）
の開始番地（以下、オペレーション・エントリ、と呼
ぶ）に変換する。メモリアドレス計算エントリ生成部１
１３は、命令コードのアドレッシング・モード部（２バ
イト目）を入力し、μＲＯＭ１３２に格納されたアドレ
ッシング・モード毎のメモリアドレス計算の実行手順の
開始番地（以下、メモリアドレス計算エントリ、と呼
ぶ）に変換する。命令デコーダ１１４は、命令コードの
オペレーション部（１バイト目）を入力し、その命令が
図２に示す形式であるか否かを示す信号ＯＰＣＴ１１５
を出力するほか、不図示の数々のデコード信号を出力す
る。ＯＰＣＴ１１５は、アクティブの時命令が図２に示
す形式であること、つまりアドレッシング・モード部を
２バイト目に有することを示し、インアクティブの時図
２に示す形式でないこと、つまり２バイト目にアドレッ
シング・モード部を有しないことを示す。
ンサの一例を示したものである。以下に主要部の構成と
動作を説明する。命令キュー１１０に取り込まれた命令
コードが内部バス１１１に出力される。この命令コード
は内部バス１１１に接続された、オペレーション・エン
トリ生成部１１２、メモリアドレス計算エントリ生成部
１１３、命令デコーダ１１４に、それぞれ入力される。
オペレーション・エントリ生成部１１２は、命令コード
のオペレーション部（１バイト目）を入力し、マイクロ
プログラムＲＯＭ（以下、μＲＯＭ）１３２に格納され
たオペレーション毎の実行手順（マイクロプログラム）
の開始番地（以下、オペレーション・エントリ、と呼
ぶ）に変換する。メモリアドレス計算エントリ生成部１
１３は、命令コードのアドレッシング・モード部（２バ
イト目）を入力し、μＲＯＭ１３２に格納されたアドレ
ッシング・モード毎のメモリアドレス計算の実行手順の
開始番地（以下、メモリアドレス計算エントリ、と呼
ぶ）に変換する。命令デコーダ１１４は、命令コードの
オペレーション部（１バイト目）を入力し、その命令が
図２に示す形式であるか否かを示す信号ＯＰＣＴ１１５
を出力するほか、不図示の数々のデコード信号を出力す
る。ＯＰＣＴ１１５は、アクティブの時命令が図２に示
す形式であること、つまりアドレッシング・モード部を
２バイト目に有することを示し、インアクティブの時図
２に示す形式でないこと、つまり２バイト目にアドレッ
シング・モード部を有しないことを示す。
【０００７】なお、オペレーション・エントリ生成部１
１２が生成するオペレーション・エントリは、ラッチＳ
ＩＥＭ５２１、ＳＩＥ５２２に、各命令の制御開始毎
に、ＭＳＴＬ／ＭＲＤＹ信号にて格納される。ＭＳＴＬ
／ＭＲＤＹ信号は、後に述べるμＲＯＭ１３２の出力信
号の一つである。また、Ｃ１，Ｃ２は内部の２相クロッ
クであり、１クロックの１／２周期の位相差を有する。
１２が生成するオペレーション・エントリは、ラッチＳ
ＩＥＭ５２１、ＳＩＥ５２２に、各命令の制御開始毎
に、ＭＳＴＬ／ＭＲＤＹ信号にて格納される。ＭＳＴＬ
／ＭＲＤＹ信号は、後に述べるμＲＯＭ１３２の出力信
号の一つである。また、Ｃ１，Ｃ２は内部の２相クロッ
クであり、１クロックの１／２周期の位相差を有する。
【０００８】以下では本例のシーケンサの動作を、
（１）処理する命令の２バイト目が第１表に示すアドレ
ッシング・モード部を有しない場合と（２）有する場合
とに分けて、命令の処理開始から終了までを説明する。
（１）処理する命令の２バイト目が第１表に示すアドレ
ッシング・モード部を有しない場合と（２）有する場合
とに分けて、命令の処理開始から終了までを説明する。
【０００９】（１）命令の２バイト目に第１表のアドレ
ッシング・モード部を有しない場合上述したようにアド
レッシング・モード部を有しないのでＯＰＣＴ１１５が
インアクティブとなり、セレクタ１２０にてパスＡのオ
ペレーション・エントリが選択される。次にセレクタ５
３０にて、命令の制御開始のタイミング信号ＭＳＴＬ／
ＭＲＤＹのアクティブにより、パスＫのオペレーション
・エントリが選択される。このオペレーション・エント
リはＭＩＲ１３１にラッチされ、μＲＯＭ１３２に格納
されたオペレーション部に対したマイクロプログラムの
開始番地を指定する。そして、該開始番地に格納された
マイクロプログラムの内容がＭＳＴＬ１３３にラッチさ
れる。ＭＳＴＬ１３３にラッチされた内容には、処理を
１クロック毎に逐次実行するためにマイコン各部を制御
するための種々の制御信号と、次のクロックで実行すべ
きマイクロプログラムの番地情報（以下、ネクストアド
レス、と呼ぶ）等が含まれる。ネクストアドレスは、セ
レクタ５３０においてパスＬが選択される時に有効とな
る。
ッシング・モード部を有しない場合上述したようにアド
レッシング・モード部を有しないのでＯＰＣＴ１１５が
インアクティブとなり、セレクタ１２０にてパスＡのオ
ペレーション・エントリが選択される。次にセレクタ５
３０にて、命令の制御開始のタイミング信号ＭＳＴＬ／
ＭＲＤＹのアクティブにより、パスＫのオペレーション
・エントリが選択される。このオペレーション・エント
リはＭＩＲ１３１にラッチされ、μＲＯＭ１３２に格納
されたオペレーション部に対したマイクロプログラムの
開始番地を指定する。そして、該開始番地に格納された
マイクロプログラムの内容がＭＳＴＬ１３３にラッチさ
れる。ＭＳＴＬ１３３にラッチされた内容には、処理を
１クロック毎に逐次実行するためにマイコン各部を制御
するための種々の制御信号と、次のクロックで実行すべ
きマイクロプログラムの番地情報（以下、ネクストアド
レス、と呼ぶ）等が含まれる。ネクストアドレスは、セ
レクタ５３０においてパスＬが選択される時に有効とな
る。
【００１０】また、ＭＩＲ１３１の内容はＳＭＡＭ１３
４にラッチされ、そのときのＭＳＴＬ１３３の制御信号
にＭＳＴＬ／ＣＡＬＬ信号が含まれていればＳＭＡ１４
１にもラッチされる。ＭＳＴＬ／ＣＡＬＬ信号は複数の
処理において共有されるであろうマイクロプログラムの
ある箇所（サブルーチン）をコールするタイミングで発
行されるものである。そして、そのサブルーチンからリ
ターンするタイミングＭＳＴＬ１３３からＭＳＴＬ／Ｒ
ＥＴ信号が出力されると、戻り番地のパスＪが選択され
ることにより、リターンが遂行される。なお暗黙の規則
として、ＳＭＡ１４１に格納されるＭＳＴＬ／ＣＡＬＬ
信号を発行したマイクロプログラムのアドレスの再下位
ビットは０であることと、リターンアドレスはその最下
位ビットを１に置き換えたアドレスとなること、が要求
されている。
４にラッチされ、そのときのＭＳＴＬ１３３の制御信号
にＭＳＴＬ／ＣＡＬＬ信号が含まれていればＳＭＡ１４
１にもラッチされる。ＭＳＴＬ／ＣＡＬＬ信号は複数の
処理において共有されるであろうマイクロプログラムの
ある箇所（サブルーチン）をコールするタイミングで発
行されるものである。そして、そのサブルーチンからリ
ターンするタイミングＭＳＴＬ１３３からＭＳＴＬ／Ｒ
ＥＴ信号が出力されると、戻り番地のパスＪが選択され
ることにより、リターンが遂行される。なお暗黙の規則
として、ＳＭＡ１４１に格納されるＭＳＴＬ／ＣＡＬＬ
信号を発行したマイクロプログラムのアドレスの再下位
ビットは０であることと、リターンアドレスはその最下
位ビットを１に置き換えたアドレスとなること、が要求
されている。
【００１１】オペレーション部に対する一連のマイクロ
プログラムが実行され、その最後のステップでＭＳＴＬ
１３３からＭＳＴＬ／ＭＲＤＹ信号が出力されると、次
の命令に対するシーケンサの処理が開始される。
プログラムが実行され、その最後のステップでＭＳＴＬ
１３３からＭＳＴＬ／ＭＲＤＹ信号が出力されると、次
の命令に対するシーケンサの処理が開始される。
【００１２】（２）命令の２バイト目に第１表のアドレ
ッシング・モード部を有する場合上述したようにアドレ
ッシング・モード部を有するのでＯＰＣＴ１１５がアク
ティブとなり、セレクタ１２０にてパスＢのメモリアド
レス計算エントリが選択される。以下、（１）と同様
に、セレクタ５３０にて、命令の制御開始のタイミング
信号ＭＳＴＬ／ＭＲＤＹのアクティブにより、パスＫの
メモリアドレス計算エントリが選択、ＭＩＲ１３１にラ
ッチされ、μＲＯＭ１３２に格納されたメモリアドレス
計算エントリに対応したマイクロプログラムの開始番地
を指定する。そして、該開始番地に格納されたマイクロ
プログラムの内容がＭＳＴＬ１３３にラッチされる。
ッシング・モード部を有する場合上述したようにアドレ
ッシング・モード部を有するのでＯＰＣＴ１１５がアク
ティブとなり、セレクタ１２０にてパスＢのメモリアド
レス計算エントリが選択される。以下、（１）と同様
に、セレクタ５３０にて、命令の制御開始のタイミング
信号ＭＳＴＬ／ＭＲＤＹのアクティブにより、パスＫの
メモリアドレス計算エントリが選択、ＭＩＲ１３１にラ
ッチされ、μＲＯＭ１３２に格納されたメモリアドレス
計算エントリに対応したマイクロプログラムの開始番地
を指定する。そして、該開始番地に格納されたマイクロ
プログラムの内容がＭＳＴＬ１３３にラッチされる。
【００１３】以降メモリアドレス計算エントリに対応す
る一連のマイクロプログラムが遂行されるが、その最後
のステップではメモリアドレス計算に固有の動作とし
て、ＭＳＴＬ１３３からＳＴＬ／ＩＥＬＳ信号が出力さ
れる。すると、セレクタ５３０ではパスＨが選択され、
ＳＩＥ５２２に格納されていたオペレーション・エント
リがＭＩＲ１３１にラッチされる。
る一連のマイクロプログラムが遂行されるが、その最後
のステップではメモリアドレス計算に固有の動作とし
て、ＭＳＴＬ１３３からＳＴＬ／ＩＥＬＳ信号が出力さ
れる。すると、セレクタ５３０ではパスＨが選択され、
ＳＩＥ５２２に格納されていたオペレーション・エント
リがＭＩＲ１３１にラッチされる。
【００１４】この後の動作は上記（１）のオペレーショ
ン・エントリに対する動作と同様であり、オペレーショ
ン部に対する一連のマイクロプログラムが実行され、そ
の最後のステップでＭＳＴＬ１３３からＭＳＴＬ／ＭＲ
ＤＹが出力されると、次の命令に対するシーケンサの処
理が開始される。
ン・エントリに対する動作と同様であり、オペレーショ
ン部に対する一連のマイクロプログラムが実行され、そ
の最後のステップでＭＳＴＬ１３３からＭＳＴＬ／ＭＲ
ＤＹが出力されると、次の命令に対するシーケンサの処
理が開始される。
【００１５】以上の、本例のシーケンサの２動作を再び
整理して比較してみると、（１）では、命令の１バイト
目のオペレーション部からマイクロプログラムを実行す
るのに対し、（２）では、命令の２バイト目のアドレッ
シング・モード部に対応するメモリアドレス計算の為の
マイクロプログラムをまず実行する。そしてこの計算の
実行の最終タイミングで信号ＭＳＴＬ／ＩＥＬＳが出力
され、あらかじめ命令処理の開始時にラッチＳＩＥ５２
２に格納していたオペレーション・エントリから、命令
の１バイト目（オペレーション部）に対応したマイクロ
プログラムを続行する。
整理して比較してみると、（１）では、命令の１バイト
目のオペレーション部からマイクロプログラムを実行す
るのに対し、（２）では、命令の２バイト目のアドレッ
シング・モード部に対応するメモリアドレス計算の為の
マイクロプログラムをまず実行する。そしてこの計算の
実行の最終タイミングで信号ＭＳＴＬ／ＩＥＬＳが出力
され、あらかじめ命令処理の開始時にラッチＳＩＥ５２
２に格納していたオペレーション・エントリから、命令
の１バイト目（オペレーション部）に対応したマイクロ
プログラムを続行する。
【００１６】（２）で、命令のアドレッシング・モード
部の処理をオペレーション部の処理に対し先行させる理
由は、メモリ・データを最初に必要とするような命令を
高速に実行することに適しているためである。例えばメ
モリ・データを読み出してレジスタに書き込む転送命令
では、最初にすべきことはメモリ・アドレスの計算であ
る。これを逆にオペレーション部のマイクロプログラム
から実行を始めるとその最初のステップですべきこと
は、メモリ・アドレスの計算ルーチンへ分岐することに
なり、前者と比べ１クロックの遅れを生じることにな
る。
部の処理をオペレーション部の処理に対し先行させる理
由は、メモリ・データを最初に必要とするような命令を
高速に実行することに適しているためである。例えばメ
モリ・データを読み出してレジスタに書き込む転送命令
では、最初にすべきことはメモリ・アドレスの計算であ
る。これを逆にオペレーション部のマイクロプログラム
から実行を始めるとその最初のステップですべきこと
は、メモリ・アドレスの計算ルーチンへ分岐することに
なり、前者と比べ１クロックの遅れを生じることにな
る。
【００１７】
【発明が解決しようとする課題】前述したように、従来
例のシーケンサは最初にメモリ・データを必要とするよ
うな命令を高速に実行する為に、ＳＩＥＭ５２１とＳＩ
Ｅ５２２の１組のラッチを必要としている。つまり高速
に実行しない方法に比べ、ハードウェアの増加を招いて
いる。
例のシーケンサは最初にメモリ・データを必要とするよ
うな命令を高速に実行する為に、ＳＩＥＭ５２１とＳＩ
Ｅ５２２の１組のラッチを必要としている。つまり高速
に実行しない方法に比べ、ハードウェアの増加を招いて
いる。
【００１８】
【課題を解決するための手段】本発明によるマイクロプ
ログラム・シーケンサは、命令の動作を指定する命令コ
ードのフィールドからマイクロプログラムの開始番地を
生成する第１の番地生成手段と、アクセスするメモリの
アドレス計算方法を指定する命令コードのフィールドか
らマイクロプログラムの開始番地を生成する第２の番地
生成手段と、命令の処理開始タイミングには第１の番地
生成手段から生成される開始番地を、一方マイクロプロ
グラムのサブルーチンコール・タイミングにはサブルー
チンからの復帰アドレスを、選択的に格納する番地格納
手段とを有することを特徴とする。
ログラム・シーケンサは、命令の動作を指定する命令コ
ードのフィールドからマイクロプログラムの開始番地を
生成する第１の番地生成手段と、アクセスするメモリの
アドレス計算方法を指定する命令コードのフィールドか
らマイクロプログラムの開始番地を生成する第２の番地
生成手段と、命令の処理開始タイミングには第１の番地
生成手段から生成される開始番地を、一方マイクロプロ
グラムのサブルーチンコール・タイミングにはサブルー
チンからの復帰アドレスを、選択的に格納する番地格納
手段とを有することを特徴とする。
【００１９】
【実施例】以下、実施例につき詳述する。
【００２０】図１に、本発明の第１の実施例の説明に必
要なシーケンサ１００の主要部の構成を示す。
要なシーケンサ１００の主要部の構成を示す。
【００２１】命令キュー１１０に取り込まれた命令コー
ドが内部バス１１１に出力され、オペレーション・エン
トリ生成部１１２がオペレーション・エントリを生成
し、メモリアドレス計算エントリ生成部１１３がメモリ
アドレス計算エントリを生成し、命令デコーダ１１４が
信号ＯＰＣＴ１１５を出力するほか不図示の数々のデコ
ード信号を出力することは、従来例と同様である。
ドが内部バス１１１に出力され、オペレーション・エン
トリ生成部１１２がオペレーション・エントリを生成
し、メモリアドレス計算エントリ生成部１１３がメモリ
アドレス計算エントリを生成し、命令デコーダ１１４が
信号ＯＰＣＴ１１５を出力するほか不図示の数々のデコ
ード信号を出力することは、従来例と同様である。
【００２２】なお、オペレーション・エントリ生成部１
１２が生成するオペレーション・エントリは、ラッチＳ
ＭＡ１４１に、各命令の制御開始毎に、ＭＳＴＬ／ＭＲ
ＤＹ信号にて格納される。
１２が生成するオペレーション・エントリは、ラッチＳ
ＭＡ１４１に、各命令の制御開始毎に、ＭＳＴＬ／ＭＲ
ＤＹ信号にて格納される。
【００２３】以下では本例のシーケンサの動作を、
（１）処理する命令の２バイト目が第１表に示すアドレ
ッシング・モード部を有しない場合と（２）有する場合
とに分けて、命令の処理開始から終了までを説明する。
（１）処理する命令の２バイト目が第１表に示すアドレ
ッシング・モード部を有しない場合と（２）有する場合
とに分けて、命令の処理開始から終了までを説明する。
【００２４】（１）命令の２バイト目に第１表のアドレ
ッシング・モード部を有しない場合従来例と同じく、ア
ドレッシング・モード部を有しないのでＯＰＣＴ１１５
がインアクティブとなり、セレクタ１２０にてパスＡの
オペレーション・エントリが選択される。次にセレクタ
１３０にて、命令の制御開始のタイミング信号ＭＳＴＬ
／ＭＲＤＹのアクティブにより、パスＫのオペレーショ
ン・エントリが選択される。このオペレーション・エン
トリはＭＩＲ１３１にラッチされ、μＲＯＭ１３２に格
納されたオペレーション部に対応したマイクロプログラ
ムの開始番地を指定する。そして、該開始番地に格納さ
れたマイクロプログラムの内容がＭＳＴＬ１３３にラッ
チされる。ＭＳＴＬ１３３にラッチされた内容には、マ
イコン各部を制御するための種々の制御信号と、ネクス
トアドレス等からなる。
ッシング・モード部を有しない場合従来例と同じく、ア
ドレッシング・モード部を有しないのでＯＰＣＴ１１５
がインアクティブとなり、セレクタ１２０にてパスＡの
オペレーション・エントリが選択される。次にセレクタ
１３０にて、命令の制御開始のタイミング信号ＭＳＴＬ
／ＭＲＤＹのアクティブにより、パスＫのオペレーショ
ン・エントリが選択される。このオペレーション・エン
トリはＭＩＲ１３１にラッチされ、μＲＯＭ１３２に格
納されたオペレーション部に対応したマイクロプログラ
ムの開始番地を指定する。そして、該開始番地に格納さ
れたマイクロプログラムの内容がＭＳＴＬ１３３にラッ
チされる。ＭＳＴＬ１３３にラッチされた内容には、マ
イコン各部を制御するための種々の制御信号と、ネクス
トアドレス等からなる。
【００２５】また、従来例と同じくＭＩＲ１３１の内容
はＳＭＡＭ１３４にラッチされ、そのときのＭＳＴＬ１
３３の制御信号にＭＳＴＬ／ＣＡＬＬ信号が含まれてい
ればＳＭＡ１４１にラッチされる。そして、そのサブル
ーチンからリターンするタイミングでＭＳＴＬ１３３か
らＭＳＴＬ／ＲＥＴ信号が出力されると、戻り番地のパ
スＪが選択されることにより、リターンが遂行される。
はＳＭＡＭ１３４にラッチされ、そのときのＭＳＴＬ１
３３の制御信号にＭＳＴＬ／ＣＡＬＬ信号が含まれてい
ればＳＭＡ１４１にラッチされる。そして、そのサブル
ーチンからリターンするタイミングでＭＳＴＬ１３３か
らＭＳＴＬ／ＲＥＴ信号が出力されると、戻り番地のパ
スＪが選択されることにより、リターンが遂行される。
【００２６】オペレーション部に対する一連のマイクロ
プログラムが実行され、その最後のステップでＭＳＴＬ
１３３からＭＳＴＬ／ＭＲＤＹ信号が出力されると、次
の命令に対するシーケンサの処理が開始される。
プログラムが実行され、その最後のステップでＭＳＴＬ
１３３からＭＳＴＬ／ＭＲＤＹ信号が出力されると、次
の命令に対するシーケンサの処理が開始される。
【００２７】（２）命令の２バイト目に第１表のアドレ
ッシング・モード部を有する場合従来例と同じく、アド
レッシング・モード部を有するのでＯＰＣＴ１１５がア
クティブとなり、セレクタ１２０にてパスＢのメモリア
ドレス計算エントリが選択される。以下、（１）と同様
に、セレクタ１３０にて、命令の制御開始のタイミング
信号ＭＳＴＬ／ＭＲＤＹのアクティブにより、パスＫの
メモリアドレス計算エントリが選択、ＭＩＲ１３１にラ
ッチされ、μＲＯＭ１３２に格納されたメモリアドレス
計算エントリに対応したマイクロプログラムの開始番地
を指定する。そして、該開始番地に格納されたマイクロ
プログラムの内容がＭＳＴＳ１３３にラッチされる。
ッシング・モード部を有する場合従来例と同じく、アド
レッシング・モード部を有するのでＯＰＣＴ１１５がア
クティブとなり、セレクタ１２０にてパスＢのメモリア
ドレス計算エントリが選択される。以下、（１）と同様
に、セレクタ１３０にて、命令の制御開始のタイミング
信号ＭＳＴＬ／ＭＲＤＹのアクティブにより、パスＫの
メモリアドレス計算エントリが選択、ＭＩＲ１３１にラ
ッチされ、μＲＯＭ１３２に格納されたメモリアドレス
計算エントリに対応したマイクロプログラムの開始番地
を指定する。そして、該開始番地に格納されたマイクロ
プログラムの内容がＭＳＴＳ１３３にラッチされる。
【００２８】以降メモリアドレス計算エントリに対応す
る一連のマイクロプログラムが遂行されるが、その最後
のステップではメモリアドレス計算に固有の動作とし
て、ＭＳＴＬ１３３からＭＳＴＬ／ＲＥＴ信号が出力さ
れる。すると、セレクタ１３０ではパスＪが選択され、
ＳＭＡ１４１に格納されていた、オペレーション・エン
トリがＭＩＲ１３１にラッチされる。
る一連のマイクロプログラムが遂行されるが、その最後
のステップではメモリアドレス計算に固有の動作とし
て、ＭＳＴＬ１３３からＭＳＴＬ／ＲＥＴ信号が出力さ
れる。すると、セレクタ１３０ではパスＪが選択され、
ＳＭＡ１４１に格納されていた、オペレーション・エン
トリがＭＩＲ１３１にラッチされる。
【００２９】この後の動作は上記（１）のオペレーショ
ン・エントリに対応する動作と同様であり、オペレーシ
ョン部に対する一連のマイクロプログラムが実行され、
その最後のステップでＭＳＴＬ１３３からＭＳＴＬ／Ｍ
ＲＤＹが出力されると、次の命令に対するシーケンサの
処理が開始される。
ン・エントリに対応する動作と同様であり、オペレーシ
ョン部に対する一連のマイクロプログラムが実行され、
その最後のステップでＭＳＴＬ１３３からＭＳＴＬ／Ｍ
ＲＤＹが出力されると、次の命令に対するシーケンサの
処理が開始される。
【００３０】以上の、本例のシーケンサの２動作を再び
整理して比較してみると、（１）では、命令の１バイト
目のオペレーション部からマイクロプログラムを実行す
るのに対し、（２）では、命令の２バイト目のアドレッ
シング・モード部に対応するメモリアドレス計算の為の
マイクロプログラムをまず実行する。そしてこの計算実
行の最終タイミングに信号ＭＳＴＬ／ＲＥＴが出力さ
れ、あらかじめ命令処理の開始時にラッチＳＭＡ１４１
に格納していたオペレーション・エントリをもとに命令
の１バイト目（オペレーション部）に対応するマイクロ
プログラムを続行する。
整理して比較してみると、（１）では、命令の１バイト
目のオペレーション部からマイクロプログラムを実行す
るのに対し、（２）では、命令の２バイト目のアドレッ
シング・モード部に対応するメモリアドレス計算の為の
マイクロプログラムをまず実行する。そしてこの計算実
行の最終タイミングに信号ＭＳＴＬ／ＲＥＴが出力さ
れ、あらかじめ命令処理の開始時にラッチＳＭＡ１４１
に格納していたオペレーション・エントリをもとに命令
の１バイト目（オペレーション部）に対応するマイクロ
プログラムを続行する。
【００３１】また、従来例と本例が異なるのは、命令処
理の開始時にオペレーション・エントリを格納するため
に、従来例では専用の１組のラッチが設けられていた
が、本例ではマイクロプログラムのサブルーチンコール
で戻り番地を格納するために使用されるラッチＳＭＡ１
４１を兼用していること、及び関連するセレクタの構成
とラッチタイミングの論理に違いがあることである。
理の開始時にオペレーション・エントリを格納するため
に、従来例では専用の１組のラッチが設けられていた
が、本例ではマイクロプログラムのサブルーチンコール
で戻り番地を格納するために使用されるラッチＳＭＡ１
４１を兼用していること、及び関連するセレクタの構成
とラッチタイミングの論理に違いがあることである。
【００３２】なお、（２）で、命令のアドレッシング・
モード部の処理をオペレーション部の処理に対し先行さ
せる理由は従来例と同様、メモリ・データを最初に必要
とするような命令を高速に実行することに適しているた
めである。
モード部の処理をオペレーション部の処理に対し先行さ
せる理由は従来例と同様、メモリ・データを最初に必要
とするような命令を高速に実行することに適しているた
めである。
【００３３】本発明の第２の実施例であるシーケンサ３
００は、図４に示すような、命令の１バイト目がプリフ
ィクス・コードである場合にも対応する。プリフィクス
・コードとは、図２で示したような命令の直前に付加す
るものであり、その命令の動作の一部を変更するなどの
修飾機能を有するものである。
００は、図４に示すような、命令の１バイト目がプリフ
ィクス・コードである場合にも対応する。プリフィクス
・コードとは、図２で示したような命令の直前に付加す
るものであり、その命令の動作の一部を変更するなどの
修飾機能を有するものである。
【００３４】図４に、シーケンサ３００の説明に必要な
シーケンサ１００の主要部の構成を示す。実施例１と異
なる点は、内部バス１１１に接続されたプリフィクスデ
コーダ３１０とその出力信号ＰＲＦ３１１が付加された
ことである。
シーケンサ１００の主要部の構成を示す。実施例１と異
なる点は、内部バス１１１に接続されたプリフィクスデ
コーダ３１０とその出力信号ＰＲＦ３１１が付加された
ことである。
【００３５】プリフィクスデコーダ３１０は、命令キュ
ー１１０に取り込まれた命令コードが内部バス１１１に
出力されると、その１バイト目を入力し、それがプリフ
ィクス・コードであった場合にＰＲＦ３１１をアクティ
ブにし、一方プリフィクス・コードでなかった場合にイ
ンアクティブにする。また、プリフィクス・コードは、
第２図で示した命令の１バイト目（オペレーション部）
と同様にオペレーション・エントリ生成部でオペレーシ
ョン・エントリに変換され、アドレッシング・モード部
を有しない命令と同様に処理される。
ー１１０に取り込まれた命令コードが内部バス１１１に
出力されると、その１バイト目を入力し、それがプリフ
ィクス・コードであった場合にＰＲＦ３１１をアクティ
ブにし、一方プリフィクス・コードでなかった場合にイ
ンアクティブにする。また、プリフィクス・コードは、
第２図で示した命令の１バイト目（オペレーション部）
と同様にオペレーション・エントリ生成部でオペレーシ
ョン・エントリに変換され、アドレッシング・モード部
を有しない命令と同様に処理される。
【００３６】つまりシーケンサ３００では、プリフィク
ス・コードは単独の１バイト命令として処理され、後続
の命令は別命令として処理される。但し、プリフィクス
デコーダ３１０から出力されるＰＲＦ３１１信号や不図
示のその他のプリフィクスに関わるデコード信号は、後
続の命令を修飾するために、この後続の命令の処理が終
了するまで不図示の回路により保持される。
ス・コードは単独の１バイト命令として処理され、後続
の命令は別命令として処理される。但し、プリフィクス
デコーダ３１０から出力されるＰＲＦ３１１信号や不図
示のその他のプリフィクスに関わるデコード信号は、後
続の命令を修飾するために、この後続の命令の処理が終
了するまで不図示の回路により保持される。
【００３７】
【発明の効果】本発明では、メモリ・データを処理の最
初に必要とするような命令を高速に実行する為に必要と
なるオペレーション・エントリを格納するためのラッチ
を、マイクロプログラムのサブルーチンコールで戻り番
地を格納するために使用されるラッチと兼用している。
初に必要とするような命令を高速に実行する為に必要と
なるオペレーション・エントリを格納するためのラッチ
を、マイクロプログラムのサブルーチンコールで戻り番
地を格納するために使用されるラッチと兼用している。
【００３８】このため、同じ目的で従来例で設けられて
いた専用の１組のラッチが、本発明によれば不要とな
り、ハードウェアの増加を抑えている。
いた専用の１組のラッチが、本発明によれば不要とな
り、ハードウェアの増加を抑えている。
【００３９】なお、本発明では、オペレーション・エン
トリを格納するためのラッチとサブルーチンコールで戻
り番地を格納するために使用されるラッチとを兼用して
いるため、オペレーション部の実行に先行するメモリア
ドレス計算の実行中はサブルーチンコールを使用できな
いが、メモリアドレスの計算は実際単純でありサブルー
チンコールを要することはないので、不都合を生じるこ
とはない。
トリを格納するためのラッチとサブルーチンコールで戻
り番地を格納するために使用されるラッチとを兼用して
いるため、オペレーション部の実行に先行するメモリア
ドレス計算の実行中はサブルーチンコールを使用できな
いが、メモリアドレスの計算は実際単純でありサブルー
チンコールを要することはないので、不都合を生じるこ
とはない。
【図１】実施例１のシーケンサの主要部の構成図であ
る。
る。
【図２】メモリをリード／ライトする命令の構成図であ
る。
る。
【図３】実施例２のシーケンサの主要部の構成図であ
る。
る。
【図４】プリフィクス・コードの付加されたメモリをリ
ード／ライトする命令の構成図である。
ード／ライトする命令の構成図である。
【図５】従来例のシーケンサの主要部の構成図である。
【図６】アドレッシング・モードの種類を示す図であ
る。
る。
１１０ 命令キュー １１１ 内部バス １１２ オペレーション・エントリ生成部 １１３ メモリアドレス計算エントリ生成部 １１４ 命令デコーダ １１５ ＯＰＣＴ信号 １２０，１３０，１４０，５３０ セレクタ １３１ ＭＩＲラッチ １３２ マイクロプログラムＲＯＭ １３３ ＭＳＴＬラッチ １３４ ＳＭＡＭラッチ １４１ ＳＭＡラッチ ３１０ プリフィクス・デコーダ ３１１ ＰＲＦ信号 ５２１ ＳＩＥＭラッチ ５２２ ＳＩＥラッチ
Claims (1)
- 【請求項１】 命令の動作を指定する命令コードのフィ
ールドからマイクロプログラムの開始番地を生成する第
１の番地生成手段と、アクセスするメモリのアドレス計
算方法を指定する命令コードのフィールドからマイクロ
プログラムの開始番地を生成する第２の番地生成手段
と、命令の処理開始タイミングには前記第１の番地生成
手段から生成される開始番地を、一方マイクロプログラ
ムのサブルーチンコール・タイミングには前記サブルー
チンからの復帰アドレスを、選択的に格納する番地格納
手段とを有することを特徴とするマイクロプログラム・
シーケンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11003991A JP2601055B2 (ja) | 1991-05-15 | 1991-05-15 | マイクロプログラム・シーケンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11003991A JP2601055B2 (ja) | 1991-05-15 | 1991-05-15 | マイクロプログラム・シーケンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04337832A JPH04337832A (ja) | 1992-11-25 |
| JP2601055B2 true JP2601055B2 (ja) | 1997-04-16 |
Family
ID=14525564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11003991A Expired - Fee Related JP2601055B2 (ja) | 1991-05-15 | 1991-05-15 | マイクロプログラム・シーケンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601055B2 (ja) |
-
1991
- 1991-05-15 JP JP11003991A patent/JP2601055B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04337832A (ja) | 1992-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |
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