JP3369227B2 - プロセッサ - Google Patents

プロセッサ

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JP3369227B2
JP3369227B2 JP29852692A JP29852692A JP3369227B2 JP 3369227 B2 JP3369227 B2 JP 3369227B2 JP 29852692 A JP29852692 A JP 29852692A JP 29852692 A JP29852692 A JP 29852692A JP 3369227 B2 JP3369227 B2 JP 3369227B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1678—Details of memory controller using bus width

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、外部メモリのデータ
幅に応じて、外部メモリへのアクセスの際に使用するデ
ータ幅を可変することができるプロセッサに関する。
【０００２】
【従来の技術】取り扱うデータ幅が異なるマイクロプロ
セッサと外部メモリを使用してシステムを構築する場合
には、データ幅の相違を調整する必要が生じる。
【０００３】以下に、例えばデータバス幅が３２ビット
のマイクロプロセッサと、プログラム（命令）格納用の
８ビットのＲＯＭと、データ格納用の８ビットのＲＡＭ
を４つ用いて構成されたシステムを一例として、データ
幅調整の従来技術とその問題点について説明する。
【０００４】まず、データ幅を調整する機能がマイクロ
プロセッサに備えられていない場合は、図１６に示すよ
うに、ＭＰＵ１０１の３２ビットのデータバス１０２と
８ビットのＲＯＭ１０３とをバス幅変換回路１０４を介
して接続し、ＲＯＭ１０３から読出された８ビットの命
令を３２ビット構成の命令に変換してＭＰＵ１０１に供
給するという手法がある。
【０００５】また、バス幅変換回路１０４を使用しない
場合には、図１７に示すようにＲＯＭ１０３を４個使用
してデータバス１０２にそれぞれ接続し、データバス１
０２のバス幅とＲＯＭ１０３全体としての出力ビット幅
を３２ビットに揃えるという手法がある。
【０００６】図１６に示す手法にあっては、バス幅を変
換するバス幅変換回路１０４が必要となり、図１７に示
す手法にあっては、１個のＲＯＭ１０３で十分にシステ
ムが構成できるにもかかわらず余分に３個のＲＯＭが必
要となる。このため、両手法ともに、構成が大型化する
とともにシステムのコストが上昇することになる。
【０００７】一方、一部のマイクロプロセッサには、外
部からの信号によってデータバスのバス幅を半固定的に
変更できるものがある。このようなマイクロプロセッサ
を使用した場合には、図１８に示すように、外部からの
信号によりデータバス１０５のバス幅を８ビットに設定
し、４個のＲＡＭ１０６をデータバス１０５に対して並
列接続するという手法がある。
【０００８】しかしながら、このような手法にあって
は、８ビットのＲＡＭ１０６を４個使用しているにもか
かわらず、ＲＡＭ１０６のデータ幅は８ビットとなり、
図１６乃至図１７に示した構成に比べて、データのビッ
ト幅が減少することになる。このため、システムの処理
能が低下し、性能の低下を招くことになる。
【０００９】これに対して、上述したような不具合を解
消する機能を備えたマイクロプロセッサがある。この機
能は、ダイナミックバスサイジング機能と呼ばれ、バス
サイクル毎にそのバス幅を指定する信号をマイクロプロ
セッサに入力することにより、必要に応じてプロセッサ
が自動的にバスサイクルを繰り返し行う機能であり、モ
トローラ社製のマイクロプロセッサ「ＭＣ６８０２０」
をはじめとする多くのプロセッサに採用されている。
【００１０】このようなダイナミックバスサイジング機
能では、バスサイクル毎にバス幅を指定する信号が必要
となるため、それぞれのバスサイクルでアクセスされる
外部メモリのビット幅を認識する必要がある。このた
め、図１９に示すように、ダイナミックバスサイジング
機能を有するＭＰＵ１０７のアドレスバス１０８に与え
られたアドレス信号をデコードして、アクセスされる外
部メモリを判別し、判別された外部メモリのデータ幅に
応じたバス幅指定信号（ＤＳＩＺＫ＃）を生成する回路
１０９がシステムの構築に必要不可欠となる。
【００１１】このような回路１０９によって生成された
バス幅指定信号が、それぞれのバスサイクル毎にＭＰＵ
１０７に与えられるわけであるが、ダイナミックバスサ
イジング機能を備えたプロセッサを使用して構成された
図２０に示すようなシステムにあっては、バス幅指定信
号は、ＭＰＵ１１０から出力されるアドレス信号をメモ
リ１１１に与えるアドレスドライバ１１２と、アドレス
ドライバ１１２の出力をデコードしてメモリ１１１の選
択信号（ＣＳ）を生成するアドレスデコーダ１１３と、
アドレスデコーダ１１２の選択信号から選択されたメモ
リのビット幅に応じてバス幅指定信号を生成するバス幅
指定信号生成回路１１４とによって生成される。
【００１２】したがって、バス幅指定信号が生成される
タイミングを示す図２１のタイミングチャートに示すよ
うに、メモリ１１１のアクセスに許されるバスサイクル
の時間をｔcyc 、クロック信号に同期してＭＰＵ１１０
から出力されるアドレス信号の遅延時間をｔa 、アドレ
ス信号のアドレスドライバ１１２による遅延時間を
ｔb 、アドレスデコーダ１１３による遅延時間をｔc 、
生成回路１１４による信号生成に必要な時間をｔd 、バ
ス幅指定信号のセットアップ時間をｔe とすると、セッ
トアップ時間ｔe は次式で示すようになる。
【００１３】 ｔcyc −（ｔa ＋ｔb ＋ｔc ＋ｔd ）＞ｔe したがって、クロック信号すなわち動作周波数を高めて
バスサイクル時間を短縮しようとすると、上式から明ら
かなように、バス幅指定信号のセットアップ時間が短か
くなり、タイミングが厳しくなる。このため、バス幅指
定信号のセットアップ時間の余裕なくなり、誤動作が生
じるおそれがある。また、バスサイクル時間のより一層
の短縮が要求される場合には、バス幅指定信号の出力条
件を満足させることができなくなり、高速動作の障害と
なる。
【００１４】また、上述したダイナミックバスサイジン
グ機能と類似した機能を有するマイクロプロセッサが、
特開平３−９８１４５号公報に提案されている。
【００１５】このマイクロプロセッサは、アクセスしよ
うとするデータのアドレス領域に応じてバス幅を動的に
変化させる機能を備えている。このようなマイクロプロ
セッサにあっても、バス幅を指定する信号の生成は、ダ
イナミックバスサイジング機能を有するプロセッサと同
様にアドレス信号のデコード結果に基づいており、この
アドレス信号のデコード結果と特定アドレスとの比較結
果の後にバス幅を指定する信号が生成されている。
【００１６】このため、デコード動作ならびに比較動作
をプロセッサの内部で行う場合であっても、バス幅を指
定する信号を生成するまでに時間がかかり上述したと同
様の不具合を招くことになる。
【００１７】
【発明が解決しようとする課題】以上説明したように、
データ幅の異なるプロセッサと外部メモリを用いて構築
されたシステムにおけるデータ幅を調整する従来の手法
にあっては、データ幅を調整するめの専用の構成を必要
としたり、外部メモリの使用が非効率的となり、構成の
大型化ならびにシステムコストの増加を招いていた。
【００１８】また、データバス幅を外部からの信号にし
たがって半固定的に変更するプロセッサを用いてシステ
ムを構成した場合には、外部メモリの有効利用が図られ
ず、処理能力の低下を招いていた。
【００１９】一方、ダイナミックバスサイジング機能又
はこれに類似する機能を備えたマイクロプロセッサを用
いてシステムを構成した場合には、動作周波数の向上に
ともなって動作タイミングに余裕がなくなり、高速動作
が困難になるという不具合を招いていた。
【００２０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、外部にデータ
幅の異なるメモリを接続した場合に、システムコストの
増加や処理能力の低下を招くことなく、データ幅の調整
が可能となり、かつ動作周波数の向上にともなう動作マ
ージンの減少を回避して、高速動作を達成し得るプロセ
ッサを提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、命令フェッチ要求により外部メモリか
ら命令をフェッチし、データアクセス要求により外部メ
モリとの間でデータの転送を行い、フェッチした命令を
実行処理し、命令をフェッチする際に、命令をフェッチ
するアドレスがプロセッサから出力される前に、命令フ
ェッチのバスサイクルであることを示す第１のバスアク
セスタイプ信号を出力し、データをアクセスする際に、
データをアクセスするアドレスがう前記プロセッサから
出力される前に、データアクセスのバスサイクルである
ことを示す第２のバスアクセスタイプ信号を出力するプ
ロセッサコア部と、プロセッサと外部メモリとの間で転
送される情報の転送路となる外部データバスと、前記プ
ロセッサコア部に入出力される情報の転送路となる内部
データバスと、命令フェッチのバスサイクル時における
前記外部データバスのバス幅を指定する第１のバス幅指
定情報と、データアクセスのバスサイクル時における前
記外部データバスのバス幅を指定する第２のバス幅指定
情報を保持する記憶手段と、バスサイクル時に使用可能
となるバス幅の前記外部データバスと前記内部データバ
スとの接続を切り換えて、情報転送路を形成するバス切
換え手段と、前記プロセッサコア部から出力される第１
のバスアクセスタイプ信号と前記記憶手段に保持された
第１のバス幅指定情報に基づいて、前記プロセッサコア
部の命令フェッチ要求により前記外部データバスのバス
幅を指定し、前記プロセッサコア部から出力される第２
のバスアクセスタイプ信号と前記記憶手段に保持された
第２のバス幅指定情報に基づいて、前記プロセッサコア
部のデータアクセス要求により前記外部データバスのバ
ス幅を指定し、それぞれ指定されたバス幅で情報の転送
が行われるように、前記バス切換え手段の切換え動作を
制御するバス切換え制御手段と、リセット信号が有効の
場合は、外部から与えられる前記外部データバスのバス
幅を指定する情報を選択し、リセット信号が無効の場合
は、内部から与えられる前記外部データバスのバス幅を
指定する情報を選択し、選択した情報を前記記憶手段の
初期値として設定する選択手段とを有することを特徴と
する。
【００２２】
【作用】上記構成において、この発明は、命令フェッチ
のバスサイクル又はデータアクセスのバスサイクルが開
始される前に、それぞれのバスサイクルにおける外部デ
ータバスのバス幅を設定し、設定したバス幅で情報の転
送を行なうようにしている。
【００２３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００２４】図１はこの発明の一実施例に係るプロセッ
サの構成を示す図である。同図に示す実施例のプロセッ
サは、内部に設定されたバス幅にしたがって、命令のフ
ェッチとオペランドのアクセスとでそれぞれ別々にバス
幅を指定するようにしたものである。
【００２５】図１において、３２ビットのプロセッサ
（ＭＰＵ）１は、ＭＰＵ１の主要な機能を果たすＭＰＵ
コア部２と、バス幅を指定する情報が保持される制御レ
ジスタ３と、３２ビット幅の外部データバス（Ｄ０〜Ｄ
３１）６と３２ビット幅の内部データバス（ＩＢＤ０〜
ＩＢＤ３１）８のバス幅変換を制御するバスステート制
御回路４と、このバスステート制御回路４の制御の下に
バス幅を変換するバス切換え回路５とを主要な構成要素
として備え、例えば図２に示すように、プログラム（命
令）格納用の８ビットのＲＯＭと、データ格納用の８ビ
ットのＲＡＭを４つ使用したシステムを構築する。
【００２６】ＭＰＵコア部２は、３２ビットのアドレス
信号とデータを取り扱い、図３に示すように、命令フェ
ッチユニット２1 、命令デコードユニット２2 ・実行ユ
ニット２3 を備えている。命令フェッチユニット２
1 は、命令のフェッチを要求する際に、外部に接続され
たメモリへのアクセス要求信号となり、バスサイクルの
種類を示すバスアクセスタイプ（ＢＡＴ（０））信号を
出力する。また、実行ユニット２3 は命令を実行するに
あたってオペランドデータをアクセスする際に、上記と
同様に外部に接続されたメモリへのアクセス要求信号と
なり、バスサイクルの種類を示すバスアクセスタイプ
（ＢＡＴ（１））信号を出力する。
【００２７】したがって、ＢＡＴ（０，１）信号が例え
ば“１，０”である場合は、これから実行しようとする
バスサイクルが命令フェッチのためのバスサイクルであ
り、一方、ＢＡＴ（０，１）信号が例えば“０，１”で
ある場合には、これから実行しようとするバスサイクル
がデータアクセスのためのバスサイクルであることにな
る。すなわち、この２つのＢＡＴ（０，１）信号によっ
てバスサイクルの種類が判明することになる。
【００２８】また、このＢＡＴ信号は、外部メモリをア
クセスする際に必要となるアドレス信号がＭＰＵ１から
出力される前にＭＰＵコア部２から出力される。このた
め、バスサイクルの種類は、バスサイクルの開始時には
判明していることになる。
【００２９】制御レジスタ３は、外部データバス６のう
ち実際にデータ転送に使用する外部データバス６のバス
幅を指定する情報を保持するレジスタであり、図４に示
すように、４ビットのフィールドから構成されている。
フィールドＲ０，Ｒ１は、オペランドアクセス時に使用
する外部データバス６のバス幅を指定するフィールドで
あり、フィールドＲ０，Ｒ１の値により８ビット、１６
ビット、３２ビットのバス幅の指定が可能となる。一
方、フィールドＲ２，Ｒ３は、命令フェッチ時に使用す
る外部データバス６のバス幅を指定するフィールドであ
り、フィールドＲ２，Ｒ３の値により８ビット，１６ビ
ット、３２ビットのバス幅の指定が可能となる。
【００３０】この制御レジスタ３は、プロセッサ１の初
期化のためのリセット信号がセレクタ７に入力されてい
る時には、外部から与えられるバス幅指定信号がセレク
タ７によって選択されて入力される。一方、プロセッサ
１が通常動作を行っている時には、ＭＰＵコア部２から
内部データバス８を介して与えられるバス幅指定信号が
セレクタ７によって選択されて入力され、また、制御レ
ジスタ３の内容は内部データバス８を介してＭＰＵコア
部２に与えられる。
【００３１】このように、外部データバス６の実質的な
バス幅は、プロセッサ１の初期化の際には外部から与え
られるバス幅指定信号により初期値として設定され、以
後必要に応じてプログラムにより変更可能に設定され
る。
【００３２】バスステート制御回路４は、図５に示すよ
うに、制御レジスタ３の内容（Ｒ０〜Ｒ３）とＭＰＵコ
ア部２から与えられるバスアクセスタイプ（ＢＡＴ）信
号を受けて、バス幅指定信号Ｂ８，Ｂ１６，Ｂ３２を生
成するバス幅指定信号生成回路１１と、この生成回路１
１によって生成されたバス幅指定信号Ｂ８，Ｂ１６，Ｂ
３２とＭＰＵコア部２から与えられる内部バスサイクル
開始信号ＩＢＢＳ及び外部バスサイクル終了信号ＤＣを
受けて、バス切換え回路５の切換え動作を制御する切換
え制御信号Ｓ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０と内部バス
サイクル終了信号ＩＢＤＣ及び外部バスサイクル開始信
号ＢＳを生成するバスステート制御信号生成回路１２と
から構成されている。
【００３３】バス幅指定信号生成回路１１は、例えば図
６に示すように、論理ゲートから構成され、表１に示す
ように、入出力の論理を実現している。
【００３４】
【表１】 すなわち、ＢＡＴ信号によってオペランドアクセスが設
定された場合の外部データバス６のバス幅は、制御レジ
スタＲ０，Ｒ１が“０，０”で８ビットとなり切換え制
御信号Ｂ２が“１”となり、Ｒ０，Ｒ１が“０，１”で
１６ビットとなり信号Ｂ１６が“１”、Ｒ０，Ｒ１が
“１，０”で３２ビットとなり信号Ｂ３２が“１”とな
る。
【００３５】一方、ＢＡＴ信号によって命令フェッチが
設定された場合の外部データバス６のバス幅は、Ｒ０，
Ｒ１が“０，０”で８ビットとなり信号Ｂ２が“１”と
なり、Ｒ０，Ｒ１が“０，１”で１６ビットとなり信号
Ｂ１６が“１”、Ｒ０，Ｒ１が“１，０”で３２ビット
となり信号Ｂ３２が“１”となる。
【００３６】バスステート制御信号生成回路１２は、図
７の状態遷移図に示すように、バス切換え回路５の切換
え動作を制御する切換え制御信号Ｓ２，Ｓ４，Ｓ６，Ｓ
８，Ｓ１０を生成する。
【００３７】図７において、それぞれの状態はクロック
信号の立ち上がりに同期して遷移し、状態Ｓ１はバスサ
イクルの行われていない状態であり、状態Ｓ２，Ｓ４，
Ｓ６，Ｓ８，Ｓ１０は外部バスサイクル終了信号（Ｄ
Ｃ）がロウレベルにならない場合にはウェイト状態とな
り、現在の状態が維持される。
【００３８】図７において、外部データバス６のバス幅
が、バスサイクルが開始される際に３２ビットに設定さ
れて、バス幅指定信号Ｂ３２が出力された場合に、内部
バスサイクルが開始されて（内部バスサイクル開始信
号、ＩＢＢＳ信号＝ロウレベル）、外部バスサイクルが
開始されると（外部バスサイクル開始信号、ＢＳ信号＝
ロウレベル）、状態Ｓ１から状態Ｓ２に遷移して、切換
え制御信号Ｓ２が出力され、３２ビットの情報（オペラ
ンドデータ又は命令）が外部データバス６及び内部デー
タバス８を介して転送される。転送が終了すると（外部
バスサイクル終了信号、ＤＣ信号＝ロウレベル）、状態
２から状態１に遷移する。
【００３９】外部データバス６のバス幅が、バスサイク
ルが開始される際に１６ビットに設定されて、バス幅指
定信号Ｂ１６が出力された場合に、内部バスサイクル及
び外部バスサイクルが開始されると、状態１から状態２
に遷移して、切換え制御信号Ｓ２が出力され、１６ビッ
トの情報が転送される。転送が終了すると（ＤＣ信号＝
ロウレベル）、状態２から状態３へ遷移する。状態３に
遷移すると、再び外部バスサイクルが開始されて、状態
３から状態４へ遷移し、切換え信号Ｓ４が出力され、１
６ビットの情報が転送される。転送が終了すると、状態
４から状態１へ遷移し、これにより、３２ビットの情報
が２回の外部バスサイクルで１６ビットづつ転送され
る。
【００４０】外部データバス６のバス幅が、バスサイク
ルが開始される際に８ビットに設定されて、バス幅指定
信号Ｂ８が出力された場合に、内部バスサイクル及び外
部バスサイクルが開始されると、状態１から状態２→状
態５→状態６→状態７→状態８→状態９→状態１０へと
遷移し、状態２，６，８，１０のそれぞれの状態で外部
バスサイクルが開始され、８ビットの情報がそれぞれ転
送される。したがって、３２ビットの情報が４回の外部
バスサイクル（状態２，６，８，１０）で８ビットづつ
転送される。
【００４１】バスステート制御信号生成回路１２におい
て、外部バスサイクル開始信号（ＢＳ信号）と、内部バ
スサイクル終了信号（ＩＢＤＣ信号）は、図８に示すよ
うに構成された論理ゲートにより生成される。
【００４２】バス切換え回路５は、図９に示すように、
セレクタ１３〜１６と、セレクタ切換え信号生成回路１
７とから構成されており、データをラッチするメモリデ
ータレジスタ（ＭＤＲ）９を介して内部データバス８に
接続されている。
【００４３】セレクタ１３〜１６は、指定された外部デ
ータバス６のバス幅で情報が転送されるように、内部デ
ータバス８と外部データバス６とを８ビット単位で切換
え接続し、例えば図１０乃至図１３に示すように構成さ
れる。
【００４４】セレクタ１３は、バス幅が３２ビット、１
６ビット、８ビットのいずれに指定された場合であって
も、外部データバスＤ０〜Ｄ７と内部データバスＩＢＤ
Ｂ０〜７とを、セレクタ切換え信号Ｓ２Ｒ，Ｓ２Ｗにし
たがってバッファ接続する。セレクタ１３は、信号Ｓ２
Ｒが与えられると、外部メモリから読出された情報を外
部データバスＤ０〜Ｄ７から内部データバスＩＢＤＢ０
〜７へバッファして転送し、信号Ｓ２Ｗが与えられる
と、ＭＰＵコア部２から読出された情報を内部データバ
スＩＢＤＢ０〜７から外部データバスＤ０〜Ｄ７へバッ
ファして転送する。
【００４５】なお、「Ｒ」が付記されたセレクタ切換え
信号がセレクタ１３〜１６に与えられた場合には、外部
メモリから読出された情報が外部データバス６から内部
データバス８にバッファ転送されてＭＰＵコア部２に与
えられ，「Ｗ」が付記されたセレクタ切換え信号がセレ
クタ１３〜１６に与えられた場合には、ＭＰＵコア部２
から出力された情報が内部データバス８から外部データ
バス６にバッファ転送されて外部メモリに書込まれる。
【００４６】セレクタ１４は、外部データバス６のバス
幅が３２ビットに指定された場合は、外部データバスＤ
８〜Ｄ１５と内部データバスＩＢＤ８〜ＩＢＤ１５とを
バッファ接続し、外部データバス６のバス幅が８ビット
に指定された場合には、外部データバスＤ０〜Ｄ７と内
部データバスＩＢＤ８〜ＩＢＤ１５とをバッファ接続す
る。
【００４７】セレクタ１５は、バス幅が３２ビットに指
定された場合は、外部データバスＤ１６〜Ｄ２３と内部
データバスＩＢＤ１６〜ＩＢＤ２３をバッファ接続し、
バス幅が１６ビットあるいは８ビットに指定された場合
には、外部データバスＤ０〜Ｄ７と内部データバスＩＢ
Ｄ１６〜ＩＢＤ２３をバッファ接続する。
【００４８】セレクタ１６は、バス幅が３２ビットに指
定された場合は、外部データバスＤ２４〜Ｄ３１と内部
データバスＩＢＤ２４〜ＩＢＤ３１とをバッファ接続
し、バス幅が１６ビットに指定された場合は、外部デー
タバスＤ８〜Ｄ１５と内部データバスＩＢＤ２４〜ＩＢ
Ｄ３１とをバッファ接続し、バス幅が８ビットに指定さ
れた場合には、外部データバスＤ０〜Ｄ８と内部データ
バスＩＢＤ２４〜ＩＢＤ３１とをバッファ接続する。
【００４９】セレクタ切換信号生成回路１７は、図１０
乃至図１３に示すそれぞれのセレクタ１３〜セレクタ１
６を切換え制御するセレクタ切換え制御信号Ｓ２Ｒ，Ｓ
２Ｗ，Ｓ４Ｒ，Ｓ４Ｗ，Ｓ６Ｒ，Ｓ６Ｗ，Ｓ８Ｒ，Ｓ８
Ｗ，Ｓ１０Ｒ，Ｓ１０Ｗを生成する回路であり、例えば
図１４に示すように論理ゲートから構成される。
【００５０】このように構成された本発明の一実施例に
あっては、図１５に示すようなタイミングでバスサイク
ルが実行される。
【００５１】まず、バスサイクルが開始される前に、Ｍ
ＰＵコア部２の命令フェッチユニット２1 又は実行ユニ
ット２3 から命令フェッチ又はデータアクセスが要求さ
れて、バスアクセスタイプ信号（ＢＡＴ信号）がＭＰＵ
コア部２からバスステート制御回路４のバス幅指定信号
生成回路１１に与えられると、制御レジスタ３に設定さ
れたバス幅を指定する情報にしたがってバス幅指定信号
Ｂ８，Ｂ１６，Ｂ３２が生成される。
【００５２】例えば、バス幅が３２ビットに指定され
て、外部メモリから３２ビットの情報（Ａ〜Ｄ）をＭＰ
Ｕ１に読込む場合は、図１５に示すように、内部バスサ
イクルと外部バスサイクルがそれぞれＩＢＢＳ信号、Ｂ
Ｓ信号がロウレベルになることによって開始されると、
状態１から状態２へ遷移した時に、外部メモリから外部
データバス６に読出された情報（Ａ〜Ｄ）はバス切換え
回路５を介してバス幅が切換えられることなくメモリデ
ータレジスタ９にラッチされ、内部データバス８を介し
てＭＰＵコア部２に与えられる。
【００５３】次に、バス幅が１６ビットに指定されて、
外部メモリから３２ビットの情報Ｅ〜ＨをＭＰＵ１に読
込む場合は、図１５に示すように、内部バスサイクル及
び外部バスサイクルが開始されると、まず、１６ビット
の情報Ｅ，Ｆが、最初の外部バスサイクルで外部データ
バスＤ０〜Ｄ１５及びバス切換え回路４を介してメモリ
データレジスタ９の下位１６ビット側に与えられラッチ
される。これにより、最初の外部バスサイクルが終了
し、続いて、次のバスサイクルで情報Ｇ，Ｈが外部デー
タバスＤ０〜Ｄ１５及びバス切換え回路４により切換え
られて、メモリデータレジスタ９の上位１６ビット側に
ラッチされる。これにより、３２ビットの情報Ｅ〜Ｈは
バスサイクルの開始から４クロック後にＭＰＵコア部２
に与えられる。
【００５４】一方、バス幅が８ビット幅に指定されて、
外部メモリから３２ビットの情報をＭＰＵコア部２に読
込む場合は、４回のバスサイクルにより外部データバス
６と内部データバス８とが順次切換えられて、情報が８
ビットづつ順次転送される。このように、本発明の一実
施例にあっては、ＭＰＵ１と外部メモリとの情報の転送
において、そのバスサイクルが命令フェッチ又はデータ
アクセスであるかを、バスアクセスタイプ信号にしたが
ってバスサイクルが開始される前に把握して、バス幅を
指定するようにしているため、バスサイクルが開始され
る時にはバス幅が設定されていることになる。これによ
り、外部メモリをアクセスするためのアドレス信号によ
ってバス幅を指定する従来の手法に比べて、バス幅指定
信号のセットアップ時間に大幅に余裕を持たせることが
可能となる。したがって、動作周波数を高めた場合であ
っても、十分にバスサイクルを実行することができるよ
うになり、高速動作が要求されるシステムに極めて好適
なプロセッサを提供することができる。
【００５５】なお、本発明は、上記実施例に限ることな
く、様々な設計的変更が可能である。
【００５６】例えば、制御レジスタ３のフィールド構成
やプロセッサ１の内部回路の具体的な構成は、開示され
たものに限らず、制御レジスタ３のフィールド構成はオ
ペランドデータのアクセスであっても、読出しと書込み
とで分けるようにしてもよい。また、制御レジスタ３の
初期値は、リセット時に外部信号により設定する外に、
例えばオペランドのアクセスを３２ビット、命令フェッ
チのアクセスを８ビットというように固定値に設定する
方法や、固定値に設定した後にリセットベクタ内で再設
定可能とするようにしてもよい。
【００５７】一方、ＭＰＵ１内に制御レジスタ３を設け
ることなく、外部信号により直接命令フェッチのデータ
転送幅とオペランドアクセスのデータ転送幅をそれぞれ
別々に指定するようにしてもよい。これは、制御レジス
タ３への入力信号（Ｒ０〜Ｒ３）に代えて、直接ＭＰＵ
１の外部から指定することによって容易に実現すること
ができる。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、外部メモリのデータ幅に応じて外部データバスのバ
ス幅を、命令フェッチとデータアクセスとでダイナミッ
クに可変するようにしたので、バス幅変換のための専用
の構成が不要となり、外部データバスの非効率的な使用
による処理能力の低下を防止できる。
【００５９】さらに、命令フェッチあるいはデータアク
セスが開始される前に外部データバス幅が設定されるよ
うにしているので、バスサイクル時間におけるバス幅設
定に必要な時間が不要となり、十分な動作マージンでバ
スサイクルを実行することができる。これにより、バス
サイクル時間の短縮が可能となり、高速動作を達成する
ことができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るプロセッサの構成を
示す図である。
【図２】図１に示すプロセッサを使用したシステムの構
成を示す図である。
【図３】図１に示すプロセッサにおけるプロセッサコア
部の構成を示す図である。
【図４】図１に示すプロセッサにおける制御レジスタの
構成を示す図である。
【図５】図１に示すプロセッサにおけるバスステート制
御回路の構成を示す図である。
【図６】図５に示すバスステート制御回路におけるバス
幅指定信号生成回路の構成を示す図である。
【図７】図５に示すバスステート制御回路におけるバス
ステート制御信号生成回路の状態遷移を示す図である。
【図８】図５に示すバスステート制御回路におけるバス
ステート制御信号生成回路の一部構成を示す図である。
【図９】図１に示すプロセッサにおけるバス切換え回路
の構成を示す図である。
【図１０】図９に示すバス切換え回路におけるセレクタ
の構成を示す図である。
【図１１】図９に示すバス切換え回路におけるセレクタ
の構成を示す図である。
【図１２】図９に示すバス切換え回路におけるセレクタ
の構成を示す図である。
【図１３】図９に示すバス切換え回路におけるセレクタ
の構成を示す図である。
【図１４】図９に示すバス切換え回路におけるセレクタ
切換え信号生成回路の構成を示す図である。
【図１５】図１に示すプロセッサにおけるリードバスサ
イクルのタイミングを示すタイミングチャートである。
【図１６】データ幅が異なるプロセッサと外部メモリに
よって構築された従来のシステムの構成を示す図であ
る。
【図１７】データ幅が異なるプロセッサと外部メモリに
よって構築された従来のシステムの構成を示す図であ
る。
【図１８】データ幅が異なるプロセッサと外部メモリに
よって構築された従来のシステムの構成を示す図であ
る。
【図１９】データ幅が異なるプロセッサと外部メモリに
よって構築された従来のシステムの構成を示す図であ
る。
【図２０】従来のダイナミックサイジングを実施するた
めの構成を示す図である。
【図２１】図２０に示す構成におけるタイミングを示す
タイミングチャートである。
【符号の説明】
１ プロセッサ ２ ＭＰＵコア部 ３ 制御レジスタ ４ バスステート制御回路 ５ バス切換え回路 ６ 外部データバス ７ セレクタ ８ 内部データバス ９ メモリデータレジスタ
フロントページの続き (56)参考文献 特開 平４−162159（ＪＰ，Ａ) 特開 平１−302443（ＪＰ，Ａ) 特開 昭61−139866（ＪＰ，Ａ) 特開 平３−98145（ＪＰ，Ａ) 特開 昭62−173557（ＪＰ，Ａ) 実開 平３−34149（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/36 G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/36 G06F 15/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 命令フェッチ要求により外部メモリから
    命令をフェッチし、データアクセス要求により外部メモ
    リとの間でデータの転送を行い、フェッチした命令を実
    行処理し、命令をフェッチする際に、命令をフェッチす
    るアドレスがプロセッサから出力される前に、命令フェ
    ッチのバスサイクルであることを示す第１のバスアクセ
    スタイプ信号を出力し、データをアクセスする際に、デ
    ータをアクセスするアドレスが前記プロセッサから出力
    される前に、データアクセスのバスサイクルであること
    を示す第２のバスアクセスタイプ信号を出力するプロセ
    ッサコア部と、 プロセッサと外部メモリとの間で転送される情報の転送
    路となる外部データバスと、 前記プロセッサコア部に入出力される情報の転送路とな
    る内部データバスと、 命令フェッチのバスサイクル時における前記外部データ
    バスのバス幅を指定する第１のバス幅指定情報と、デー
    タアクセスのバスサイクル時における前記外部データバ
    スのバス幅を指定する第２のバス幅指定情報を保持する
    記憶手段と、 バスサイクル時に使用可能となるバス幅の前記外部デー
    タバスと前記内部データバスとの接続を切り換えて、情
    報転送路を形成するバス切換え手段と、 前記プロセッサコア部から出力される第１のバスアクセ
    スタイプ信号と前記記憶手段に保持された第１のバス幅
    指定情報に基づいて、前記プロセッサコア部の命令フェ
    ッチ要求により前記外部データバスのバス幅を指定し、
    前記プロセッサコア部から出力される第２のバスアクセ
    スタイプ信号と前記記憶手段に保持された第２のバス幅
    指定情報に基づいて、前記プロセッサコア部のデータア
    クセス要求により前記外部データバスのバス幅を指定
    し、それぞれ指定されたバス幅で情報の転送が行われる
    ように、前記バス切換え手段の切換え動作を制御するバ
    ス切換え制御手段と、 リセット信号が有効の場合は、外部から与えられる前記
    外部データバスのバス幅を指定する情報を選択し、リセ
    ット信号が無効の場合は、内部から与えられる前記外部
    データバスのバス幅を指定する情報を選択し、選択した
    情報を前記記憶手段の初期値として設定する選択手段と
    を有することを特徴とするプロセッサ。
  2. 【請求項２】 前記記憶手段は、その保持内容がプログ
    ラムにより変更可能に設定されてなることを特徴とする
    請求項１記載のプロセッサ。
  3. 【請求項３】 前記記憶手段は、その保持内容がプロセ
    ッサの初期化後に再設定可能となることを特徴とする請
    求項１又は２記載のプロセッサ。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59209600D1 (de) * 1992-03-27 1999-02-04 Siemens Ag Integrierter Mikroprozessor
US5742840A (en) 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6643765B1 (en) 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US5812798A (en) * 1996-01-26 1998-09-22 Motorola, Inc. Data processing system for accessing an external device and method therefore
JPH09231130A (ja) * 1996-02-26 1997-09-05 Mitsubishi Electric Corp マイクロコンピュータ
DE19636381C1 (de) * 1996-09-09 1998-03-12 Ibm Bus mit anforderungsabhängiger Anpassung der in beiden Richtungen zur Verfügung stehenden Bandbreite
US5911053A (en) * 1996-09-30 1999-06-08 Intel Corporation Method and apparatus for changing data transfer widths in a computer system
US6226736B1 (en) * 1997-03-10 2001-05-01 Philips Semiconductors, Inc. Microprocessor configuration arrangement for selecting an external bus width
US5919254A (en) * 1997-06-25 1999-07-06 Intel Corporation Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
US7272703B2 (en) * 1997-08-01 2007-09-18 Micron Technology, Inc. Program controlled embedded-DRAM-DSP architecture and methods
US6427179B1 (en) * 1997-10-01 2002-07-30 Globespanvirata, Inc. System and method for protocol conversion in a communications system
KR100265362B1 (ko) * 1997-12-30 2000-09-15 김영환 직병렬 방식을 이용한 마이크로프로세서의 데이터송수신 방법
US6298431B1 (en) * 1997-12-31 2001-10-02 Intel Corporation Banked shadowed register file
JPH11259238A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 信号処理装置
US6101567A (en) * 1998-06-03 2000-08-08 Lucent Technologies Inc. Parallel backplane physical layer interface with scalable data bandwidth
US6202116B1 (en) * 1998-06-17 2001-03-13 Advanced Micro Devices, Inc. Write only bus with whole and half bus mode operation
EP2241968B1 (en) 1998-08-24 2012-06-27 MicroUnity Systems Engineering, Inc. System with wide operand architecture, and method
US7932911B2 (en) 1998-08-24 2011-04-26 Microunity Systems Engineering, Inc. Processor for executing switch and translate instructions requiring wide operands
JP4933693B2 (ja) * 1998-08-24 2012-05-16 マイクロユニティ システムズ エンジニアリング インコーポレイテッド ワイド・オペランド・アーキテクチャを含むシステムおよび方法
US6611891B1 (en) * 1998-11-23 2003-08-26 Advanced Micro Devices, Inc. Computer resource configuration mechanism across a multi-pipe communication link
US6510472B1 (en) * 1999-09-23 2003-01-21 Intel Corporation Dual input lane reordering data buffer
US6609171B1 (en) * 1999-12-29 2003-08-19 Intel Corporation Quad pumped bus architecture and protocol
US6622194B1 (en) * 2000-08-28 2003-09-16 Intel Corporation Efficient use of multiple buses for a scalable and reliable high-bandwidth connection
TW507128B (en) * 2001-07-12 2002-10-21 Via Tech Inc Data memory controller supporting the data bus invert
US7051218B1 (en) * 2001-07-18 2006-05-23 Advanced Micro Devices, Inc. Message based power management
US7174467B1 (en) 2001-07-18 2007-02-06 Advanced Micro Devices, Inc. Message based power management in a multi-processor system
JP2003223412A (ja) * 2002-01-30 2003-08-08 Oki Electric Ind Co Ltd 半導体集積回路
DE10204344A1 (de) * 2002-02-01 2003-08-14 Systemonic Ag Konfigurierbares Bussystem
JP4198376B2 (ja) * 2002-04-02 2008-12-17 Ｎｅｃエレクトロニクス株式会社 バスシステム及びバスシステムを含む情報処理システム
US8832346B2 (en) * 2003-06-16 2014-09-09 Nvidia Corporation Data packing and unpacking engine
JP2005190092A (ja) * 2003-12-25 2005-07-14 Matsushita Electric Ind Co Ltd メモリアクセスコントロール回路
JP4489454B2 (ja) * 2004-02-16 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7590797B2 (en) * 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
JP2005309229A (ja) * 2004-04-23 2005-11-04 Matsushita Electric Ind Co Ltd 情報処理装置
US7844767B2 (en) * 2004-05-21 2010-11-30 Intel Corporation Method for identifying bad lanes and exchanging width capabilities of two CSI agents connected across a link
WO2006013498A1 (en) * 2004-07-30 2006-02-09 Koninklijke Philips Electronics N.V. Data processing device adaptable to variable external memory size and endianess
US7392331B2 (en) * 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US7328299B2 (en) * 2004-11-23 2008-02-05 Atmel Corporation Interface for compressed data transfer between host system and parallel data processing system
JP4565090B2 (ja) * 2005-12-26 2010-10-20 タイヨーエレック株式会社 弾球遊技機
US7536490B2 (en) * 2006-07-20 2009-05-19 Via Technologies, Inc. Method for link bandwidth management
KR100805836B1 (ko) * 2006-07-26 2008-02-21 삼성전자주식회사 버스 폭 설정 장치, 디스플레이 장치 그리고 버스 폭 설정방법
US7624211B2 (en) * 2007-06-27 2009-11-24 Micron Technology, Inc. Method for bus width negotiation of data storage devices
US8587337B1 (en) * 2009-01-31 2013-11-19 Xilinx, Inc. Method and apparatus for capturing and synchronizing data
JP2010287150A (ja) * 2009-06-15 2010-12-24 Sanyo Electric Co Ltd データ転送回路
US9892068B2 (en) * 2012-12-06 2018-02-13 Rambus Inc. Local internal discovery and configuration of individually selected and jointly selected devices
US9990246B2 (en) 2013-03-15 2018-06-05 Intel Corporation Memory system
JP2015053095A (ja) * 2013-09-09 2015-03-19 ソニー株式会社 メモリ、メモリシステムおよびメモリの制御方法
US9785565B2 (en) 2014-06-30 2017-10-10 Microunity Systems Engineering, Inc. System and methods for expandably wide processor instructions
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
US10459855B2 (en) 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
US10489056B2 (en) * 2017-11-09 2019-11-26 Nvidia Corporation Queue manager for streaming multiprocessor systems
CN115221078A (zh) * 2021-04-14 2022-10-21 瑞昱半导体股份有限公司 数据传输方法与数据处理电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0172493B1 (en) * 1980-03-19 1990-11-14 Kabushiki Kaisha Toshiba Information processing system
KR900007564B1 (ko) * 1984-06-26 1990-10-15 모토로라 인코포레이티드 동적 버스를 갖는 데이터 처리기
JPS6226561A (ja) * 1985-07-26 1987-02-04 Toshiba Corp パ−ソナルコンピユ−タ
US5125084A (en) * 1988-05-26 1992-06-23 Ibm Corporation Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller
JPH0398145A (ja) * 1989-09-11 1991-04-23 Hitachi Ltd マイクロプロセッサ
US5220651A (en) * 1989-10-11 1993-06-15 Micral, Inc. Cpu-bus controller for accomplishing transfer operations between a controller and devices coupled to an input/output bus
JPH03216776A (ja) * 1990-01-22 1991-09-24 Mitsubishi Electric Corp 集積回路装置及びそれにより構成されたマイクロプロセッサ
JPH0484253A (ja) * 1990-07-26 1992-03-17 Mitsubishi Electric Corp バス幅制御回路
US5191653A (en) * 1990-12-28 1993-03-02 Apple Computer, Inc. Io adapter for system and io buses having different protocols and speeds

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DE69327703T2 (de) 2000-06-15

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