JPH0528097A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】 【目的】データ・バス端子のビット幅をフルに使用する
データ転送、一部のビット幅／フルに使用するを動的に
切り替えるデータ転送、および一部のビット幅だけを使
用するデータ転送することを選択指定できるマイクロプ
ロセッサにより、データ・バスの選択を容易にする。 【構成】縮小データ・バスの指定をラッチするＳＺＬ１
３５、バス・サイクルの状態により追加バス・サイクル
の必要性を判定するＢＣＤ１３４、バス・イネーブル端
子１２３をドライブし各種制御信号を発生するＣＭＤ１
３３、分割してデータ・バス端子１２２をドライブする
データ・ライト・バッファ１１４，１１５，１１６、分
割してデータ・バス端子１２２の状態をラッチする０Ｐ
ＲＨ１１２，０ＰＲＬ１１３、０ＰＲＨ１１２の入力を
選択するＭＰＸ１１７を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数種のデータ・バス
幅のシステムに対応するマイクロプロセッサのデータ転
送に関する。

【０００２】

【従来の技術】マイクロプロセッサを用いた情報処理シ
ステムでは、マイクロプロセッサと命令コードやオペラ
ンド・データを格納するメモリの間でデータ転送するデ
ータ・バスのビット幅が、処理性能に対して影響を与え
る。

【０００３】データ・バスは８／１６／３２ビット等、
２のべき乗が代表的である。広いバス幅を用いること
で、データの最大転送能力が高まり、幅の広いデータを
取り扱う頻度が大きなアプリケーションほど広いバス幅
の恩恵を受けることになる。

【０００４】一方、データ・バス幅が広くなることで、
次のようなコスト面のトレードオフが生じる。

【０００５】１）メモリの最低構成単位が増加する。た
とえば８ビット×１２８ＫワードのダイナミックＲＡＭ
チップを用いる場合、８ビット・バスでは１ケで最低構
成のメモリが構築できる。一方１６ビット・バスでは、
最低構成するのに２ケのＲＡＭチップを要する。必要と
するメモリ容量が１２８Ｋバイト以内の場合、後者では
１２８バイトの無駄な記憶容量を実装することになる。
広いバス幅のメモリ・システムでは、このような無駄領
域（一般にフラグメンテーションと呼ばれる）が生じる
ことになる。

【０００６】２）配線面積が増加する。広いバス幅を採
用すれば、マイクロプロセッサからメモリ・システムに
データ・バスを物理的に接続するための配線（プリント
基板上のパターン。またはマイクロプロセッサを含む基
板と、メモリ・システムを含む基板を接続するための配
線）が、倍増していく。プリント基板上のパターン上に
は、ＬＳＩ等の部品／その他のパターンを配置できない
ため、システム全体の物理的サイズが増加する。

【０００７】３）データ・バッファが増加する。マイク
ロプロセッサとメモリ・システムとを接続するデータ・
バスの駆動には、電流や静電容量、耐雑音への考慮のた
め、大きなドライブ能力を必要とする。マイクロプロセ
ッサ、およびメモリ・チップにはデータ・バスを駆動す
るに十分な能力を有したバッファを内蔵できないため、
外部にデータ・バッファ用の集積回路が必要になる。デ
ータ・バッファは高いドライブ能力を持つ半面、消費電
力が大きい。このため、システム全体で大きな熱発生の
原因となったり、より大きな能力を持つ電源装置を必要
とすることになる。

【０００８】性能の向上をコストと引換えたデータ・バ
ス幅を広げることが考えられる。これを実現するために
は、ソフトウェアの書換えをすることなしに移行できる
ことが望まれる。

【０００９】レジスタ・セット、命令セット、命令コー
ド等のアーキテクチャが同一で、データ・バス幅の異な
るマイクロプロセッサが用意される。

【００１０】日本電気（株）の８／１６ビットマイクロ
プロセッサＶ２０／Ｖ３０は、同一のアーキテクチャを
持ち、内部処理を１６ビットで行うマイクロプロセッサ
である。ただし、前者は８ビット、後者は１６ビット幅
のデータ・バス端子を持つ。その他バス幅が異なりデー
タ転送能力に差があるため、命令プリフェッチ・バッフ
ァの容量に差がある（前者４バイト、後者６バイト）。
実行や命令デコードのための構成や動作は同一であり、
データ・バスの制御を司どるバス制御回路、および端子
機能に差がある。

【００１１】しかしながら、互いに同一のアーキテクチ
ャを持つため、一方のマイクロプロセッサで動作するプ
ログラムを、もう一方のマイクロプロセッサで動作でき
る。ソフトウェアの観点からみれば、２つのマイクロプ
ロセッサでは性能が異なるため、実行クロック数のみ異
なるだけである。具体的には後者の方が最大２倍のデー
タ転送能力があるため、平均的には１．３〜１．５倍程
度の性能が得られる。ユーザはシステム・レベルの性能
とトータル・コストのトレードオフで、２つのマイクロ
プロセッサを選択できる。

【００１２】一方、１つのマイクロプロセッサで、複数
種のバス幅を持つデータ・バスに対応するものとして、
ＩＮＴＥＬ社の３２ビット・マイクロプロセッサｉ８０
４８６がある。このマイクロプロセッサでは基本演算の
対象として、８／１６／３２ビットのデータを持つ。一
方、外部データ・バスは３２ビット幅である。８／１６
ビット・データの外部アクセスは、３２ビット幅の外部
データ・バスを８ビット単位に分割し、その一部を利用
して行われる。

【００１３】外部メモリに対するアドレス指定のため
に、３０ビットのアドレス端子Ａ３１−Ａ２を持つ。こ
のアドレスは３２ビット（ワード）・データに対するア
ドレスを示し、１６ビット（ハーフワード）・データや
８ビット（バイト）・データに対するアドレスは示さな
い。外部メモリとのデータ転送のために、３２ビットの
データ・バス端子Ｄ３１−Ｄ０を持つ。データ・バス端
子Ｄ３１−Ｄ０は説明の便宜のために、８ビット単位に
Ｂ３（Ｄ３１−Ｄ２４）、Ｂ２（Ｄ２３−Ｄ１６）、Ｂ
１（Ｄ１５−Ｄ８）、Ｂ０（Ｄ７−Ｄ０）に分割する。

【００１４】さらに、データ・バス端子Ｄ３１−Ｄ０に
関し、どの８ビット単位を用いてデータ転送を行うのか
を示す出力端子ＢＥ３（−）〜ＢＥ０（−）を持つ
（（−）は負論理信号であることを示す）。

【００１５】ＢＥ３（−）端子は、データ・バスのＢ３
の部分を用いてデータ転送することを示し、同様にＢＥ
２（−）端子はＢ２部分、ＢＥ１（−）端子はＢ１部
分、ＢＥ０（−）端子はＢ０部分に対応する。

【００１６】例えば５番地のメモリと１６ビット・デー
タを転送する場合、アドレス端子には３２ビット・デー
タに対する“０００００００１ｈ”、データ・バスの有
効性を示すために、ＢＥ３（−）〜ＢＥ０（−）端子に
は“１００１ｂ”が出力される。外部メモリに対して１
番地の３２ビット・データに対してアクセスが行われ、
リード転送ではデータ・バスのＢ３，Ｂ２部分を介して
マイクロプロセッサに１６ビット・データが転送され
る。ライト転送ではデータ・バスのＢ３，Ｂ２部分にマ
イクロプロセッサから１６ビット・データが出力され、
外部メモリに転送される。

【００１７】ｉ８０４８６マイクロプロセッサでは、次
の場合上位１６ビット（Ｂ３，Ｂ２部分）を使用する。

【００１８】 （１）３２ビット・データをアクセスする場合 （２）下位２ビットが００ｂでない１６ビット・データ
をアクセスする場合 （３）下位２ビットが０Ｘｂでない８ビット・データを
アクセスする場合 さらに、次の場合１回のバス・サイクルの起動しか行わ
ない。

【００１９】（１）下位２ビットが００ｂである３２ビ
ット・データをアクセスする場合 （２）下位２ビットが１１ｂでない１６ビット・データ
をアクセスする場合 このため、データ・バス端子Ｄ３１〜Ｄ０の下位１６ビ
ットＤ１５〜Ｄ０のみを使用して、１６ビット幅の外部
メモリにこのマイクロプロセッサをそのまま接続できな
い。

【００２０】ｉ８０４８６マイクロプロセッサではこの
問題を解決するために、１６ビット幅のデータ・バスで
データ転送するためのＢＳ１６（−）端子、８ビット幅
のデータ・バスでデータ転送するためのＢＳ８（−）端
子を用意している。これらの端子をバス・サイクル期間
中に活性化することで、下位１６（Ｂ１，Ｂ０部分）／
下位８ビット（Ｂ０部分）だけを使用するデータ転送が
指定できる。

【００２１】説明を簡単にするために、ＢＳ１６（−）
端子を用いた１６ビット幅のデータ・バスを用いたデー
タ転送について述べる。先程と同様に５番地のメモリと
１６ビット・データをライト転送する場合を考える。

【００２２】ｉ８０４８６マイクロプロセッサはまず３
２ビット・バスを使用できるものとしてＢ２部分に１６
ビット・データの上位８ビット、およびＢ１部分に下位
８ビットを出力する。ＢＥ３（−）〜ＢＥ０（−）端子
には“１００１ｂ”が出力される。

【００２３】バス・サイクルの終了前にＢＳ１６（−）
端子が活性化することをｉ８０４８６マイクロプロセッ
サが検知すると、引続いて１回のバス・サイクルが追加
される。このバス・サイクルではＢＥ３（−）〜ＢＥ０
（−）端子には“１０１１ｂ”が出力され、Ｂ２部分に
１６ビット・データの上位８ビットが出力される。

【００２４】このように、１回目のバス・サイクルでは
１６ビット・データの下位８ビットが、２回目のバス・
サイクルでは１６ビット・データの上位８ビットが転送
される。

【００２５】図１３はｉ８０４８６と同等の機能を有し
たマイクロプロセッサ（ＣＰＵ）３０１を用い、１６ビ
ット幅のデータ・バスを介し、外部メモリ（ＭＥＭ）３
０２をアクセスする情報処理装置の構成を示す。ＣＰＵ
３０１は常に１６ビット・アクセスをするように、ＢＳ
１６（−）端子は固定的にアクティブ・レベル（“０”
レベル）に接続される。

【００２６】ＣＰＵ３０１の３２ビット・データ・バス
端子Ｄ３１−Ｄ０は、８ビット単位（Ｂ３〜Ｂ０）に分
割され、８ビットの双方向バッファ（ＢＵＦ０〜ＢＵＦ
３）３１０，３１１，３１２，３１３を介して外部デー
タ・バスＤＢ１５〜ＤＢ０に接続される。ＭＥＭ３０２
は、８ビット単位の下位メモリ・バンク（ＭＢ０）３２
１と、上位メモリ・バンク（ＭＢ１）３２２で構成さ
れ、それぞれ外部データ・バスの下位８ビット（ＤＢ７
〜ＤＢ０）および上位８ビット（ＤＢ１５〜ＤＢ８）に
接続される。

【００２７】ＭＥＭ３０２へのアドレスは、ＣＰＵ３０
１のアドレス・バス端子Ａ３１〜Ａ２の出力、およびア
クセス制御回路（ＡＣＮＴ）３０３で生成されたアドレ
ス出力Ａ１を合成して通知される。さらに同一アドレス
に対してＭＢ０ ３２１を選択するＣＳ０（−）信号、
ＭＢ１ ３２２を選択するＣＳ１（−）を選択するＣＳ
１（−）信号がＡＣＮＴ３０３から通知される。

【００２８】ＡＣＮＴ３０３は、ＣＰＵ３０１がドライ
ブするＢＥ３（−）〜ＢＥ０（−）端子の状態を解析
し、ＢＵＦ０ ３１０，ＢＵＦ１ ３１１の選択信号Ｂ
ＳＬ（−）、およびＢＵＦ２ ３１２，ＢＵＦ３ ３１
３の選択信号ＢＳＨ（−）、外部メモリに対するＣＳ０
（−），ＣＳ１（−），Ａ１信号を発生する。

【００２９】図１４は、ＢＳ１６（−）端子を活性化し
た結果、ＭＰＵ３０１が発行するバス・サイクル、およ
び次のバス・サイクルで発行されるＢＥ３（−）〜ＢＥ
０（−）端子の状態を示す。この図から、１６ビット・
データ・バスでは１６ビット境界以外の３２ビット・デ
ータをアクセスする際、最大３回のバス・サイクルが発
行されることがわかる（３２ビット・データ・バスでも
２回発行される。）。

【００３０】図１５は、ＡＣＮＴ３０３がＢＥ３（−）
〜ＢＥ０（−）信号を解析して、ＢＳＨ（−），ＢＳＬ
（−），Ａ１，ＣＳ（１），ＣＳ（０）信号を発生する
組合せを示す。前述の例では、ＣＰＵ３０１は１回目の
バス・サイクルではＢＥ３（−）〜ＢＥ０（−）信号は
“１００１ｈ”を発生するため、ＢＳＬ（−）信号がア
クティブとなり、ＢＵＦ０ ３１０，ＢＵＦ１ ３１１
が活性化されデータ・バス端子のＢ０部分は外部データ
・バスＤＢ７−ＤＢ０に、Ｂ１部分は外部データ・バス
ＤＢ１５−ＤＢ８に接続される。さらに、外部メモリ３
０２にはアドレスＡ３１−Ａ１（１６ビット・データに
対するアドレス）として“０００００００２ｈ”が加え
られ、ＣＳ１（−）信号がアクティブになることによ
り、“０００００００２ｈ”のアドレスを持つＭＢ１
３２２に対して外部データ・バスＤＢ１５−ＤＢ８を介
したアクセスが行われる。

【００３１】ＣＰＵ３０１は２回目のバス・サイクルで
はＢＥ３（−）〜ＢＥ０（−）信号は“１０１１ｈ”を
発生するため、ＢＳＨ（−）信号がアクティブとなり、
ＢＵＦ２ ３１２，ＢＵＦ３ ３１３が活性化されデー
タ・バス端子のＢ２部分は外部データ・バスＤＢ７−Ｄ
Ｂ０に、Ｂ３部分は外部データ・バスＤＢ１５−ＤＢ８
に接続される。

【００３２】さらに、外部メモリ３０２にはアドレスＡ
３１−Ａ１（１６ビット・データに対するアドレス）と
して“０００００００３ｈ”が加えられ、ＣＳ０（−）
信号がアクティブになることにより、“０００００００
３ｈ”のアドレスを持つＭＢ０ ３２１に対して外部デ
ータ・バスＤＢ７−ＤＢ０を介したアクセスが行われ
る。

【００３３】図１６には、以上説明した動作のタイミン
グ・チャートを示す。説明では省略したが、データ転送
は外部クロック信号ＣＬＫに同期して行われ、１回のデ
ータ転送はＴ１，Ｔ２の２つのステートで構成される。
ＢＳ１６（−）信号の状態は、１回目のデータ転送にお
けるＴ２ステートの先頭でサンプリングされる。

【００３４】このように、バス・サイクルの起動が開始
されてから、外部の状態（本例ではＢＳ１６（−）端子
の状態）を検知してバス・サイクルを追加し、狭いビッ
ト幅のデータ・バスに対してデータ転送を行う方式を、
ダイナミック・バス・サイジング（Ｄｙｎａｍｉｃ Ｂ
ｕｓ−Ｓｉｚｉｎｇ）機能と呼ばれる。

【００３５】

【発明が解決しようとする課題】ダイナミック・バス・
サイジング機能を用いて、複数種類のビット幅（ｅｘ．
３２ビット固定と１６ビット固定）を持つデータ・バス
に接続し、複数種類のビット幅を持つデータ（ｅｘ．８
／１６／３２ビット）を転送する場合には次の問題点が
ある。 （１）消費電力が大きい。

【００３６】前述の例では、３２ビットのデータ・バス
端子のうち、１回目のバス・サイクルではＢ３，Ｂ０部
分は無効な８ビットデータが、Ｂ２部分では実際に転送
されない８ビット・データがドライブされる。また、２
回目のバス・サイクルではＢ３，Ｂ１，Ｂ０部分は無効
な８ビットデータがドライブされる。このように、実際
のデータ転送に無関係のデータ・バス端子をドライブす
る頻度が増すため、無駄な電力が生じる。 （２）外部回路が増加する。

【００３７】マイクロプロセッサのデータ・バス端子
と、外部データ・バスを８ビット単位に選択接続するバ
ッファを必要とする。前述の例では、データ・バス・バ
ッファＢＵＦ０〜ＢＵＦ３ ３１０，３１１，３１２，
３１３が相当する。これは、ダイナミック・バス・サイ
ジング方式ではデータ・バスのビット幅がバス・サイク
ルを起動してみて初めて検知されるため、１回目のバス
・サイクルでは最大ビット幅（例では３２ビット）を仮
定としたデータ転送を行おうとするためである。

【００３８】本発明の目的はかかる問題点を解決したマ
イクロプロセッサを提供することにある。

【００３９】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、データ・バスを複数の部分に分割した一部また
は全部を用いてデータ転送することをバス・サイクル毎
に動的に選択する機能を有したマイクロプロセッサにお
いて、前記データ転送方法を変更することを外部から通
知する第一の手段、前記データ・バスの一部分を固定的
に使用することを外部から通知する第二の手段、前記デ
ータ・バスの一部分とそれ以外の部分の情報を入れ替え
る手段、前記データ・バスの一部分以外を高インピーダ
ンスにドライブする手段を有し、を持つことを特徴とす
る。

【００４０】すなわち、従来のマイクロプロセッサは、
複数ビット幅のデータ・バスに対応するために、バス・
サイクルの起動後にデータ・バスのビット幅を検知し、
必要な回数のバス・サイクルを追加することで実現して
おり、さらにアライン機能を実現するために、専用のア
ライナを用意していたのに対し、本発明では、リセット
時にバス幅を検知し、データ転送時に最適なバス・サイ
クルを起動し、アライン機能は実行処理部のシフト機能
を時分割して実現している。

【００４１】さらに、本発明では、データ・バスを複数
の部分に分割した一部または全部を用いて、メモリある
いはＩ／Ｏに対してデータ転送することをバス・サイク
ル毎に動的に選択する機能を有したマイクロプロセッサ
において、前記データ転送方法を動的に変更することを
外部から通知する第一の手段、前記データ・バスの一部
分を固定的に使用することを外部から通知する第二の手
段、前記データ・バスの一部分とそれ以外の部分の情報
を入れ替える手段、前記データ・バスの一部分以外を高
インピーダンスにドライブする第三の手段、前記データ
・バスの有効部分を外部に通知する第四の手段、前記デ
ータ・バスの有効部分を外部に通知する手段の一部分以
外を高インピーダンスにドライブする第五の手段、前記
データ・バスを用いて前記メモリあるいはＩ／Ｏに対し
て転送するデータが、外部メモリあるいはＩ／Ｏのどの
位置に対するものであるかを外部に通知する第六の手段
とを有し、前記第二の通知手段により前記データ・バス
の一部分を固定的に使用することを通知されると、前記
第一の通知手段の状態にかかわらず、前記入れ替え手段
により前記データ・バスの一部分を用いてデータ転送
し、同時に、前記第六の通知手段によりデータがメモリ
あるいはＩ／Ｏのどの位置に対するものであるかを外部
に通知し、前記第四の通知手段により前記データ・バス
の一部分の有効部分を外部に通知し、前記データ・バス
の一部分以外および前記第四の通知手段の一部分以外を
前記第三のドライブ手段、前記第五のドライブ手段によ
り高インピーダンスに保つ手段を有する。

【００４２】

【実施例】以下、本発明の実施例につき図面を用いて詳
述する。

【００４３】図１は、本発明を利用して１６ビットまた
は３２ビットのデータ・バスに接続できるマイクロプロ
セッサ１００の構成を示す図面である。

【００４４】本マイクロプロセッサ１００は、パイプラ
イン処理を行うために、命令フェッチ・ユニット（以下
ＩＵと称する）１０１、命令デコード・ユニット（以下
ＤＵと称する）１０２、命令実行ユニット（以下ＥＵと
称する）１０３、実効アドレス計算ユニット（以下ＡＵ
と称する）１０４、バス・サイクル制御ユニット（以下
ＢＵと称する）１０５を持つ。

【００４５】ＩＵ１０１は、フェチ・サイクルの起動制
御、およびフェッチ・サイクルで外部より取り込んだ命
令コードを蓄積する。命令コード・キャッシュを含むよ
うな構成も考えられる。命令コードは、１６ビット長あ
るいは３２ビット長のいずれかである。各命令コードは
メモリのハーフワード境界から（アドレスの最下位ビッ
トが“０”）置かれるものとする。

【００４６】ＤＵ１０２は、ＩＵ１０１に蓄積された命
令コードをデコードし、個々の命令に特有な処理を示す
信号を発生させる。ＤＵ１０２で発生された信号は、図
面では一部省略されているがその他の各ユニットに対す
る動作指示信号として与えられる。

【００４７】ＥＵ１０３は、３２本の３２ビット幅の汎
用レジスタ、３２ビット幅の算術論理演算装置、バレル
・シフタ等を含み、ＤＵ１０２によって指定された命令
実行処理を行う。その内部制御はハードワイアド論理に
よるもの、マイクロプログラムを用いたもの等が考えら
れる。

【００４８】ＡＵ１０４は、ＤＵ１０２がメモリあるい
はＩ／Ｏに対するアクセスを含む命令であることを検知
すると、オペランドに対するアドレスを計算する。アド
レス計算に使用される要素は、命令コード中に含まれる
ディスプレースメント値、あるいは汎用レジスタの値が
用いられる。前者はＩＵ１０１から、後者はＥＵ１０３
から供給される。オペランド・データは８／１６／３２
ビットのものがあり、１６ビット・データはハーフワー
ド境界（アドレスの最下位ビットが“０”）から、３２
ビット・データはワード境界（アドレスの最下位２ビッ
トが“００ｂ”）から配置されるものとする。

【００４９】ＢＵ１０５は、他のユニットから与えられ
るアドレス情報、データ情報、および起動要求に基づい
て、外部バス・サイクルを発生する。バス・サイクルで
外部から読み込まれたデータは、命令コードはＩＵ１０
１に、オペランド・データはＥＵ１０３に供給される。

【００５０】各ユニットは、図１に概略を示すようにバ
ス構造で内部接続される。

【００５１】ＢＵ１０５とＩＵ１０１間はオペランド・
アクセス以外のバス・サイクルで使用するアドレス（Ｉ
Ａ３１−ＩＡ０を経由）と命令コードを転送するため
に、ＩＵ１０１とＤＵ１０２間は命令コードを転送する
ために、ＡＵ１０４とＩＵ１０１間、およびＡＵ１０４
とＥＵ１０３間はアドレス計算に使用されるアドレス要
素を転送するために（ＩＡ３１−ＩＡ０を経由）、ＥＵ
１０３とＢＵ１０５間はリード・オペランドまたはライ
ト・オペランドを双方向的に転送するために（ＩＤ３１
−ＩＤ０を経由）、ＡＵ１０４とＢＵ１０５間は実効ア
ドレスを転送するために（ＩＡ３１−ＩＡ０を経由）、
ＥＵ１０３とＢＵ１０５間の任意のバス・サイクルで使
用するアドレスを転送するために（ＩＡ３１−ＩＡ０を
経由）接続される。

【００５２】図面ではＩＵ１０１からのバス・サイクル
起動要求はＦＲＥＱ信号、ＤＵ１０２からのものはＯＰ
ＲＥＱ信号、ＥＵ１０３からのものはＡＣＲＥＱ信号で
表現される。これらの要求信号は、実際にはバス・サイ
クルの種類を表現するための複数の信号、およびタイミ
ングを規定する信号等の複数の信号によって構成され
る。

【００５３】ＢＵ１０５はバス・サイクルに関連して、
３１ビットのハーフワード・アドレス（１６ビット単位
アドレス）を出力するアドレス・バス端子Ａ３１−Ａ１
１２１、３２ビット・データの授受を行うデータ・バ
ス端子Ｄ３１−Ｄ０ １２２、データ・バス端子のどの
８ビット位置を用いて有効データを転送するかを示すバ
イトイネーブル出力端子Ｂ３Ｅ（−）〜Ｂ０Ｅ（−）１
２３（Ｂ３Ｅ（−）はＤ３１−Ｄ２４、Ｂ２Ｅ（−）は
Ｄ２３−Ｄ１６、Ｂ１Ｅ（−）はＤ１５−Ｄ８、Ｂ０Ｅ
（−）はＤ７−Ｄ０に対応する）、リセット時にデータ
・バスの下位１６ビットを用いて転送することを指定す
る入力端子ＳＩＺ１６Ｂ（−）１２４、追加バス・サイ
クルの発行を要求し１６ビット・データ・バスに対する
ダイナミック・バス・サイジング機能を要求する入力端
子ＳＺＲＱ（−）１２５を持つ。

【００５４】基本的なバス・サイクルは、マイクロプロ
セッサ１００のクロック入力端子１２６に加えれる基準
クロック信号ＣＬＫに同期した２つのステートＴ１，Ｔ
２で構成される。

【００５５】その他、バス・サイクルの種類、起動タイ
ミングを示す信号は、図面では省略している。

【００５６】図２および図３は、それぞれ、ＢＵ１０５
において本発明に最も関連したデータ部分および制御部
分の構成を詳細に示している。

【００５７】図２において、オペランド・ライト・レジ
スタ（以下ＯＰＷと略す）１１１は、ＥＵ１０３から転
送される内部データ・バスＩＤ３１−ＩＤ０上のライト
・オペランドをＯＰＷＳＴ信号（ＥＵ１０３から出力さ
れる。第一図では省略している。）で保持する３２ビッ
トのレジスタであり、説明の便宜上図面では上位１６ビ
ットと下位１６ビットに分割している。ＯＰＷ１１１の
出力は、次のようにオペランド・ライト・バッファ１１
４，１１５，１１６を介してデータ・バス端子１２２を
ドライブする。

【００５８】（１）上位１６ビットを１１４を介して上
位１６ビットＤ３１−Ｄ１６をドライブする （２）上位１６ビットを１１５を介して下位１６ビット
Ｄ１５−Ｄ０をドライブする （３）上位１６ビットを１１６を介して下位１６ビット
Ｄ１５−Ｄ０をドライブする オペランド・ライト・ハッファ１１４，１１５，１１６
の活性化信号はそれぞれＯＰＷＨＨＳ，ＯＰＷＨＬＳ，
ＯＰＷＬＬＳ信号である。いずれのオペランド・ライト
・バッファ１１４，１１５，１１６も活性化されない場
合、Ｄ３１−Ｄ１６およびＤ１５−Ｄ０は高インピーダ
ンス（Ｈｉ−Ｚ）状態となる。

【００５９】オペランド・リード・レジスタは上位１６
ビット（以下ＯＰＲＨと略す）１１２と、下位１６ビッ
ト（以下ＯＰＲＬと略す）１１３で構成され、データ・
バス端子Ｄ３１−Ｄ０のリード・オペランドの上位１６
ビットあるいは下位１６ビットをラッチする。ＯＰＲＨ
１１２のラッチ信号はＯＰＲＨＳＴ、ＯＰＲＬ１１３の
ラッチ信号はＯＰＲＬＳＴである。

【００６０】ＯＰＲＨ１１２，ＯＰＲＬ１１３の出力は
ＯＰＲＬＤ信号（ＥＵ１０４から出力される。第一図で
は省略している。）によりオペランド・リード・バッフ
ァ１１８．１１９を介して、ＩＤ３１−ＩＤ０にドライ
ブされＥＵ１０４に転送される。

【００６１】マルチプレクサ（以下ＭＰＸと略す）は、
ＯＰＨＳＬ信号がインアクティブ（“０”）の時ＯＰＰ
ＲＨＳ１１２の入力にＤ３１−Ｄ１６を選択し、アクテ
ィブ（“１”）の時にＤ１５−Ｄ０を選択する。

【００６２】図３において、コマンド・レジスタ（以下
ＣＭＬと略す）１３１はＥＵ１０４からバス・サイクル
の起動要求としてＢＲＥＱ信号（図１では省略してい
る。）を受け取り、内部アドレス・バスの最下位２ビッ
トＩＡ１−ＩＡ０、および起動すべきバス・サイクルの
データ・タイプを示すＴＹＰ１−ＴＹＰ０信号、リード
転送／ライト転送の種別を示すＲ／Ｗ（−）信号をラッ
チする。ＴＹＰ１−ＴＹＰ０信号は“１Ｘｂ”であれば
３２ビット、“０１ｂ”であれば１６ビット、“００
ｂ”であれば８ビットのデータを転送することを示す。
ＣＭＬ１３１の出力ＬＩＡ１−ＬＩＡ０，ＬＴＹＰ１−
ＬＴＹＰ０，ＬＲ／Ｗ（−）はコマンド・デコーダ（以
下ＣＭＤと略す）１３３およびバス・サイクル検出器
（以下ＢＣＤと略す）１３４に入力される。

【００６３】バス・サイクル・シーケンサ（以下ＢＣＳ
と略す）１３２は、ＢＲＥＱ信号によってバス・サイク
ルの起動が指定されると、現在のバス・サイクルの状態
をＬＡＳＴ信号、および図面では省略しているが外部端
子によるバス・サイクルの終了準備信号により検知し、
新たなバス・サイクルの起動を制御するとともに、Ｔ
１，Ｔ２ステートの発生、ならびにＥＵ１０４に対する
次のバス・サイクル起動要求の禁止をＢＢＳＹ信号（図
１では省略している）を発生して通知する。Ｔ２ステー
トは、バス・サイクルの終了準備信号により繰り返され
ることがある。外部ＢＣＤ１３２によって発生されるバ
ス・サイクルの状態信号には、以下のものがある。

【００６４】ＤＳＴ： リード・バス・サイクルでデ
ータ・バス端子１２２上の情報を、ＣＰＵ１００内部に
ラッチするタイミングを示す。最後のＴ２ステートの後
半に発生する。

【００６５】ＢＢＧＮ： バス・サイクルが起動された
ことを示す。Ｔ１ステートの前半に発生する。

【００６６】ＢＥＮＤ： 起動を要求されたバス・サイ
クルの終了タイミングを示す。最後のＴ２ステートの前
半に発生する。

【００６７】ＢＣＹＣ： バス・サイクルが起動されて
いることを示す。Ｔ１ステートの後半から、最後のＴ２
の半クロック後まで発生する。

【００６８】ＳＺＲＱＳＴ：ＳＺＲＱ（−）端子１２５
の状態をサイジング・ラッチ（以下ＳＺＬと略す）１３
５にラッチするタイミングを示す。Ｔ２ステートの前半
で発生する。

【００６９】ＢＣＳ１３２は、ＢＲＥＱ信号を受け付け
るとＴ１，Ｔ２ステートからなるバス・サイクルのシー
ケンスを起動する。同時に、ＥＵ１０４に新たなバス・
サイクル起動を要求しないようにＢＢＳＹ信号をアクテ
ィブにする。Ｔ２ステートが終了する際、ＢＣＤ１３４
が最後のバス・サイクルであったことを示すＬＡＳＴ信
号を通知してきていれば（アクティブ状態であれば）、
ＢＣＳ１３２はＢＢＳＹ信号をインアクティブにし、Ｂ
ＥＮＤ信号を発生する。一方、ＬＡＳＴ信号がインアク
ティブであれば、ＢＣＳ１３２はさらにもう１回のバス
・サイクル（追加バス・サイクル）のシーケンスを起動
する。

【００７０】ＢＣＤ１３４は、ＣＭＬ１３１から通知さ
れるＬＴＹＰ１−ＬＴＹＰ０信号およびＳＺＬ１３５に
より通知されるＳＳＩＺ，ＤＳＩＺ信号により、起動要
求されたバス・サイクルが追加バス・サイクルを必要と
すべきかを判定する。ＡＰＮＤ信号は１回目のバス・サ
イクルが終了し、これから追加バス・サイクルが起動さ
れることを示す。ＬＡＳＴ信号は追加バス・サイクルが
不要な場合はアクティブ状態を保ち、追加バス・サイク
ルが必要な場合は１回目のバス・サイクルが終了した時
にアクティブ状態になる。

【００７１】ＢＣＤ１３４は、サイジングが要求され
（ＳＳＩＺ信号とＤＳＩＺ信号の論理和により検知）、
かつ３２ビット・データを転送するバス・サイクルの起
動が要求され（ＬＴＹＰ１−ＬＴＹＰ０信号が“１Ｘ
ｂ”により検知）た場合に、追加バス・サイクルの必要
性を検知する。また、バス・サイクルの終了は、ＢＥＮ
Ｄ信号により通知される。

【００７２】ＳＺＬ１３５は、１６ビット・バス指定入
力端子ＳＩＺ１６Ｂ（−）１２４の状態をリセット時に
（ＲＥＳＥＴ信号により検知）ラッチし、１６ビット・
バスが指定されていれば（ＳＩＺ１６Ｂ（−）端子１２
４がアクティブ“０”の場合）ＳＳＩＺ信号をアクティ
ブ（“１”）に保持する。１６ビット・バスが指定され
ていなければ（ＳＩＺ１６Ｂ（−）端子１２４がインア
クティブ“１”の場合）ＳＳＩＺ信号をインアクティブ
（“０”）に保持するとともに、ダイナミック・サイジ
ング入力端子ＳＺＲＱ（−）１２５端子の状態をＳＺＲ
ＱＳＴ信号によりラッチし、ダイナミック・サイジング
が指定されれば（ＳＺＲＱ（−）端子１２５がアクティ
ブ“０”の場合）ＤＳＩＺ信号をアクティブ（“１”）
に保持する。

【００７３】ＣＭＤ１３３は、ＣＭＬ１３１，ＢＣＳ１
３２，ＢＣＤ１３４，ＳＺＬ１３５から通知される各信
号に基づき、バイト・イネーブル端子ＢＥ３（−）〜Ｂ
Ｅ０（−）１２３をドライブする。基本的には、指定さ
れたアドレス（ＬＩＡ１−ＬＩＡ０信号で通知）および
データのビット長（ＬＴＹＰ１−ＬＴＹＰ０信号で通
知）で決定される。追加バス・サイクル（ＡＰＮＤ信号
で通知）では、特定の値が選択される。

【００７４】１６ビット・バスが指定されている場合
（ＳＳＩＺ信号で通知）と、そうでない場合（３２ビッ
ト・バスが指定されている場合）で、出力される値は異
なる。

【００７５】図４にＢＥ３（−）〜ＢＥ０（−）端子１
２３に出力される値を示す。ＢＥ３（−）〜ＢＥ０
（−）端子１２３は、バス・サイクルに同期して変化す
るように、ＣＭＤ１３３にはＢＢＧＮ信号の立上りで変
化するようなラッチが含まれている。

【００７６】さらに、１６ビット・バスが指定されてい
る場合（ＳＳＩＺ信号で通知）は、ドライブする端子の
数を減らし消費電力を低減するために、ＢＥ３（−），
ＢＥ２（−）端子はＨｉ−Ｚ状態（図中“Ｚ”で示して
ある）をドライブする。

【００７７】さらにＣＭＤ１３３は、図２に示すＢＵ１
０５のデータ部分に対する各種制御信号を発生する。Ｏ
ＰＷＨＨＳ，ＯＰＷＨＬＳ，ＯＰＷＬＬＳ信号はＬＲ／
Ｗ（−）信号によりライト・バス・サイクルが要求され
た場合（ＬＲ／Ｗ（−）信号がアクティブ“０”で検
知）に発生し、ＯＰＲＨＳＴ，ＯＰＲＬＳＴ，ＯＰＲＨ
ＳＬ信号はリード・バス・サイクルが要求された場合
（ＬＲ／Ｗ（−）信号がインアクティブ“１”で検知）
に発生する。各信号は基本的には、バス・サイクルの種
類（ＬＲ／Ｗ（−）信号で通知）、指定されたアドレス
（ＬＩＡ１−ＬＩＡ０信号で通知）およびデータのビッ
ト長（ＬＴＹＰ１−ＬＴＹＰ０信号で通知）で決定され
る。ただし、追加バス・サイクル（ＡＰＮＤ信号通知）
または１６ビット・バスが指定されている場合（ＳＳＩ
Ｚ信号で通知）には考慮がなされる。

【００７８】図５に各信号の発生条件を示す。また、各
信号は次のようにタイミング信号がマスクされる。

【００７９】ＯＰＷＨＨＳ，ＯＰＷＨＬＳ，ＯＰＷＬＬ
Ｓ：ＢＣＹＣ信号によるデータ・バス端子１２２への出
力タイミング（ライト・バス・サイクルのみ） ＯＰＲＨＳＴ，ＯＰＲＬＳＴ：ＤＳＴ信号によるデータ
・バス端子１２２からの入力タイミング（リード・バス
・サイクルのみ）次に３２ビット・データとして“１２
３４５６７８ｈ”を“０００００００４ｈ”番地にリー
ド／ライトする場合に関し、本実施例の動作について、
説明する。

【００８０】（１）３２ビット・バスが指定された場合 リセット時にＳＩＺ１６Ｂ（−）端子１２４がインアク
ティブ（“１”）であるので、ＳＺＬ１３５はＳＳＩＺ
信号に“０”を保持する。さらにＳＺＲＱ（−）端子１
２５を常にインアクティブ（“１”）にすることで、Ｓ
ＺＲＱＳＴ信号が発生しても、ＳＺＬ１３５はＤＳＩＺ
信号に“０”を保持する。

【００８１】ライト転送の場合ＥＵ１０４は、ライト・
バス・サイクルの起動要求に先立ち、内部データ・バス
ＩＤ３１−ＩＤ０を“１２３４５６７８ｈ”にドライブ
するとともに、ＯＰＷＳＴ信号を発生する。この結果Ｏ
ＰＷ１１１に“１２３４５６７８ｈ”がラッチされる。

【００８２】ＥＵ１０４はさらにバス・サイクル起動要
求ＢＲＥＱ信号の発生とともに、ＩＡ１−ＩＡ０信号を
“００ｂ”、ＴＹＰ１−ＴＹＰ０信号に“１０ｂ”、Ｒ
／Ｗ（−）信号に“０ｂ”をドライブする。これらの信
号はＣＭＬ１３１にラッチされる。ＢＣＳ１３２はＢＲ
ＥＱ信号の発生により、バス・サイクルの発生を起動す
る。ＳＳＩＺ，ＤＳＩＺ信号はインアクティブ
（“０”）を保つため、ＢＣＤ１３４はＡＰＮＤ信号は
発生せず追加バス・サイクルは発生しない。図４より、
ＣＭＤ１３３はライト・バス・サイクルに同期して、Ｂ
Ｅ３（−）−ＢＥ０（−）端子１２３を“００００ｂ”
にドライブする。

【００８３】さらに図５より、ＣＭＤ１３３はライト・
バス・サイクルに同期して、ＯＰＷＨＨＳ，ＯＰＷＬＬ
Ｓ信号を発生し、データ・バス端子Ｄ３１−Ｄ１６ １
２２にＯＰＷ１１１の上位１６ビットがオペランド・ラ
イト・バッファ１１４を介してドライブされ（“１２３
４ｈ”）、データ・バス端子Ｄ１５−Ｄ０１２２にＯＰ
Ｗ１１１の下位１６ビットがオペランド・ライト・バッ
ファ１１６を介してドライブされる（“５６７８
ｈ”）。

【００８４】リード転送の場合、ＥＵ１０４はバス・サ
イクル起動要求ＢＲＥＱ信号の発生とともに、ＩＡ１−
ＩＡ０信号を“００ｂ”、ＴＹＰ１−ＴＹＰ０信号に
“１０ｂ”、Ｒ／Ｗ（−）信号に“１ｂ”をドライブす
る。これらの信号はＣＭＬ１３１にラッチされる。ＢＣ
Ｓ１３２はＢＲＥＱ信号の発生により、バス・サイクル
の発生を起動する。ＳＳＩＺ，ＤＳＩＺ信号はインアク
ティブ（“０”）を保つため、ＢＣＤ１３４はＡＰＮＤ
信号は発生せず追加バス・サイクルは発生しない。図４
より、ＣＭＤ１３３はリード・バス・サイクルに同期し
て、ＢＥ３（−）−ＢＥ０（−）端子１２３を“０００
０ｂ”にドライブする。

【００８５】さらに図５より、ＣＭＤ１３３はリード・
バス・サイクルのＢＥＮＤ信号に同期して、ＯＰＷＲＨ
ＳＴ，ＯＰＲＬＳＴ信号を発生し、データ・バス端子Ｄ
３１−Ｄ１６ １２２上のデータがＭＰＸ１１７を介し
てＯＰＲＨ１１２にラッチされ（“１２３４ｈ”）、デ
ータ・バス端子Ｄ１５−Ｄ０ １２２上のデータがＯＰ
ＲＬ１１３にラッチされる（“５６７８ｈ”）。ＥＵ１
０４は図面では省略しているがリード・バス・サイクル
が終了したことをＢＵ１０５から通知されると、ＯＰＲ
ＬＤ信号を発生し、ＯＰＲＨ１１２，ＯＰＲＬ１１３の
内容をそれぞれオペランド・リード・バッファ１１８．
１１９を介して内部データ・バスＩＤ３１−ＩＤ０にド
ライブし、ＥＵ１０４へ取り込む。

【００８６】（２）ダイナミック・サイジングが指定さ
れた場合 リセット時にＳＩＺ１６Ｂ（−）端子１２４がインアク
ティブ（“１”）であるので、ＳＺＬ１３５はＳＳＩＺ
信号に“０”を保持する。さらにＳＺＲＱ（−）端子１
２５は、バス・サイクルに同期して／あるいは常にアク
ティブ（“０”）にすることで、ＳＺＲＱＳＴ信号が発
生した場合ＳＺＬ１３５はＤＳＩＺ信号に“１”を保持
する（バス・サイクルに同期して入力する場合は一定期
間保持される）。

【００８７】ライト転送の場合ＳＳＩＺ信号インアクテ
ィブ（“０”）を保つがＤＳＩＺ信号がアクティブにな
ると、ＢＣＤ１３４は１回目のバス・サイクルの終了
時、ＡＰＮＤ信号を発生し追加バス・サイクルを発生す
る。図４より、ＣＭＤ１３３は１回目のライト・バス・
サイクルに同期して、ＢＥ３（−）−ＢＥ０（−）端子
１２３を“００００ｂ”にドライブする。さらに、追加
ライト・バス・サイクルに同期して、ＢＥ３（−）−Ｂ
Ｅ０（−）端子１２３を“００１１ｂ”にドライブす
る。

【００８８】さらに図５より、ＣＭＤ１３３は１回目の
ライト・バス・サイクルに同期して、ＯＰＷＨＨＳ，Ｏ
ＰＷＬＬＳ信号を発生し、データ・バス端子Ｄ３１−Ｄ
１６１２２にＯＰＷ１１１の上位１６ビットがオペラン
ド・ライト・バッファ１１４を介してドライブされ
（“１２３４ｈ”）、データ・バス端子Ｄ１５−Ｄ０１
２２にＯＰＷ１１１の下位１６ビットがオペランド・ラ
イト・バッファ１１６を介してドライブされる（“５６
７８ｈ”）。追加ライト・バス・サイクルでは、ＣＭＤ
１３３はＯＰＷＨＨＳ，ＯＰＷＨＬＳ信号を発生し、デ
ータ・バス端子Ｄ３１−Ｄ１６ １２２にＯＰＷ １１
１の上位１６ビットがオペランド・ライト・バッファ１
１４を介してドライブされ（“１２３４ｈ”）、データ
・バス端子Ｄ１５−Ｄ０ １２２にもＯＰＷ１１１の上
位１６ビットがオペランド・ライト・バッファ１１５を
介してドライブされる（“１２３４ｈ”）。データ・バ
ス端子Ｄ３１−Ｄ１６ １２２にドライブされるデータ
（“１２３４ｈ”）は、実際のライトには冗長なもので
あり、ＣＭＤ１３３でＯＰＷＨＨＳ信号の発生を抑制し
Ｈｉ−Ｚ状態にすることも考えられる。

【００８９】リード転送の場合、ＢＣＤ１３４は一回目
のバス・サイクルの終了時、ＡＰＮＤ信号を発生し追加
バス・サイクルを発生する。図４より、ＣＭＤ１３３は
一回目のリード・バス・サイクルに同期して、ＢＥ３
（−）−ＢＥ０（−）端子１２３を“００００ｂ”にド
ライブする。さらに、追加リード・バス・サイクルに同
期して、ＢＥ３（−）−ＢＥ０（−）端子１２３を“０
０１１ｂ”にドライブする。

【００９０】さらに図５より、ＣＭＤ１３３は１回目の
リード・バス・サイクルのＢＥＮＤ信号に同期して、Ｏ
ＰＷＲＨＳＴ，ＯＰＲＬＳＴ信号を発生し、データ・バ
ス端子Ｄ３１−Ｄ１６ １２２上のデータがＭＰＸ１１
７を介してＯＰＲＨ１１２にラッチされ（不定値）、デ
ータ・バス端子Ｄ１５−Ｄ０ １２２上のデータがＯＰ
ＲＬ１１３にラッチされる（“５６７８ｈ”）。この時
ＯＰＲＨ１１２にラッチされるデータ（不定値）は、無
効なデータである。

【００９１】追加リード・サイクルでは、ＣＭＤ１３３
はＯＰＲＨＳＴ，ＯＰＲＨＳＬ信号を発生し、データ・
バス端子Ｄ１５−Ｄ０ １２２上のデータがＭＰＸ１１
７を介してＯＰＲＨ１１２にラッチされる（“１２３４
ｈ”）。

【００９２】ＥＵ１０４へのＯＰＲＨ１１２，ＯＰＲＬ
１１３の読み出しについては、前述の例と等価であり省
略する。

【００９３】（３）１６ビット・バスが指定された場合 リセット時にＳＩＺ１６Ｂ（−）端子１２４がアクティ
ブ（“１”）であるので、ＳＺＬ１３５はＳＳＩＺ信号
に“１”を保持する。さらにＳＺＲＱ（−）端子１２５
の状態にかかわらず、ＳＺＬ１３５はＤＳＩＺ信号に
“０”を保持する。

【００９４】ライト転送の場合ＳＳＩＺ信号はアクティ
ブ（“０”）を保つため、ＢＣＤ１３４はバス・サイク
ル起動要求毎に１回目のバス・サイクルの終了時、ＡＰ
ＮＤ信号を発生し追加バス・サイクルを発生する。図４
より、ＣＭＤ １３３は１回目のライト・バス・サイク
ルに同期して、ＢＥ３（−）−ＢＥ０（−）端子１２３
を“ＺＺ００ｂ”にドライブする。さらに、追加ライト
・バス・サイクルに同期して、ＢＥ３（−）−ＢＥ０
（−）端子１２３を“ＺＺ００ｂ”にドライブする。

【００９５】さらに図５より、ＣＭＤ１３３は１回目の
ライト・バス・サイクルに同期して、ＯＰＷＬＬＳ信号
を発生し、データ・バス端子Ｄ１５−Ｄ０ １２２にＯ
ＰＷ１１１の下位１６ビットがオペランド・ライト・バ
ッファ１１６を介してドライブされる（“５６７８
ｈ”）。追加ライト・バス・サイクルでは、ＣＭＤ１３
３はＯＰＷＨＬＳ信号を発生し、データ・バス端子Ｄ１
５−Ｄ０ １２２にＯＰＷ１１１の上位１６ビットがオ
ペランド・ライト・バッファ１１５を介してドライブさ
れる（“１２３４ｈ”）。

【００９６】双方のバス・サイクルともに、データ・バ
ス端子Ｄ３１−Ｄ１６ １２２はＨｉ−Ｚ状態がドライ
ブされる。

【００９７】リード転送の場合、ダイナミック・サイジ
ングが指定された場合（上記（２））と同様に動作す
る。

【００９８】図６に、前記動作例における本実施例のタ
イミング・チャート（ライト・バス・サイクルのみ）を
示す。

【００９９】前述の例では、１６ビット・バスが指定さ
れた時（上記（３））以外の場合、１回目のバス・サイ
クルでは最下位のアドレス２ビット（ＩＡ１−ＩＡ０）
に応じて、データ・バス端子Ｄ３１−Ｄ０ １２２の使
用形態がデータのビット長に応じて次のように異なる。

【０１００】８ビット・データ： ＩＡ１−ＩＡ０
＝００ｂ Ｄ７−Ｄ０を用いる ＩＡ１−ＩＡ０＝０１ｂ Ｄ１５−Ｄ８を用いる ＩＡ１−ＩＡ０＝１０ｂ Ｄ２３−Ｄ１６を用いる ＩＡ１−ＩＡ０＝１１ｂ Ｄ３１−Ｄ２４を用いる １６ビット・データ： ＩＡ１−ＩＡ０＝０Ｘｂ Ｄ
１５−Ｄ０ を用いる ＩＡ１−ＩＡ０＝１Ｘｂ Ｄ３１−Ｄ１６を用いる このようにデータ転送すべきアドレスによって、データ
のＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）位置を整列させるためのデータ入替え機能をアライ
ン（Ａｌｉｇｎｅ）と呼ぶ。アライン機能は、ＥＵ１０
４とＢＵ１０５の間で行われるデータ転送の中途、ある
いはＥＵ１０４のデータ処理の前／後に処理されるべき
機能であり、本発明の本質とは関係ないため、ここでは
説明を省略する。

【０１０１】図７に本発明の他の実施例を示す。本実施
例１６ビットまたは３２ビットのデータ・バスに接続で
きるマイクロプロセッサ７００である。本マイクロプロ
セッサ７００は、パイプライン処理を行うために、命令
フェッチ・ユニット（以下ＩＵと略す）７０１、命令デ
コード・ユニット（以下ＤＵと略す）７０２、命令実行
ユニット（以下ＥＵと略す）７０３、実行アドレス計算
ユニット（以下ＡＵと略す）７０４、バス・サイクル制
御ユニット（以下ＢＵと略す）７０５を持つ。

【０１０２】ＩＵ７０１は、フェッチ・サイクルの起動
制御、およびフェッチ・サイクルで外部より取り込んだ
命令コードを蓄積する。命令コード・キャッシュを含む
ような構成も考えられる。命令コードは１６ビット長あ
るいは３２ビット長のいずれかとする。各命令コードは
メモリのハーフワード境界（アドレスの最下位ビットが
“０”）から置かれるものとする。ＤＵ７０２は、ＩＵ
７０１に蓄積された命令コードをデコードし、個々の命
令に特有な処理を示す信号を発生させる。ＤＵ７０２で
発生された信号は、その他の各ユニットに対する動作指
示信号（図面では一部省略）として与えられる。

【０１０３】ＥＵ７０３は、３２本の３２ビット幅の汎
用レジスタ、３２ビット幅の算術論理演算装置、バレル
・シフタ等を含み、ＤＵ７０２によって指定された命令
実行処理を行う。その内部制御はハードワイアド論理や
マイクロプログラム等が考えられる。

【０１０４】ＡＵ７０４は、ＤＵ７０２がメモリまたは
Ｉ／Ｏに対するアクセスを含む命令であることを検知す
ると、オペランドに対するアドレスを計算する。アドレ
ス計算に使用される要素は、命令コード中に含まれるデ
ィスプレースメント値や汎用レジスタの値が用いられ
る。前者はＩＵ７０１から、後者はＥＵ７０３から供給
される。オペランド・データは８／１６／３２ビットの
ものがあり、１６ビット・データはハーフワード境界
（アドレスの最下位ビットが“０”）から、３２ビット
・データはワード境界（アドレスの最下位２ビットが
“００ｂ”）から配置されるものとする。

【０１０５】ＢＵ７０５は、他のユニットから与えられ
るアドレス情報、データ情報、起動要求に基づいて、外
部バス・サイクルを発生する。バス・サイクルで外部か
ら読み込まれたデータは、命令コードはＩＵ１０１に、
オペランド・データはＥＵ７０３に供給される。

【０１０６】各ユニットは、図に概略を示すようにバス
構造で内部接続される。ＩＵ７０１とＢＵ７０５の間は
オペランド・アクセス以外のバス・サイクルで使用する
アドレス（ＩＡ３１−ＩＡ０を経由）と命令コードを転
送するために、ＩＵ７０１とＤＵ７０２と間は命令コー
ドを転送するために接続される。また、ＡＵ７０４とＩ
Ｕ７０１の間、およびＡＵ７０４とＥＵ７０３の間はア
ドレス計算に使用されるアドレス要素を転送するために
接続される。同様に、ＥＵ７０３とＢＵ７０５との間は
リード／ライト・オペランドを双方向的に転送するため
にＩＤ３１−ＩＤ０を経由して、ＡＵ７０４とＢＵ７０
５間は実効アドレスを転送するためにＩＡ３１−ＩＡ０
を経由して、ＥＵ７０３とＢＵ７０５の間は任意のバス
・サイクルで使用するアドレスを転送するためにＩＡ３
１−ＩＡ０を経由してそれぞれ接続される。

【０１０７】図面ではＩＵ７０１からのバス・サイクル
起動要求はＦＲＥＱ信号、ＤＵ７０２からのものはＯＰ
ＲＥＱ信号、ＥＵ７０３からのものはＡＣＲＥＱ信号で
示している。これらの要求信号は、実際にはバス・サイ
クルの種類を表現するための複数の信号、およびタイミ
ングを規定する信号等の複数の信号によって構成され
る。

【０１０８】ＢＵ７０５はバス・サイクルに関連して、
３１ビットのハーフワード・アドレス（１６ビット単位
アドレス）を出力するアドレス・バス端子Ａ３１−Ａ１
（Ａ３１−２：７２１，Ａ１：７２２）、３２ビット・
データの授受を行うデータ・バス端子Ｄ３１−Ｄ０ ７
２３、データ・バス端子のどの８ビット位置を用いて有
効データを転送するかを示すバイトイネーブル出力端子
Ｂ３Ｅ（−）〜Ｂ０Ｅ（−）７２４（Ｂ３Ｅ（−）：Ｄ
３１−Ｄ２４，Ｂ２Ｅ（−）：Ｄ２３−Ｄ１６，Ｂ１Ｅ
（−）：Ｄ１５−Ｄ８，Ｂ０Ｅ（−）：Ｄ７−Ｄ０にそ
れぞれ対応）、リセット時にデータ・バスの下位１６ビ
ットを用いて転送することを指定する入力端子ＳＩＺ１
６Ｂ７２５、追加バス・サイクルの発行を要求して１６
ビット・データ・バスに対するダイナミック・バス・サ
イジング機能を要求する入力端子ＳＺＲＱ（−）７２６
を持つ。

【０１０９】基本的なバス・サイクルは、マイクロプロ
セッサ１００のクロック入力端子１２７に加えられる基
準クロック信号ＣＬＫに同期した２つのステートＴ１，
Ｔ２で構成される。その他のバス・サイクルの種類、起
動タイミングを示す信号は、図面を省略している。

【０１１０】図８および図９は、それぞれＢＵ７０５に
おいて本発明に最も関連したデータ部分および制御部分
の構成を詳細に示している。

【０１１１】図８において、オペランド・ライト・レジ
スタ（以下ＯＰＷと略す）７１１は、転送される内部デ
ータ・バスＩＤ３１−ＩＤ０上のライト・オペランドを
ＥＵ７０３から出力されるＯＰＷＳＴ信号（第一図では
省略）で保持する３２ビットのレジスタであり、説明の
便宜上図面では上位１６ビットと下位１６ビットに分割
している。ＯＰＷ７１１の出力は、次のようにオペラン
ド・ライト・バッファ７１４，７１５，７１６を介して
データ・バス端子７２３をドライブする。

【０１１２】（１）ＯＰＷ１１１の上位１６ビットを１
１４を介して、Ｄ３１−Ｄ１６にドライブする。

【０１１３】（２）ＯＰＷ１１１の上位１６ビットを１
１５を介して、Ｄ１５−Ｄ０にドライブする。

【０１１４】（３）ＯＰＷ１１１の下位１６ビットを１
１６を介して、Ｄ１５−Ｄ０にドライブする。

【０１１５】ＯＰＷＨＨＳ，ＯＰＷＨＬＳ，ＯＰＷＬＬ
Ｓ信号は、オペランド・ライト・バッファ７１４，７１
５，７１６の活性化信号である。いずれのオペランド・
ライト・バッファ７１４，７１５，７１６も活性化され
ない場合、Ｄ３１−Ｄ１６およびＤ１５−Ｄ０は高イン
ピーダンス（Ｈｉ−Ｚ）状態となる。

【０１１６】オペランド・リード・レジスタは上位１６
ビット（以下ＯＰＲＨと略す）７１２と、下位１６ビッ
ト（以下ＯＰＲＬと略す）７１３で構成され、データ・
バス端子Ｄ３１−Ｄ０のリード・オペランドの上位１６
ビットあるいは下位１６ビットをラッチする。ＯＰＲＨ
ＳＴ、ＯＰＲＬＳＴはそれぞれＯＰＲＨ７１２、ＯＰＲ
Ｌ７１３のラッチ信号である。

【０１１７】ＯＰＲＨ７１２，ＯＰＲＬ７１３の出力は
ＥＵ７０４から出力されるＯＰＲＬＤ信号（図７では省
略）によりオペランド・リード・バッファ７１８、７１
９を介して、ＩＤ３１−ＩＤ０にドライブされＥＵ７０
４に転送される。マルチプレクサ（以下ＭＰＸと略す）
７１７は、ＯＰＲＨＳＬ信号がインアクティブ
（“０”）の時ＯＰＲＨ７１２の入力にＤ３１−Ｄ１６
を選択し、アクティブ（“１”）の時にＤ１５−Ｄ０を
選択する。

【０１１８】図９において、コマンド・レジスタ（以下
ＣＭＬと略す）７３１はＥＵ７０４からバス・サイクル
の起動要求としてＢＲＥＱ信号（図７では省略）を受け
取り、内部アドレス・バスの最下位２ビットＩＡ１−Ｉ
Ａ０、および起動すべきバス・サイクルのデータ・タイ
プを示すＴＹＰ１−ＴＹＰ０信号、リード／ライト転送
の種別を示すＲ／Ｗ（−）信号をラッチする。ＴＹＰ１
−ＴＹＰ０信号は“１Ｘｂ”であれば３２ビット、“０
１ｂ”であれば１６ビット、“００ｂ”であれば８ビッ
トのデータを転送することを示す。ＣＭＬ７３１の出力
ＬＩＡ１−ＬＩＡ０，ＬＴＹＰ１−ＬＴＹＰ０，ＬＲ／
Ｗ（−）はコマンド・デコーダ（以下ＣＭＤと略す）７
３３およびバス・サイクル検出器（以下ＢＣＤと略す）
７３４に入力される。

【０１１９】バス・サイクル・シーケンサ（以下ＢＣＳ
と略す）７３２は、ＢＲＥＱ信号によってバス・サイク
ルの起動が指定されると、現在のバス・サイクルの状態
をＬＡＳＴ信号および外部端子によるバス・サイクル終
了準備信号（図面では省略）により検知し、新たなバス
・サイクルの起動を制御するとともに、Ｔ１，Ｔ２ステ
ートの発生、ならびにＥＵ７０４に対する次のバス・サ
イクル起動要求の禁止をＢＢＳＹ信号（図では省略）を
発生して通知する。Ｔ２ステートは、バス・サイクルの
終了準備信号により繰り返されることがある。ＢＣＳ７
３２によって発生されるバス・サイクルの状態信号に
は、以下のものがある。 ＤＳＴ：リード・バス・サイクルでデータ・バス端子７
２３上の情報をＣＰＵ７００にラッチするタイミングを
示す。最後のＴ２ステートの後半に発生する。 ＢＢＧＮ：バス・サイクルが起動されたことを示す。Ｔ
１ステートの前半に発生する。 ＢＥＮＤ：起動を要求されたバス・サイクルの終了タイ
ミングを示す。最後のＴ２ステートの前半に発生する。 ＢＣＹＣ：バス・サイクルが起動されていることを示
す。Ｔ１ステートの後半から、最後のＴ２の半クロック
後まで発生する。 ＳＺＲＱＳＴ：ＳＺＲＱ（−）端子７２６の状態をサイ
ジング・ラッチ（以下ＳＳＺＬと略す）７３５にラッチ
するタイミングを示す。Ｔ２ステートの前半で発生す
る。

【０１２０】ＢＣＳ７３２は、ＢＲＥＱ信号を受け付け
るとＴ１，Ｔ２ステートからなるバス・サイクルのシー
ケンスを起動する。同時に、ＥＵ７０４に新たなバス・
サイクル起動を要求しないようにＢＢＳＹ信号をアクテ
ィブにする。Ｔ２ステートが終了する際、ＢＣＤ７３４
が最後のバス・サイクルであったことを示すＬＡＳＴ信
号を通知してきていれば（アクティブ状態）、ＢＣＳ７
３２はＢＢＳＹ信号をインアクティブにし、ＢＥＮＤ信
号を発生する。一方、ＬＡＳＴ信号がインアクティブで
あれば、ＢＣＳ７３２は２回目のバス・サイクル（追加
バス・サイクル）のシーケンスを起動する。

【０１２１】ＢＣＤ７３４は、ＣＭＬ７３１から通知さ
れるＬＴＹＰ１−ＬＴＹＰ０信号およびＳＺＬ７３５に
より通知されるＳＳＩＺ，ＤＳＩＺ信号により、起動要
求されたバス・サイクルが追加バス・サイクルを必要と
すべきかを判定する。ＡＰＮＤ信号は１回目のバス・サ
イクルが終了し、これから追加バス・サイクルが起動さ
れることを示す。ＬＡＳＴ信号は追加バス・サイクルが
不要な場合はアクティブ状態を保ち、追加バス・サイク
ルが必要な場合は１回目のバス・サイクルが終了した時
にアクティブ状態になる。

【０１２２】ＢＣＤ７３４は、サイジングが要求され
（ＳＳＩＺ信号とＤＳＩＺ信号の論理和により検知）、
かつ３２ビット・データを転送するバス・サイクルの起
動が要求された（ＬＴＹＰ１−ＬＴＹＰ０信号が“１Ｘ
ｂ”により検知）場合に、追加バス・サイクルの必要性
を検知する。なお、バス・サイクルの終了はＢＥＮＤ信
号により通知される。

【０１２３】ＳＺＬ７３５は、１６ビット・バス指定入
力端子ＳＩＺ１６Ｂ７２５の状態をリセット時に（ＲＥ
−ＳＥＴ信号により検知）ラッチし、１６ビット・バス
が指定されていれば（ＳＩＺ１６Ｂ７２５がアクティブ
の場合）、ＳＳＩＺ信号をアクティブ（“１”）に保持
する。１６ビット・バスが指定されていなければ（ＳＩ
Ｚ１６Ｂ７２５がインアクティブの場合）、ＳＳＩＺ信
号をインアクティブ（“０”）に保持するとともに、ダ
イナミック・サイジング入力端子ＳＺＲＱ（−）７２６
端子の状態をＳＺＲＱＳＴ信号によりラッチし、ダイナ
ミック・サイジングが指定されれば（ＳＺＲＱ（−）７
２６がアクティブの場合）、ＤＳＩＺ信号をアクティブ
（“１”）に保持する。

【０１２４】ＣＭＤ７３３は、ＣＭＬ７３１，ＢＣＳ７
３２，ＢＣＤ７３４，ＳＺＬ７３５から通知される各信
号に基づき、バイト・イネーブル端子ＢＥ３（−）〜Ｂ
Ｅ０（−）７２４、およびアドレス・バス端子Ａ１ ７
２２をドライブする。基本的には、指定されたアドレス
（ＬＩＡ１−ＬＩＡ０信号で通知）、データのビット長
（ＬＴＹＰ１−ＬＴＹＰ０信号で通知）、追加バス・サ
イクルかどうか（ＡＰＮＤ信号で通知）で決定される。
ただし、１６ビット・バスが指定されている場合（ＳＳ
ＩＺ信号で通知）と、３２ビット・バスが指定されてい
る場合で、出力される場合で、出力される値は異なる。

【０１２５】さらにＣＭＤ７３３は、図８に示すＢＵ７
０５のデータ部分に対する各種制御信号を発生する。Ｏ
ＰＷＨＨＳ，ＯＰＷＨＬＳ，ＯＰＷＬＬＳ信号はＬＲ／
Ｗ（−）信号によりライト・バス・サイクルが要求され
た場合（ＬＲ／Ｗ（−）信号がアクティブで検知）に発
生し、ＯＰＲＨＳＴ，ＯＰＲＬＳＴ，ＯＰＲＨＳＬ信号
はリード・バス・サイクルが要求された場合（ＬＲ／Ｗ
（−）信号がインアクティブで検知）に発生する。各信
号は基本的には、バス・サイクルの種類（ＬＲ／Ｗ
（−）信号で通知）、指定されたアドレス（ＬＩＡ１−
ＬＩＡ０信号で通知）およびデータのビット長（ＬＴＹ
Ｐ１−ＬＴＹＰ０信号で通知）で決定される。ただし、
追加バス・サイクル（ＡＰＮＤ信号で通知）または１６
ビット・バスが指定されている場合（ＳＳＩＺ信号で通
知）には考慮がなされる。

【０１２６】図１０にＡ１端子１２２，ＢＥ３（−）〜
ＢＥ０（−）端子７２４、および各信号の出力値を示
す。Ａ１端子７２２，ＢＥ３（−）〜ＢＥ０（−）端子
７２４は、バス・サイクルに同期して変化するように、
ＣＭＤ７３３にはＢＢＧＮ信号の立上りで変化するよう
なラッチが含まれている。１６ビット・バスが指定され
ている場合（ＳＳＩＺ信号で通知）は、ドライブする端
子の数を減らし消費電力を低減するために、ＢＥ３
（−），ＢＥ２（−）端子はＨｉ−Ｚ状態（図中“Ｚ”
で示してある）をドライブする。

【０１２７】また、各信号は次のようにタイミング信号
がマスクされる。

【０１２８】ＯＰＷＨＨＳ，ＯＰＷＨＬＳ，ＯＰＷＬＬ
Ｓ… ＢＣＹＣによるデータ・バス端子７２３への出力タイミ
ング（ライト・バス・サイクルのみ） ＯＰＲＨＳＴ，ＯＰＲＬＳＴ… ＤＳＴによるデータ・バス端子７２３からの入力タイミ
ング（リード・バス・サイクルのみ） 次に３２ビット・データとして“１２３４５６７８ｈ”
を“０００００００４ｈ”番地にリード／ライトする場
合に関し、本実施例の動作について、説明する。

【０１２９】（１）３２ビット・バスが指定された場合 リセット時にＳＩＺ１６Ｂ端子７２５がインアクティブ
であるので、ＳＺＬ７３５はＳＳＩＺ信号に“０”を保
持する。さらにＳＺＲＱ（−）端子７２６を常にインア
クティブにすることで、ＳＺＲＱＳＴ信号が発生しても
ＤＳＩＺ信号は“０”を保持する。

【０１３０】ライト転送の場合、ＥＵ７０４は、ライト
・バス・サイクルの起動要求に先立ち、内部データ・バ
スＩＤ３１−ＩＤ０を“１２３４５６７８ｈ”にドライ
ブするとともに、ＯＰＷＳＴ信号を発生する。この結果
ＯＰＷ７１１に“１２３４５６７８ｈ”がラッチされ
る。ＥＵ７０４はさらにバス・サイクル起動要求ＢＲＥ
Ｑ信号の発生とともに、ＩＡ１−ＩＡ０信号を“００
ｂ”、ＴＹＰ１−ＴＹＰ０信号に“１Ｘｂ”、Ｒ／Ｗ
（−）信号に“０ｂ”をドライブする。これらはＣＭＬ
７３１にラッチされる。ＢＣＳ７３２はＢＲＥＱ信号の
発生により、バス・サイクルの発生を起動する。ＳＳＩ
Ｚ，ＤＳＩＺ信号は“０”を保つため、ＢＣＤ７３４は
ＡＰＮＤ信号を発生しないため、追加バス・サイクルは
発生しない。図１０より、ＣＭＤ７３３はライト・バス
・サイクルに同期して、ＢＥ３（−）−ＢＥ０（−）端
子７２４を“００００ｂ”にドライブする。さらに、Ｃ
ＭＤ７３３はライト・バス・サイクルに同期して、ＯＰ
ＷＨＨＳ，ＯＰＷＬＬＳ信号を発生し、データ・バス端
子Ｄ３１−Ｄ１６ ７２３にＯＰＷ７１１の上位１６ビ
ットがオペランド・ライト・バッファ７１４を介してド
ライブされ（“１２３４ｈ”）、データ・バス端子Ｄ１
５−Ｄ０ ７２３にＯＰＷ １１１の下位１６ビットが
オペランド・ライト・バッファ１１６を介してドライブ
される（“５６７８ｈ”）。

【０１３１】リード転送の場合、ＥＵ７０４はバス・サ
イクル起動要求ＢＲＥＱ信号の発生とともに、ＩＡ１−
ＩＡ０信号を“００ｂ”、ＴＹＰ１−ＴＹＰ０信号に
“１０ｂ”、Ｒ／Ｗ（−）信号に“１ｂ”をドライブす
る。これらの信号はＣＭＬ７３１にラッチされる。ＢＣ
Ｓ７３２はＢＲＥＱ信号の発生により、バス・サイクル
の発生を起動する。ＳＳＩＺ，ＤＳＩＺ信号ほ“０”を
保つため、ＢＣＤ ７３４はＡＰＮＤ信号を発生しない
ため、追加バス・サイクルは発生しない。図１０より、
ＣＭＤ７３３はリード・バス・サイクルに同期して、Ｂ
Ｅ３（−）−ＢＥ０（−）端子７２４を“００００ｂ”
にドライブする。さらに、ＣＭＤ７３３はリード・バス
・サイクルのＢＥＮＤ信号に同期して、ＯＰＷＲＨＳ
Ｔ，ＯＰＲＬＳＴ信号を発生し、データ・バス端子Ｄ３
１−Ｄ１６ ７２３上のデータがＭＰＸ１１７を介して
ＯＰＲＨ７１２にラッチされ（“１２３４ｈ”）、デー
タ・バス端子Ｄ１５−Ｄ０ ７２３上のデータがＯＰＲ
Ｌ７１３にラッチされる（“５６７８ｈ”）。ＥＵ７０
４はリード・バス・サイクルが終了したことをＢＵ７０
５から通知されると、ＯＰＲＬＤ信号を発生し、ＯＰＲ
Ｈ７１２，ＯＰＲＬ７１３の内容をそれぞれオペランド
・リード・バッファ７１８．７１９を介して内部データ
・バスＩＤ３１−ＩＤ０にドライブし、ＥＵ７０４へ取
り込む。

【０１３２】（２）ダイナミック・サイジングが指定さ
れた場合 リセット時にＳＩＺ１６Ｂ端子７２５がインアクティブ
であるので、ＳＺＬ７３５はＳＳＩＺ信号に“０”を保
持する。さらにＳＺＲＱ（−）端子７２６は、バス・サ
イクルに同期して、あるいは常にアクティブにすること
で、ＳＺＲＱＳＴ信号が発生した場合ＳＺＬ７３５はＤ
ＳＩＺ信号に“Ｉ”を保持する（バス・サイクルに同期
して入力する場合は一定期間保持される）。

【０１３３】ライト転送の場合、ＳＳＩＺ信号は“０”
を保つＤＳＩＺ信号がアクティブになると、ＢＣＤ７３
４は１回目のバス・サイクルの終了時、ＡＰＮＤ信号を
発生した追加バス・サイクルを発生する。図１０より、
ＣＭＤ７３３は１回目のライト・バス・サイクルに同期
して、Ａ１端子“０”に、ＢＥ３（−）−ＢＥ０（−）
端子７２４を“００００ｂ”にそれぞれドライブする。
追加バス・サイクルでは、２回目のライト・バス・サイ
クルに同期して、Ａ１端子を“１”に、ＢＥ３（−）−
ＢＥ０（−）端子７２４を“００１１ｂ”にドライブす
る。さらに、ＣＭＤ７３３は１回目のライト・バス・サ
イクルに同期して、ＯＰＷＨＨＳ，ＯＰＷＬＬＳ信号を
発生し、データ・バス端子Ｄ３１−Ｄ１６ ７２３にＯ
ＰＷ１１１の上位１６ビットがオペランド・ライト・バ
ッファ７１４を介してドライブされ（“１２３４
ｈ”）、データ・バス端子Ｄ１５−Ｄ０ ７２３にＯＰ
Ｗ１１１の下位１６ビットがオペランド・ライト・バッ
ファ７１６を介してドライブされる（“５６７８
ｈ”）。追加バス・サイクルでは、ＣＭＤ７３３はＯＰ
ＷＨＨＳ，ＯＰＷＨＬＳ信号を発生し、データ・バス端
子Ｄ３１−Ｄ１６ ７２３にＯＰＷ７１１の上位１６ビ
ットがオペランド・ライト・バッファ７１４を介してド
ライブされる（“１２３４”）と共に、データ・バス端
子Ｄ１５−Ｄ０７２３にもＯＰＷ７１１に上位１６ビッ
トがオペランド・ライト・バッファ７１５を介してドラ
イブされる（“１２３４ｈ”）。データ・バス端子Ｄ３
１−Ｄ１６ ７２２にドライブされるデータ（“１２３
４ｈ”）は、実際のライトには冗長なものであり、ＣＭ
Ｄ１３３でＯＰＷＨＨＳ信号の発生を抑制しＨｉ−Ｚ状
態にすることも考えられる。

【０１３４】リード転送の場合、ＢＣＤ７３４は１回目
のバス・サイクルの終了時、ＡＰＮＤ信号を発生し追加
バス・サイクルを発生する。図１０より、ＣＭＤ７３３
は１回目のリード・バス・サイクルに同期して、Ａ１端
子を“０”に、ＢＥ３（−）−ＢＥ０（−）端子７２４
を“００００ｂ”にそれぞれドライブする。追加バス・
サイクルでは、２回目のリード・サイクルに同期して、
Ａ１端子を“１”に、ＢＥ３（−）−ＢＥ０（−）端子
７２４を“００１１ｂ”にドライブする。さらに、ＣＭ
Ｄ７３３は１回目のリード・バス・サイクルのＢＥＮＤ
信号に同期して、ＯＰＲＨＳＴ，ＯＰＲＬＳＴ信号を発
生し、データ・バス端子Ｄ３１−Ｄ１６７２３上のデー
タがＭＰＸ７１７を介してＯＰＲＨ７１２にラッチされ
（不定値）、データ・バス端子Ｄ１５−Ｄ０ ７２３上
のデータがＯＰＲＬ７１３にラッチされる（“５６７８
ｈ”）。この時ＯＰＲＨ７１２にラッチされるデータ
（不定値）は、無効なデータである。追加バス・サイク
ルでは、ＣＭＤ７３３はＯＰＲＨＳＴ，ＯＰＲＨＳＬ信
号を発生し、データ・バス端子Ｄ１５−Ｄ０ ７２３の
データがＭＰＸ７１７を介してＯＰＲＨ７１２にラッチ
される（“１２３４ｈ”）。ＥＵ１０４へのＯＰＲＨ７
１２，ＯＰＲＬ７１３の読み出しについては、前述の例
と等価であり省略する。

【０１３５】（３）１６ビット・バスが指定された場合 リセット時にＳＩＺ１６Ｂ端子７２５がアクティブであ
るので、ＳＺＬ７３５はＳＳＩＺ信号に“１”を保持す
る。さらにＳＺＲＱ（−）端子７２５の状態にかかわら
ず、ＳＺＬ７３５はＤＳＩＺ信号に“０”を保持する。

【０１３６】ライト転送の場合、ＳＳＩＺ信号は“０”
を保つため、ＢＣＤ７３４はバス・サイクル起動要求毎
に１回目のバス・サイクルの終了時、ＡＰＮＤ信号を発
生し追加バス・サイクルを発生する。図１０より、ＣＭ
Ｄ７３３は１回目のライト・バス・サイクルに同期し
て、Ａ１端子を“０”に、ＢＥ３（−）−ＢＥ０（−）
端子７２３を“ＺＺ００ｂ”にドライブする。追加バス
・サイクルでは、２回目のライト・バス・サイクルに同
期して、Ａ１端子を“１”に、ＢＥ３（−）−ＢＥ０
（−）端子７２３を“ＺＺ００ｂ”にドライブする。さ
らに、ＣＭＤ７３３は１回目のライト・バス・サイクル
に同期して、ＯＰＷＬＬＳ信号を発生し、データ・バス
端子Ｄ１５−Ｄ０ ７２２にＯＰＷ７１１の下位１６ビ
ットがオペランド・ライト・バッファ７１６を介してド
ライブされる（“５６７８ｈ”）。追加バス・サイクル
では、ＣＭＤ７３３はＯＰＷＨＬＳ信号を発生し、デー
タ・バス端子Ｄ１５−Ｄ０ ７２２にＯＰＷ７１１の上
位１６ビットがオペランド・ライト・バッファ７１５を
介してドライブされる（“１２３４ｈ”）。双方のバス
・サイクルともに、データ・バス端子Ｄ３１−Ｄ１６
７２２はＨｉ−Ｚ状態がドライブされる。

【０１３７】リード転送の場合、ＢＣＤ７３４は１回目
のバス・サイクルの終了時、ＡＰＮＤ信号を発生し追加
バス・サイクルを発生する。図１０より、ＣＭＤ７３３
は１回目のリード・バス・サイクルに同期して、Ａ１端
子“０”に、ＢＥ３（−）−ＢＥ０（−）端子７２４を
“ＺＺ００ｂ”にそれぞれドライブする。追加バス・サ
イクルでは、２回目のリード・バス・サイクルに同期し
て、Ａ１端子を“１”に、ＢＥ３（−）−ＢＥ０（−）
端子７２４を“ＺＺ００ｂ”にドライブする。さらに、
ＣＭＤ７３３は１回目のリード・バス・サイクルのＢＥ
ＮＤ信号に同期して、ＯＰＲＨＳＴ，ＯＰＲＬＳＴ信号
を発生し、データ・バス端子Ｄ３１−Ｄ１６ ７２３上
のデータがＭＰＸ７１７を介してＯＰＲＨ７１２にラッ
チされ（不定値）、データ・バス端子Ｄ１５−Ｄ０ ７
２３上のデータがＯＰＲＬ７１３にラッチされる（“５
６７８ｂ”）。この時ＯＰＲＨ７１２にラッチされるデ
ータ（不定値）は、無効なデータである。追加バス・サ
イクルでは、ＣＭＤ７３３はＯＰＲＨＳＴ，ＯＰＲＨＳ
Ｌ信号を発生し、データ・バス端子Ｄ１５−Ｄ０７２３
のデータがＭＰＸ７１７を介してＯＰＲＨ７１２にラッ
チされる（“１２３４ｈ”）。ＥＵ１０４へのＯＰＲＨ
７１２，ＯＰＲ７１３の読み出しについては、前述の例
と等価であり省略する。

【０１３８】図１１に、前記動作例における本実施例の
タイミング・チャート（ライト・バス・サイクル）を示
す。

【０１３９】前述の例では、１６ビット・バスが指定さ
れた時以外の場合（前記（１）（２）、１回目のバス・
サイクルで最下位のアドレス２ビット（ＩＡ１−ＩＡ
０）に応じて、データ・バス端子Ｄ３１−Ｄ０ １２３
の使用形態がデータのビット長に応じて次のように異な
る。 ８ビット・データ： ＩＡ１−ＩＡ０＝００ｂ Ｄ７−Ｄ０を用いる ＩＡ１−ＩＡ０＝０１ｂ Ｄ１５−Ｄ８を用いる ＩＡ１−ＩＡ０＝１０ｂ Ｄ２３−Ｄ１６を用いる ＩＡ１−ＩＡ０＝１１ｂ Ｄ３１−Ｄ２４を用いる １６ビット・データ： ＩＡ１−ＩＡ０＝０Ｘｂ Ｄ１５−Ｄ０を用いる ＩＡ１−ＩＡ０＝１Ｘｂ Ｄ３１−Ｄ１６を用いる このようにデータ転送すべきアドレスによって、データ
のＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）位置を整列させるためのデータ入替え機能をアライ
ン（ａｌｉｇｎ）と呼ぶ。アライン機能は、ＤＵ１０４
とＢＵ１０５の間で行われるデータ転送の中途、あるい
はＥＵ１０４のデータ処理の前／後に処理されるべき機
能であり、本発明の本質とは関係ないため、ここでは説
明を省略する。

【０１４０】図１２に、本発明を利用したマイクロプロ
セッサ（ＣＰＵ）８０１を用い、１６ビット幅のデータ
・バスを介し、外部メモリ８０２をアクセスする情報処
理装置の構成を示す。ＣＰＵ８０１が常に１６ビット・
アクセスをするように、ＳＩＺ１６Ｂは固定的にアクテ
ィブ・レベル（“１”レベル）に接続される。

【０１４１】ＣＰＵ８０１の３２ビット・データ・バス
端子Ｄ３１−Ｄ０のうち、下位１６ビットは８ビット単
位（Ｂ１，Ｂ０）に分割され８ビットの双方向バッファ
（ＢＵＦ０ ８１０，ＢＵＦ１ ８１１）を介して外部
データ・バスＤＢ１５−ＤＢ０に接続される。ＭＥＭ８
０２は、８ビット単位の下位メモリ・バンク（ＭＢ０）
８２１と、上位メモリ・バンク（ＭＢ１）８２２で構成
され、それぞれ外部データ・バスの下位８ビット（ＤＢ
７〜ＤＢ０）および上位８ビット（ＤＢ１５−ＤＢ８）
に接続される。

【０１４２】ＭＥＭ８０２へのアドレスは、ＣＰＵ８０
１のアドレス・バス端子Ａ３１〜Ａ０の出力で通知され
る。さらに同一アドレスに対してＭＢ０ ８２１を選択
するＢＥ０（−）信号、ＭＢ１ ８２２を選択するＢＥ
１（−）信号がＣＰＵ８０１から通知される。

【０１４３】

【発明の効果】以上説明したように、本発明を用いるこ
とで１）３２ビット固定のデータ・バス、２）動的に３
２／１６ビットに切り替わるデータ・バス、３／１６ビ
ット固定のデータ・バスに接続できるマイクロプロセッ
サを実現できる。

【０１４４】１６ビットの固定のデータ・バスに接続す
る場合、本発明では以下の効果が得られる。 １）従来のダイナミック・バス・サイジングに必要な回
路を回路を共用できるため、回路規模の増加が少ない。 ２）マイクロプロセッサのデータ・バス端子の上位１６
ビットとシステム・バスの下位１６ビットを接続するデ
ータ・バッファ（ダイナミック・サイジングでは必要）
が不要であり、簡単な外部回路で実現できる。 ３）上位１６ビットを常にＨｉ−Ｚ状態にすることがで
きるので、データ・バス端子の余分なドライブによる消
費電力を低減できる。

【０１４５】本実施例では、マイクロプロセッサのデー
タ・バス端子を３２ビット、対応するシステム・バスの
幅を３２ビットあるいは１６ビットとして説明してき
た。しかしながら、マイクロプロセッサのデータ・バス
端子は３２ビットに限定されることはないし、対応する
システム・バスの幅も２のべき乗であっても（たとえば
８ビットを追加すること）、小変更により対応できるこ
とは明白である。

【０１４６】さらに、１６ビット・データをハーフワー
ド境界に、３２ビット・データをワード境界に配置する
ことを前提として説明したが、この前提は本発明の適用
範囲を狭めるものではないことが明らかである。

【０１４７】以上説明したように、この発明により性能
やコストの違いにより、様々なメモリ・システムに接続
することができる汎用性の高いマイクロプロセッサが得
られる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１のＢＵのデータ部を詳細に示すブロック図
である。

【図３】図１のＢＵの制御部を詳細に示すブロック図で
ある。

【図４】図１のコマンドデコーダの出力信号の発生論理
図である。

【図５】図１のコマンドデコーダの他の出力信号の発生
論理図である。

【図６】図１の動作タイミングの一例を示す図である。

【図７】他の実施例を示すブロック図である。

【図８】図７のＢＵのデータ部を詳細に示すブロック図
である。

【図９】図７のＢＵの制御部を詳細に示すブロック図で
ある。

【図１０】図７のコマンドデコーダの出力信号の発生論
理図である。

【図１１】図７の動作タイミングの一例を示す図であ
る。

【図１２】図７のマイクロプロセッサを用いたシステム
ブロックの一例を示す図である。

【図１３】従来例を示すブロック図である。

【図１４】従来例のＢＥ３（−）〜ＢＥ０（−）信号の
発生論理図である。

【図１５】従来例のアクセス制御回路（ＡＣＮＴ）の出
力信号の発生論理図である。

【図１６】従来例のタイミング図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ・バスを複数の部分に分割した一
   部または全部を用いてデータ転送することをバス・サイ
   クル毎に動的に選択する機能を有したマイクロプロセッ
   サにおいて、前記データ転送方法を変更することを外部
   から通知する第一の手段、前記データ・バスの一部分を
   固定的に使用することを外部から通知する第二の手段、
   前記データ・バスの一部分とそれ以外の部分の情報を入
   れ替える手段、および前記データ・バスの一部分以外を
   高インピーダンスにドライブする手段を有し、前記マイ
   クロプロセッサが特定の状態にある時、前記第二の通知
   手段に前記データ・バスの一部分を固定的に使用するこ
   とを通知されると、前記第一の通知手段の状態にかかわ
   らず、前記入替え手段により前記データ・バスの一部分
   を用いてデータ転送し、前記データ・バスの一部分以外
   はドライブ手段により高インピーダンスに保つことを特
   徴とするマイクロプロセッサ。
2. 【請求項２】 データ・バスを複数の部分に分割した一
   部または全部を用いて、メモリあるいはＩ／Ｏに対して
   データ転送することをバス・サイクル毎に動的に選択す
   る機能を有したマイクロプロセッサにおいて、前記デー
   タ転送方法を動的に変更することを外部から通知する第
   一の手段、前記データ・バスの一部分を固定的に使用す
   ることを外部から通知する第二の手段、前記データ・バ
   スの一部分とそれ以外の部分の情報を入れ替える手段、
   前記データ・バスの一部分以外を高インピーダンスにド
   ライブする第三の手段、前記データ・バスの有効部分を
   外部に通知する第四の手段、前記データ・バスの有効部
   分を外部に通知する手段の一部分以外を高インピーダン
   スにドライブする第五の手段、および前記データ・バス
   を用いて前記外部メモリあるいはＩ／Ｏに対して転送す
   るデータがメモリあるいはＩ／Ｏのどの位置に対するも
   のであるかを外部に通知する第六の手段を有し、前記第
   二の通知手段により前記データ・バスの一部分を固定的
   に使用することを通知されると、前記第一の通知手段の
   状態にかかわらず、前記入れ替え手段により前記データ
   ・バスの一部分を用いてデータ転送し、同時に、前記第
   六の通知手段によりデータがメモリあるいはＩ／Ｏのど
   の位置に対するものであるかを外部に通知し、前記第四
   の通知手段により前記データ・バスの一部分の有効部分
   を外部に通知し、前記データ・バスの一部分以外および
   前記第四の通知手段の一部分以外を、前記第三のドライ
   ブ手段、前記第五のドライブ手段により高インピーダン
   スに保つことを特徴とするマイクロプロセッサ。