JPH08147076A

JPH08147076A - 情報処理装置

Info

Publication number: JPH08147076A
Application number: JP6312539A
Authority: JP
Inventors: Akiyoshi Nakamura; 明善中村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1994-11-22
Filing date: 1994-11-22
Publication date: 1996-06-07
Also published as: US5758108A

Abstract

(57)【要約】【目的】データバス幅が異なるＣＰＵを選択して実装
できる情報処理装置を提供する。【構成】ＣＰＵに応じた電圧を供給するために可変電
源１４２を設け、ＣＰＵモジュールの帰還抵抗Ｒｖをそ
のフィードバック端子に接続する。各ＣＰＵモジュール
における帰還抵抗Ｒｖの抵抗値を変えることによって、
ＣＰＵに適した出力電圧ＶOUT を供給できる。ＣＰＵモ
ジュールにはモジュールを判別するためのモジュール判
別信号を発生する端子が設けられおり、増設ＲＡＭには
メモリが増設されているか否かを示すメモリ判別信号を
発生する端子が設けられている。メモリコントローラと
バス制御部は、モジュール判別信号とメモリ判別信号と
に従って、実装されているＣＰＵとメモリとに適したバ
ス制御を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データバス幅が異な
る複数種類のＣＰＵモジュールを交換可能な情報処理装
置に関する。

【０００２】

【従来の技術】近年では、情報処理装置に使用されるＣ
ＰＵ用のマイクロプロセッサの開発が急ピッチで進んで
おり、より高性能なマイクロプロセッサが漸次発表され
ている。そこで、当初に実装されているＣＰＵを、より
高性能のＣＰＵに置き換えることが可能な情報処理装置
も存在する。このような情報処理装置は、クロック周波
数が高いＣＰＵに置き換えられるようになっており、Ｃ
ＰＵの交換によって処理を高速化することが可能であ
る。

【０００３】ＣＰＵ用のマイクロプロセッサとしては、
上記のようにクロック周波数が異なるものばかりでな
く、データバス幅が大きく、より高速・高性能なマイク
ロプロセッサも順次開発されている。

【０００４】

【発明が解決しようとする課題】しかし、データバス幅
が異なるＣＰＵを選択して実装しようとすると、実装す
るＣＰＵのバス幅と、コンピュータ内部のＣＰＵバスの
バス幅とが異なる場合が生じるので、ＣＰＵによるデー
タ転送がうまく行なえないという問題がある。

【０００５】また、ＣＰＵの処理能力を上げるためデー
タバス幅が大きくなり、クロック周波数が高くなると、
それに伴って消費電力も増加するため発熱量が大きくな
る。そこで、処理能力を高くすることによる消費電力の
増加を防ぐために、ＣＰＵ内の一部の回路に供給する電
圧レベルが低く設定されているものも存在する。しか
も、ＣＰＵに供給すべき電圧レベルは一定しておらず、
ＣＰＵのタイプによって異なる場合が多い。従って、デ
ータバス幅やクロック周波数が異なるＣＰＵを実装しよ
うとする場合には、ＣＰＵと共に、そのＣＰＵに適した
電圧レベルの電源も一緒に実装しなければならないとい
う問題があった。

【０００６】データバス幅が異なるＣＰＵを実装しよう
とすると、上記のような種々の問題が生じるため、従来
はデータバス幅が異なるＣＰＵを選択して実装できる情
報処理装置は存在しなかった。

【０００７】この発明は、従来技術における上述の課題
を解決するためになされたものであり、データバス幅が
異なるＣＰＵを選択して実装できる情報処理装置を提供
することを目的とする。

【０００８】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の請求項１に記載した情報処理
装置は、第１のデータバス幅を有する第１のＣＰＵモジ
ュールと、前記第１のデータバス幅よりも大きな第２の
データバス幅を有する第２のＣＰＵモジュールとを選択
して実装可能な情報処理装置であって、前記第１と第２
のＣＰＵモジュールに共通に使用可能な第１の端子群
と、前記第２のＣＰＵモジュールのバスに接続される第
２の端子群と、前記第１と第２の端子群の少なくとも一
方を介してＣＰＵモジュールに供給する出力電圧を変更
可能な可変電源と、前記可変電源に接続され、実装され
たＣＰＵモジュールに応じて前記可変電源の出力電圧を
調整する電圧調整手段とを備えることを特徴とする。

【０００９】なお、この明細書における「ＣＰＵモジュ
ール」は、プリント基板上にＣＰＵチップを設けたモジ
ュールに限らず、ＣＰＵチップ単体そのものも意味する
用語である。

【００１０】実装されているＣＰＵモジュールに応じて
電圧調整手段が可変電源の出力電圧を調整するので、実
装されているＣＰＵモジュールに応じた電圧を供給する
ことができる。

【００１１】請求項２に記載された情報処理装置では、
さらに、第１のＣＰＵモジュールのバスに接続される第
３の端子群と、実装されているＣＰＵの周辺回路部に前
記第１の端子群を介して所定の電圧を供給するととも
に、前記第１のＣＰＵモジュールのＣＰＵのコア部に前
記第３の端子群を介して前記所定の電圧を供給する定電
圧電源を備え、前記可変電源は、前記第２のＣＰＵモジ
ュールのＣＰＵのコア部に前記第２の端子群を介して出
力電圧を供給する。

【００１２】こうすれば、ＣＰＵによってコア部に異な
る電圧を供給する必要がある場合にも、異なる電圧を容
易に供給することができる。

【００１３】請求項３に記載された情報処理装置では、
前記電圧調整手段はＣＰＵモジュールに設けられた帰還
抵抗を前記可変電源のフィードバック端子に接続する回
路を備える。

【００１４】また、請求項４に記載された情報処理装置
では、前記電圧調整手段は、複数の帰還抵抗と、前記複
数の帰還抵抗の１つを選択して前記可変電源のフィード
バック端子に接続するためのスイッチと、実装されたＣ
ＰＵモジュールから与えられる信号に応じて前記スイッ
チを操作することによって、前記複数の帰還抵抗の１つ
を前記フィードバック端子に接続するスイッチ駆動回路
と、を備える。

【００１５】請求項３または４に記載された装置におい
ては、可変電源のフィードバック端子に接続される帰還
抵抗の値を変えることによって、ＣＰＵモジュールに応
じた出力電圧に調整することができる。

【００１６】請求項５に記載された情報処理装置は、第
１のデータバス幅を有する第１のＣＰＵモジュールと、
前記第１のバス幅よりも大きな第２のデータバス幅を有
する第２のＣＰＵモジュールとを選択して実装な情報処
理装置であって、前記第１と第２のＣＰＵモジュールに
共通に使用可能な第１の端子群と、前記第２のＣＰＵモ
ジュールのバスに接続される第２の端子群と、前記第２
のデータバス幅と等しいバス幅を有し、少なくとも前記
第２の端子群を通じてＣＰＵに接続されるプロセッサデ
ータバスと、前記第１と第２のＣＰＵモジュールのいず
れが実装されているかを示すモジュール判別信号を生成
するモジュール判別信号生成手段と、前記プロセッサデ
ータバス上のいずれのバイトが有効であるかを示すため
に前記第２のＣＰＵモジュールが出力する下位アドレス
を、前記第１のＣＰＵモジュールが出力する下位アドレ
スと等価な信号に変換する下位アドレス変換手段と、前
記モジュール判別信号に応じて、実装されているＣＰＵ
モジュールから出力される下位アドレスと、前記下位ア
ドレス変換手段からの出力される下位アドレスのいずれ
か一方を選択する選択手段と、を備えることを特徴とす
る。

【００１７】ＣＰＵのバス幅が異なると、データバスの
いずれのバイトが有効であるかを示すための下位アドレ
スの構成が異なる。そこで、下位アドレス変換手段は、
第２のＣＰＵモジュールが出力する下位アドレスを、第
１のＣＰＵモジュールが出力する下位アドレスと等価な
信号に変換する。選択手段は、モジュール判別信号に応
じて、実装されているＣＰＵモジュールから出力される
下位アドレスと、前記下位アドレス変換手段からの出力
される下位アドレスのいずれか一方を選択するので、実
装されているＣＰＵモジュールに適した下位アドレスを
生成することができる。

【００１８】請求項６に記載された情報処理装置は、第
１のデータバス幅を有する第１のＣＰＵモジュールと、
前記第１のデータバス幅よりも大きな第２のデータバス
幅を有する第２のＣＰＵモジュールとを選択して実装可
能な情報処理装置であって、前記第１と第２のＣＰＵモ
ジュールに共通に使用可能な第１の端子群と、前記第２
のＣＰＵモジュールのバスに接続される第２の端子群
と、前記第２のデータバス幅と等しいバス幅を有し、少
なくとも前記第２の端子群を通じてＣＰＵのデータバス
に接続されるプロセッサデータバスと、前記第１と第２
のＣＰＵモジュールのいずれが実装されているかを示す
モジュール判別信号を生成するモジュール判別信号生成
手段と、前記第１のデータバス幅と等しいバス幅を有す
る入出力データバスと、前記プロセッサデータバスと前
記入出力データバスとの間に介挿され、前記モジュール
判別信号に応じて、実装されているＣＰＵモジュールの
データバスと前記入出力データバスとの間のバス変換を
行なう入出力バス変換手段と、を備える。そして、前記
入出力バス変換手段は、前記第１のＣＰＵモジュールが
実装されている場合には前記第１のＣＰＵモジュールの
データバス上のデータをすべて前記入出力データバスに
出力し、一方、前記第２のＣＰＵモジュールが実装され
ている場合には前記第２のＣＰＵモジュールのデータバ
スを一部分ずつ順次選択して、選択されたバスライン上
のデータを前記入出力データバスに出力することによっ
て前記第２のＣＰＵモジュールのデータバス上のデータ
を複数回に分けて前記入出力データバスに出力する出力
変換手段と、前記第１のＣＰＵモジュールが実装されて
いる場合には前記入出力データバス上のデータをすべて
前記第１のＣＰＵモジュールのデータバスに入力し、一
方、前記第２のＣＰＵモジュールが実装されている場合
には、前記入出力データバス上に複数回に分けて入力さ
れている複数組のデータをそれぞれ保持して、前記複数
組のデータを前記第２のＣＰＵモジュールのデータバス
に同時に入力する入力変換手段と、を備えることを特徴
とする。

【００１９】入出力バス変換手段は、モジュール判別信
号に応じ、プロセッサデータバスと入出力データバスと
の間のバス変換を、実装されているＣＰＵモジュールに
適したモードで実行する。

【００２０】請求項７に記載した情報処理装置では、前
記出力変換手段は、前記プロセッサデータバスの有効な
バスラインを示す下位アドレスに応じて、前記有効なバ
スライン上のデータを前記入出力データバスに出力する
スワップ回路を備え、前記入力変換手段は、前記入出力
データバス上に複数回に分けて入力されている複数組の
データをそれぞれ保持する複数のラッチ回路を備える。

【００２１】

【００２２】メモリバス変換手段は、モジュール判別信
号とメモリ判別信号に応じ、プロセッサデータバスとメ
モリデータバスとの間のバス変換を、実装されているＣ
ＰＵモジュールと実装されているメモリとに適したモー
ドで実行する。

【００２３】請求項９に記載した情報処理装置では、前
記出力変換手段は、前記プロセッサデータバスの有効な
バスラインを示す下位アドレスに応じて、前記有効なバ
スライン上のデータを前記メモリデータバスに出力する
スワップ回路を備え、前記入力変換手段は、前記メモリ
データバス上に複数回に分けて入力されている複数組の
データをそれぞれ保持する複数のラッチ回路を備える。

【００２４】請求項１０に記載した情報処理装置では、
前記モジュール判別信号生成手段は、前記第２の端子群
の接続状態に応じて前記モジュール判別信号のレベルを
切り換えるモジュール判別端子を備える。

【００２５】こうすれば、第２の端子群の接続状態に応
じて、実装されているＣＰＵモジュールに適した動作を
実行することができる。

【００２６】請求項１１に記載した情報処理装置では、
前記第２のデータバス幅は、前記第１のデータバス幅の
２倍である。

【００２７】

【実施例】

Ａ．ＣＰＵモジュールの実装方法：図１は、この発明の
一実施例としてのパーソナルコンピュータに実装される
第１のＣＰＵモジュールを示す斜視図である。第１のＣ
ＰＵモジュール１００は、プリント基板１０２と、プリ
ント基板１０２の上面に設けられた第１のＣＰＵ１０４
と、プリント基板１０２の下面に設けられた２つのコネ
クタ１０６，１０７とを備えている。第１のＣＰＵ１０
４は、３２ビットのデータバス幅を有している。

【００２８】パーソナルコンピュータの主要な回路が実
装されるプリント基板であるシステムボード１１０に
は、第１のＣＰＵモジュール１００の２つのコネクタ１
０６，１０７にそれぞれ適合するコネクタ１１２，１１
４（第１のコネクタ）と、後述する第２のＣＰＵモジュ
ールに適合するコネクタ１１６（第２のコネクタ）とが
設けられている。

【００２９】図２は、第２のＣＰＵモジュールを示す斜
視図である。第２のＣＰＵモジュール１２０は、プリン
ト基板１２２と、６４ビットのデータバス幅を有する第
２のＣＰＵ１２４と、プリント基板１２２の下面に設け
られた３つコネクタ１２６，１２７，１２８とを有して
いる。これらのコネクタ１２６，１２７，１２８は、シ
ステムボード１１０の３つのコネクタ１１２，１１４，
１１６にそれぞれ適合する。

【００３０】図１と図２に示すように、第１のＣＰＵモ
ジュール１００はシステムボード１１０上のコネクタ１
１２，１１４に脱着可能に接続され、第２のＣＰＵモジ
ュール１２０はコネクタ１１２，１１４，１１６に脱着
可能に接続される。従って、ユーザは、必要に応じて第
１のＣＰＵモジュール１００と第２のＣＰＵモジュール
１２０とをいつでも交換することが可能である。

【００３１】第２のＣＰＵ１２４は、第１のＣＰＵ１０
４に対するソフトウェアをそのまま実行できること、す
なわち、第１のＣＰＵ１０４の上位互換であることが好
ましい。第１のＣＰＵ１０４としては例えばi486（イン
テル社の商標）を使用し、第２のＣＰＵ１２４としては
例えばPentium （インテル社の商標）を使用することが
できる。

【００３２】図３（Ａ）は、第２のＣＰＵモジュール１
２０を実装した状態を示す平面図である。図３（Ｂ）
は、コネクタ１１６の端子の配列を示す説明図である。
コネクタ１１６は、第１のＣＰＵ１０４には無いが第２
のＣＰＵ１２４に必要な信号の端子（例えば、６４ビッ
トのデータバスのうちの上位３２ビットの端子Ｄ３２〜
Ｄ６３）を有している。また、実装されたＣＰＵモジュ
ールの種類を判別するためのモジュール判別端子ｄｅｔ
も設けられている。

【００３３】なお、この明細書においては、端子とその
端子に入出力される信号とを同じ符号で呼ぶこととす
る。

【００３４】図３（Ｃ）は、モジュール判別端子ｄｅｔ
が、実装されたＣＰＵモジュールを判別するための判別
信号ｄｅｔを出力する回路構成を示している。第２のＣ
ＰＵモジュール１２０が差込まれると、モジュール判別
端子ｄｅｔが接地されてモジュール判別信号ｄｅｔは０
レベルとなる。一方、第１のＣＰＵモジュール１００が
実装されると、モジュール判別端子ｄｅｔは開放され、
この結果、モジュール判別信号ｄｅｔは１レベルとな
る。従って、モジュール判別信号ｄｅｔのレベルを調べ
ることによって、第１と第２のＣＰＵモジュールのいず
れが実装されているかを認識することができる。

【００３５】Ｂ．ＣＰＵモジュールに応じた電圧供給方
法：マイクロプロセッサには、２つの異なる電圧を供給
する必要があるものがある。これに対処するため、この
実施例におけるパーソナルコンピュータは、定電圧電源
と可変電源とを備えている。図４は、ＣＰＵモジュール
に２つの電源１４０，１４２を接続した様子を示す概念
図である。第１の電源１４０は、３．３Ｖの一定電圧を
ＣＰＵ内の周辺回路部に供給する定電圧電源である。第
２の電源１４２は、マイクロプロセッサに応じて異なる
レベルの電圧をＣＰＵのコア部に供給する可変電圧電源
である。

【００３６】図５は、可変電源１４２の構成を示す回路
図である。可変電源１４２は、電圧出力可変型の３端子
レギュレータ１４４を有しており、その入力端子Ｖinと
出力端子ＶOUT は、それぞれのコンデンサＣ１，Ｃ２を
介して接地されている。また、出力端子ＶOUT は、第１
の帰還抵抗Ｒ０を介してフィードバック端子ＡＤＪに接
続されている。一方、ＣＰＵモジュールの端子１０８，
１０９の間には第２の帰還抵抗Ｒｖが設けられている。
なお、端子１０８，１０９は、図１に示すシステムボー
ド１１０上の２つのコネクタ１１２，１１４のいずれか
に接続される。

【００３７】ＣＰＵモジュールが実装されると端子１０
９は接地され、端子１０８は可変電源１４２のフィード
バック端子ＡＤＪおよび第１の帰還抵抗Ｒ１と接続され
る。この結果、フィードバック端子ＡＤＪには、可変電
源１４２内の第１の帰還抵抗Ｒ０とＣＰＵモジュール内
の第２の帰還抵抗Ｒｖとで分圧された値がフィードバッ
クされる。従って、ＣＰＵモジュールが有するマイクロ
プロセッサの種類に応じて第２の帰還抵抗Ｒｖの抵抗値
を変えることによって、そのマイクロプロセッサに適し
た出力電圧ＶOUT を供給することができる。

【００３８】図６は、可変電源１４２の他の構成を示す
回路図である。この可変電源１４２ａは、３端子レギュ
レータ１４４のフィードバック端子ＡＤＪに、３つのス
イッチＳＷ１〜ＳＷ３が並列に接続されており、これら
のスイッチＳＷ１〜ＳＷ３はそれぞれの帰還抵抗Ｒ１〜
Ｒ３を介して接地されている。なお、スイッチＳＷ１〜
ＳＷ３はＦＥＴ等のスイッチング素子である。これらの
スイッチＳＷ１〜ＳＷ３は、デコーダ１４６から与えら
れる切換信号に応じて１つだけがオン状態となり、他の
２つのオフ状態となる。デコーダ１４６は、ＣＰＵモジ
ュールの２つのステータス端子ＳＴ０，ＳＴ１からのス
テータス信号をデコードして、３つのスイッチＳＷ１〜
ＳＷ３を切り換える切換信号を出力する。３つのスイッ
チＳＷ１〜ＳＷ３にそれぞれ接続されている帰還抵抗Ｒ
１〜Ｒ３は、抵抗値がそれぞれ異なる。従って、可変電
源１４２ａは、ステータス信号ＳＴ０，ＳＴ１のレベル
に応じて異なる電圧ＶOUT を出力する。図６の右下部に
は、ステータス信号ＳＴ０，ＳＴ１のレベルと、出力電
圧ＶOUT との関係を示している。ステータス信号ＳＴ
０，ＳＴ１がいずれも０レベルの場合には抵抗Ｒ１が選
択されて出力電圧は３．３Ｖとなる。また、ＳＴ０＝
０，ＳＴ１＝１の場合には出力電圧は２．５Ｖ、ＳＴ０
＝１，ＳＴ１＝１の場合には出力電圧は２．０Ｖとな
る。例えば、３．３Ｖの電圧は第１のＣＰＵモジュール
１００に供給される。また、２．５Ｖと２．０Ｖの電圧
は、クロック周波数が異なる２種類の第２のＣＰＵモジ
ュール１２０にそれぞれ供給される。

【００３９】２つのステータス端子ＳＴ０，ＳＴ１を用
いれば最大４種類の異なる出力電圧ＶOUT をＣＰＵモジ
ュールに供給することができる。ＣＰＵモジュールに供
給すべき電圧の種類が多い場合には、ステータス端子を
増加しておくことも可能である。なお、抵抗Ｒ１〜Ｒ３
およびスイッチＳＷ１〜ＳＷ３として、電源オフ時でも
設定を記憶できるＥ2 ＰＲＯＭ内蔵の可変抵抗モジュー
ルを利用することも可能である。

【００４０】Ｃ．２次キャッシュの増設方法：図７は、
２次キャッシュと呼ばれる外付けのキャッシュ回路の増
設方法を示す概念図である。図７（Ａ）は、図２に示す
第２のＣＰＵモジュール１２０の他に、独立したキャッ
シュモジュール１５０を実装する場合を示している。ま
た、図７（Ｂ）は、第２のＣＰＵモジュール１２０ａ内
に２次キャッシュを設けた場合を示している。なお、図
７（Ｂ）の構成において、２次キャッシュをＣＰＵモジ
ュールに固定して、ＣＰＵがＣＰＵモジュールのソケッ
トに脱着できるようになっていてもよい。図７（Ａ）の
ように、独立したキャッシュモジュール１５０を用いる
ようにすれば、ユーザの選択に応じて２次キャッシュの
増設を行なうことができる。また、ＣＰＵを再びアップ
グレードする際に、２次キャッシュを交換する必要がな
いという利点もある。第１のＣＰＵモジュール１００に
ついても、図７（Ａ），（Ｂ）に示す方法でキャッシュ
の増設が可能である。

【００４１】なお、２次キャッシュが増設されているか
否かは、キャッシュモジュール１５０のコネクタに設け
られているキャッシュ判別端子のレベルに応じて判別さ
れる。図７（Ｃ）は、キャッシュモジュール１５０用の
コネクタの接続状態に応じて、キャッシュ判別信号Ｃｄ
ｅｔが生成される状態を示している。キャッシュモジュ
ール１５０が実装されると、キャッシュ判別端子Ｃｄｅ
ｔが接地されて、キャッシュ判別信号Ｃｄｅｔが０レベ
ルとなる。一方、キャッシュモジュール１５０が実装さ
れない状態では、キャッシュ判別端子Ｃｄｅｔが開放さ
れ、この結果、キャッシュ判別信号Ｃｄｅｔは１レベル
となる。従って、キャッシュ判別信号Ｃｄｅｔのレベル
を調べることによって、２次キャッシュが増設されてい
るか否かを認識することができる。後述するメモリコン
トローラは、このキャッシュ判別端子Ｃｄｅｔのレベル
に応じて２次キャッシュのコントロールを有効にするか
無効にするかを選択する。また、２次キャッシュの有無
により、メモリを最適にコントロールすることができ
る。

【００４２】Ｃ．コンピュータの構成：図８は、実施例
におけるパーソナルコンピュータの構成を示すブロック
図である。このパーソナルコンピュータは、ＣＰＵモジ
ュール１００（または１２０）と、バス変換部２００
と、メモリコントローラ２０２と、２次キャッシュ２０
４と、システムバス変換部２０６と、内蔵メモリ（ＲＯ
ＭおよびＲＡＭを含む）２０８と、増設ＲＡＭ２１０と
を備えている。なお、２次キャッシュ２０４および増設
ＲＡＭ２１０は、ユーザが増設の有無を選択することが
できる。

【００４３】ＣＰＵモジュール１００（または１２０）
から出力されるモジュール判別信号ｄｅｔと、キャッシ
ュモジュールから出力されるキャッシュ判別信号Ｃｄｅ
ｔは、メモリコントローラ２０２に与えられている。メ
モリコントローラ２０２には、さらに、増設ＲＡＭ２１
０の端子から出力されるメモリ判別信号Ｍｄｅｔも与え
られている。メモリ判別信号Ｍｄｅｔを発生するための
端子の構造は、^図３（Ｃ）に示すモジュール判別端子ｄ
ｅｔの構造や、図７（Ｃ）に示すキャッシュ判別端子Ｃ
ｄｅｔの構造と同じである。後述するように、メモリコ
ントローラ２０２は、これらの判別信号ｄｅｔ，Ｃｄｅ
ｔ，Ｍｄｅｔに従って、コンピュータの構成に応じた適
切な制御を実行する。

【００４４】ＣＰＵとしては、３２ビットＣＰＵ１０４
か６４ビットＣＰＵ１２４のいずれかを選択して実装す
ることができる。ＣＰＵに接続されているプロセッサバ
ス３００は、コントロールバス３０２と、アドレスバス
３０４と、６４ビットのデータバス３０６とで構成され
ている。

【００４５】バス変換部２００の上流側は６４ビットの
データバス３０６に接続されており、また、下流側は６
４ビットのメモリデータバス３１０と、３２ビットの入
出力データバス４０６とに接続されている。メモリデー
タバス３１０は、内蔵メモリ２０８と、増設ＲＡＭ２１
０とに接続されている。バス変換部２００は、プロセッ
サデータバス３０６と入出力データバス４０６との間、
および、プロセッサデータバス３０６とメモリデータバ
ス３１０との間のバス変換を行なう回路である。なお、
バス変換部２００の内部構成と動作については後述す
る。

【００４６】メモリコントローラ２０２の上流側は、プ
ロセッサバス３００のコントロールバス３０２とアドレ
スバス３０４に接続されている。メモリコントローラ２
０２は、判別信号ｄｅｔ，Ｍｄｅｔと、ＣＰＵから与え
られるコントロール信号とアドレスに応じて、内蔵メモ
リ２０８と、増設ＲＡＭ２１０に物理アドレスとコント
ロール信号とを供給し、これらのメモリの入出力制御を
行なう。また、２次キャッシュ２０４が実装されている
場合には、２次キャッシュ２０４の制御も行なう。メモ
リコントローラ２０２の下流側は、さらに、入出力コン
トロールバス４０２に接続されている。

【００４７】入出力バス４００は、３２ビットのデータ
バス４０６と、アドレスバス４０４と、コントロールバ
ス４０２とで構成されている。入出力バス４００は、比
較的高速なバスであり、システムバス変換部２０６の他
に、グラフィックスコントローラ２２０やハードディス
クコントローラ２２４等が接続されている。グラフィッ
クスコントローラ２２０には、図示しないＶＲＡＭ（ビ
デオＲＡＭ）や表示デバイスが接続されている。

【００４８】システムバス変換部２０６は、入出力バス
４００とシステムバス５００との間のバス変換を行なう
回路である。システムバス５００は１６ビットのデータ
バスを有する比較的低速なバスであり、Ｉ／Ｏコントロ
ーラを介してキーボードやプリンタやフロッピーディス
クドライブなどが接続されている。

【００４９】このように、コンピュータのバスは、６４
ビットのデータバス幅を有する最も高速なプロセッサバ
ス３００と、６４ビットのデータバス幅を有する高速な
メモリバス３２０と、３２ビットのデータバス幅を有す
る比較的高速な入出力バス４００と、１６ビットのデー
タバス幅を有する比較的低速なシステムバス５００とを
備えている。プロセッサバス３００と入出力バス４００
との間の変換、および、プロセッサバス３００とメモリ
バス３２０との間の変換は、主としてバス変換部２００
が行なう。また、入出力バス４００とシステムバス５０
０との間の変換はシステムバス変換部２０６が行なう。

【００５０】Ｄ．メモリコントローラ２０２の内部構成
と動作：図９は、メモリコントローラ２０２の内部構成
を示すブロック図である。メモリコントローラ２０２
は、タイミングコントロール部６００と、ＣＰＵコント
ロール部６１０と、メモリコントロール部６１２と、２
次キャッシュコントロール部６１４とを備えている。図
９には、実施例に関連のある主な信号のみを示してお
り、他の信号は便宜上省略している。

【００５１】タイミングコントロール部６００は、ＣＰ
Ｕモジュールからモジュール判別信号ｄｅｔを受け取
り、また、増設ＲＡＭ２１０の端子からメモリ判別信号
Ｍｄｅｔを受け取る。タイミングコントロール部６００
は、これらの判別信号ｄｅｔ，Ｍｄｅｔに応じてメモリ
コントロール部６１２とバス変換部２００に各種の信号
を供給する。なお、これら各種の信号の機能については
後述する。メモリコントロール部６１２は、タイミング
コントロール部６００から与えられた信号に基づいて、
内蔵メモリ２０８や増設ＲＡＭ２１０にアドレスとコン
トロール信号を与えてメモリの制御を実行する。ＣＰＵ
コントロール部６１０は、キャッシュが有効であるか否
かを示すキャッシュイネーブル信号ＫＥＮや、バスサイ
クルが完了したことを示すバーストレディ信号ＢＲＤＹ
をＣＰＵに供給する機能を有する。２次キャッシュコン
トロール部６１４は、キャッシュモジュールからキャッ
シュ判別信号Ｃｄｅｔを受け取り、２次キャッシュ２０
４が増設されている場合にはその制御を実行する。

【００５２】ところで、３２ビットのＣＰＵ１０４が出
力するアドレスは、３０ビットの上位アドレスＡ３１〜
Ａ２と、下位アドレスである４ビットのバイトイネーブ
ル信号ＢＥ０〜ＢＥ３とを含んでいる。すなわち、上位
アドレスＡ３１〜Ａ２によって４バイト毎のアドレスを
指定し、バイトイネーブル信号ＢＥ０〜ＢＥ３によっ
て、４バイトのうちの有効なバイトを示している。一
方、６４ビットＣＰＵが出力するアドレスは、２９ビッ
トの上位アドレスＡ３１〜Ａ３と、下位アドレスである
８ビットのバイトイネーブル信号ＢＥ０〜ＢＥ７とを含
んでいる。すなわち、上位アドレスＡ３１〜Ａ３によっ
て８バイト毎のアドレスを指定し、バイトイネーブル信
号ＢＥ０〜ＢＥ７によって、８バイトのうちの有効なバ
イトを示している。例えばバイトイネーブル信号ＢＥ０
がＬレベルの時は、８バイトのうちの最下位の１バイト
が有効となる。また、バイトイネーブル信号ＢＥ７がＬ
レベルの時は、８バイトのうちの最上位の１バイトが有
効となる。８バイトがすべて有効な場合には、バイトイ
ネーブル信号ＢＥ０〜ＢＥ７がすべてＬレベルになる。

【００５３】このように、実装されているＣＰＵのデー
タバス幅が異なると、ＣＰＵから出力されるアドレスが
異なる。そこで、タイミングコントロール部６００は、
実装されているＣＰＵのデータバス幅に応じてアドレス
信号を調整する機能を有している。

【００５４】図１０は、タイミングコントロール部６０
０に含まれるアドレス調整回路の構成を示すブロック図
であり、６４ビットＣＰＵ１２４が実装されている例を
示している。アドレス調整回路は、アドレス変換テーブ
ル６０２と、第１のセレクタ６０４と、下位アドレス変
更回路６０６と、バーストアドレス生成部６０７と、第
２のセレクタ６０８と、ＡＮＤゲート６０９とを備えて
いる。６４ビットＣＰＵ１２４が実装されている場合に
は、ＣＰＵ１２４から８ビットのバイトイネーブル信号
ＢＥ０〜ＢＥ７が供給されるが、アドレスＡ２は供給さ
れない。アドレス変換テーブル６０２は、８ビットのバ
イトイネーブル信号ＢＥ０〜ＢＥ７を、アドレスＡ２
と、３２ビットデータバス用のバイトイネーブル信号Ｂ
Ｅ０’〜ＢＥ３’に変換する。

【００５５】なお、アドレスＡ２と４ビットのバイトイ
ネーブル信号ＢＥ０〜ＢＥ３は連続した６４ビット（８
バイト）のいずれのバイトが有効であるかを示すので、
８ビットのバイトイネーブル信号ＢＥ０〜ＢＥ７と実質
的に同じ機能を有する。換言すれば、アドレスＡ２と４
ビットのバイトイネーブル信号ＢＥ０〜ＢＥ３の組み合
わせ、および、８ビットのバイトイネーブル信号ＢＥ０
〜ＢＥ７は、いずれも第２のＣＰＵモジュール１２０の
データバス幅（６４ビット）のいずれのバイトが有効で
あるかを示す信号であり、本願発明における「下位アド
レス」に相当する。

【００５６】３２ビットＣＰＵ１０４が実装されている
場合には、図１１に示すように、ＣＰＵ１０４から４ビ
ットのバイトイネーブル信号ＢＥ０〜ＢＥ３とアドレス
Ａ２が供給されるが、上位のバイトイネーブル信号ＢＥ
４〜ＢＥ７は供給されない。また、３２ビットＣＰＵ１
０４から出力されたバイトイネーブル信号ＢＥ０〜ＢＥ
３とアドレスＡ２は、セレクタ６０４に入力されて、そ
のまま下位アドレスＡ２，ＢＥ０’〜ＢＥ３’として出
力される。

【００５７】図１２は、アドレス変換テーブル６０２の
入出力の関係を示す説明図である。図１２において、
「Ｈ」はＨレベル、「Ｌ」はＬレベル、「Ｘ」は任意の
レベルを示している。アドレスＡ２のレベルは、図１２
（Ａ）に示す入力のＡＮＤ条件で決定される。また、バ
イトイネーブル信号ＢＥ０’〜ＢＥ３’は、図１２
（Ｂ）に示す入力のＯＲ条件で決定される。

【００５８】セレクタ６０４は、アドレス変換テーブル
６０２で生成された下位アドレスＡ２，ＢＥ０’〜ＢＥ
３’と、ＣＰＵから出力された下位アドレスＡ２，ＢＥ
０〜ＢＥ３の一方を、モジュール判別信号ｄｅｔに応じ
て選択する。６４ビットＣＰＵ１２４が実装されている
場合には、アドレス変換テーブル６０２で生成された下
位アドレスＡ２，ＢＥ０’〜ＢＥ３’を選択する。一
方、３２ビットＣＰＵ１０４が実装されている場合に
は、ＣＰＵ１０４から出力された下位アドレスＡ２，Ｂ
Ｅ０〜ＢＥ３を選択する。セレクタ６０４で選択された
アドレスＡ２はそのまま出力されるが、バイトイネーブ
ル信号ＢＥ０’〜ＢＥ３’は下位アドレス変更回路６０
６に供給される。

【００５９】下位アドレス変更回路６０６は、キャッシ
ュイネーブル信号ＫＥＮに応じてアドレスＡ２とバイト
イネーブル信号ＢＥ０’〜ＢＥ３’を変更する回路であ
る。キャッシュイネーブル信号ＫＥＮは、ＣＰＵコント
ロール部６１０（図９）によって生成される信号であ
り、キャッシュが有効であるか無効であるかを示す信号
である。キャッシュはメモリのアドレス空間の一部にお
いてのみ有効とされており、キャッシュが有効なアドレ
ス範囲はメモリコントローラ２０２内に登録されてい
る。ＣＰＵがメモリからデータを読込む際にメモリコン
トローラ２０２にメモリアドレスを渡すと、ＣＰＵコン
トロール部６１０は、キャッシュが有効なアドレス範囲
であるか否かを判断してキャッシュイネーブル信号ＫＥ
Ｎを出力する。

【００６０】３２ビットのＣＰＵ１０４のキャッシュ
は、１６バイトで１キャッシュラインが構成されてお
り、メモリ内のデータは１キャッシュライン毎にキャッ
シュに読み込まれる。従って、１キャッシュライン分の
データをメモリから３２ビットＣＰＵ１０４のキャッシ
ュに読込むには、３２ビット（４バイト）のすべてを有
効にして４回のデータ転送が必要である。一方、６４ビ
ットのＣＰＵ１２４のキャッシュは３２バイトで１キャ
ッシュラインが構成されている。従って、１キャッシュ
ライン分のデータをメモリからＣＰＵ１２４のキャッシ
ュに読込むには、６４ビット（８バイト）のすべてを有
効にして４回のデータ転送が必要である。すなわち、い
ずれのＣＰＵの場合にも、キャッシュが有効なアドレス
範囲では、データバス幅のすべてを有効にして４回連続
してデータを読込むことによって、１キャッシュライン
分のデータをキャッシュに読み込むことができる。

【００６１】なお、このように複数回に渡って連続して
データの読込みまたは書込みが行われる動作は、バース
トサイクルまたはバースト転送と呼ばれている。下位ア
ドレス変更回路６０６は、３２ビットＣＰＵ１０４が実
装されている場合には、キャッシュが有効なバースト読
込みサイクルの場合に４ビットのバイトイネーブル信号
ＢＥ０’〜ＢＥ３’を強制的にすべてＬレベルに変更す
る。また、６４ビットＣＰＵ１２４が実装されていれば
バイトイネーブル信号ＢＥ０’〜ＢＥ３’を強制的にす
べてＬレベルに変更するとともに、アドレスＡ２の値を
０と１に順次切換える。

【００６２】バーストアドレス生成部６０７（図１０，
１１）は、バーストサイクルに必要なアドレスＡ３，Ａ
４を生成する回路である。６４ビットＣＰＵのバースト
サイクル時には、８バイトの転送を４回行なう際にアド
レスＡ３，Ａ４を順次インクリメントする必要がある。
しかし、６４ビットＣＰＵではアドレスＡ３，Ａ４をイ
ンクリメントしないので、バーストアドレス生成部６０
７が４回の転送に同期してアドレスＡ３，Ａ４を順次イ
ンクリメントする。ＡＮＤゲート６０９にはキャッシュ
イネーブル信号ＫＥＮとモジュール判別信号ｄｅｔが入
力されており、ＡＮＤゲート６０９の出力は、第２のセ
レクタ６０８の選択信号端子に与えられている。６４ビ
ットＣＰＵ１２４が実装されている場合には、キャッシ
ュが有効な場合にバーストサイクルが実行される。そこ
で、バーストアドレス生成部６０７で生成されたアドレ
スＡ３，Ａ４がキャッシュイネーブル信号ＫＥＮに応じ
て選択されて、入出力バス４００に出力される。なお、
３２ビットＣＰＵ１０４が実装されている場合には、バ
ーストサイクル時にＣＰＵ１０４がアドレスＡ２，Ａ３
をインクリメントするので、アドレスＡ２，Ａ３は、第
１と第２のセレクタ６０４、６０９からそれぞれそのま
ま出力される。

【００６３】図１３は、入出力バス４００に接続された
メモリから６４ビットＣＰＵ１２４にデータを読込む際
のバスサイクルを示すタイミングチャートである。キャ
ッシュが無効な読込みサイクルの場合には、図１３
（ａ）〜（ｉ）に示すように、まずＣＰＵからアドレス
ステータス信号ＡＤＳが出力されて新たなバスサイクル
が開始される。タイミングコントロール部６００は、入
出力バス４００にバスサイクルの開始を示すアドレスス
テータス信号ＡＤＳ’（図１３（ｅ））を出力する。メ
モリコントローラ２０は、アドレスＡ３１〜Ａ３（実際
には３２バイト毎のアドレスＡ３１〜Ａ５）からキャッ
シュが有効なアドレス範囲か否かを判断し、キャッシュ
が無効な場合には、キャッシュイネーブル信号ＫＥＮを
Ｈレベルに保つ。この場合には、下位アドレス変更回路
６０６は、第１のセレクタ６０４から供給された下位ア
ドレスＡ２，ＢＥ０’〜ＢＥ３’をそのまま出力する。
なお、第２のセレクタ６０９は、ＣＰＵ１２４から与え
られたアドレスＡ３，Ａ４（図示せず）をそのまま出力
する。データが入出力データバス４０６に転送される
と、入出力データバス４０６がバーストレディ信号ＢＲ
ＤＹ’を発生して、データが転送されたことをタイミン
グコントロール部６００に通知し、バスサイクルが終了
する。

【００６４】一方、キャッシュが有効な場合には、図１
３（ｊ）〜（ｒ）に示すように、キャッシュイネーブル
信号ＫＥＮがＬレベルになるなので、下位アドレス変更
回路６０６は第１のセレクタ６０４から供給されたバイ
トイネーブル信号ＢＥ０’〜ＢＥ３’をすべてＬレベル
に変更し、変更後のバイトイネーブル信号ＢＥ０’〜Ｂ
Ｅ３’として出力する。また、アドレスＡ２を順次０と
１に切換えることによて、６４ビットのデータを３２ビ
ットずつ２回に分けて転送している。なお、第２のセレ
クタ６０９は、６４ビットの４回のバースト転送に同期
してバーストアドレス生成部６０７で生成されたアドレ
スＡ３，Ａ４（図示せず）を選択して出力する。なお、
６４ビットＣＰＵ１２４を実装している場合にはバース
トサイクルにおいて３２ビットのデータを８回転送する
ので、タイミングコントロール部６００は、入出力バス
４００からバーストレディ信号ＢＲＤＹ’が８パルス与
えられた時にバスサイクルが終了したと判断する。

【００６５】上述したように、アドレス変換テーブル６
０２とセレクタ６０４は、モジュール判別信号ｄｅｔに
従い、ＣＰＵのデータバス幅に応じて下位アドレスアド
レスＡ２，ＢＥ０’〜ＢＥ３’を調整する。従って、実
装されているＣＰＵのデータバス幅に応じた適切な下位
アドレスを生成することができる。

【００６６】なお、タイミングコントロール部６００で
生成された下位アドレスＡ２〜Ａ４，ＢＥ０’〜ＢＥ
３’は、プロセッサアドレスバスのアドレスＡ３１〜Ａ
５と共に、入出力アドレスバス４０４を構成する。

【００６７】Ｅ．バス変換部２００の内部構成：図１４
は、バス変換部２００の内部構成を示すブロック図であ
り、６４ビットＣＰＵ１２４が実装されている場合を示
している。また、図１５は、３２ビットＣＰＵ１０４が
実装された場合を示している。バス変換部２００は、プ
ロセッサデータバス３０６と入出力データバス４０６と
の間の変換を行なう入出力データバス変換部６２０と、
プロセッサデータバス３０６とメモリデータバス３１０
との間の変換を行なうメモリデータバス変換部６４０と
を備えている。

【００６８】入出力データバス変換部６２０は、スワッ
プ回路６２２と、２つのラッチ回路６２４，６２６とを
有している。メモリデータバス変換部６４０は、ライト
バッファ６４２と、セレクタ６４４と、２つのスワップ
回路６４６，６４８と、２つのラッチ回路６５０，６５
２とを備えている。以下ではまず、入出力データバス変
換部６２０の動作を説明し、次に、メモリデータバス変
換部６４０の動作を説明する。

【００６９】Ｆ．入出力データバス変換部６２０の動
作：入出力データバス変換部６２０のスワップ回路６２
２は、メモリコントローラ２０２から与えられるライト
データセレクト信号ＷＤＳＥＬに応じて、ＣＰＵから出
力された６４ビットデータの上位３２ビットＣＤ３２〜
ＣＤ６３と下位３２ビットＣＤ０〜ＣＤ３１の一方を選
択して入出力データバス４０６に出力する機能を有して
いる。

【００７０】入出力データバス変換部６２０の２つのラ
ッチ回路６２４，６２６は、メモリコントローラ２０２
から与えられる上位ラッチ信号ＨＩＧＨＬＴと下位ラッ
チ信号ＬＯＷＬＴにそれぞれ応じて、入出力データバス
４０６上の３２ビットのデータＤ０〜Ｄ３１をそれぞれ
保持し、プロセッサデータバス３０６に６４ビットのデ
ータとして出力する機能を有している。

【００７１】図１６は、６４ビットＣＰＵ１２４から入
出力データバス４０６へのデータ転送の動作を示すタイ
ミングチャートである。図１６（ａ）〜（ｄ）はＣＰＵ
から出力される信号を示しており、図１６（ｅ）〜
（ｇ），（ｉ）はメモリコントローラ２０２で生成され
る信号を、図１６（ｈ）は入出力データバス４０６が生
成する信号を、図１６（ｊ）は転送されるデータを、ま
た、図１６（ｋ）はメモリコントローラ２０２からＣＰ
Ｕに出力される信号をそれぞれ示している。

【００７２】ＣＰＵ１２４は、まず、図１６（ａ）に示
すアドレスステータス信号ＡＤＳをＬレベルに立ち下げ
て、同時に、アドレスＡ３１〜Ａ３（図１６（ｂ））と
バイトイネーブル信号ＢＥ０〜ＢＥ７（図１６（ｃ））
とを出力し、ライト／リード信号Ｗ／Ｒ（図１６
（ｄ））をＨレベル（書込み）に設定する。なお、ここ
では図１６（ｃ）に示すようにバイトイネーブル信号Ｂ
Ｅ０〜ＢＥ７がすべてＬレベルであり、６４ビット全部
が有効である場合について説明する。

【００７３】タイミングコントロール部６００（図９）
は、これらの信号に応じてアドレスステータス信号ＡＤ
Ｓ’（図１６（ｅ））を作成して入出力データバス４０
６に出力する。また、タイミングコントロール部６００
は、アドレスＡ２（図１６（ｆ））とバイトイネーブル
信号ＢＥ０’〜ＢＥ３’（図１６（ｇ））を作成して出
力する。なお、アドレスＡ３，Ａ４は、ＣＰＵからのア
ドレスがそのままタイミングコントロール部６００から
出力される。タイミングコントロール部６００は、さら
に、ライトデータセレクト信号ＷＤＳＥＬ（図１６
（ｉ））をＬレベルに立ち下げて、下位３２ビットＣＤ
０〜ＣＤ３１を選択することを指示する。この結果、ス
ワップ回路６２２からは、下位３２ビットＣＤ０〜ＣＤ
３１のデータが入出力データバス４０６の３２ビットＤ
０〜Ｄ３１に出力される（図１６（ｊ））。

【００７４】入出力データバス４０６上にデータが出力
されると、入出力データバス４０６はバーストレディ信
号ＢＲＤＹ’（図１６（ｈ））をタイミングコントロー
ル部６００に出力して、データが出力されたことを通知
する。タイミングコントロール部６００はアドレスステ
ータス信号ＡＤＳ’（図１６（ｅ））を再度立ち下げ
て、上位の３２ビットのデータ転送を開始する。すなわ
ち、アドレスＡ２（図１６（ｆ））を１に設定し、ライ
トデータセレクト信号ＷＤＳＥＬをＨレベルに立上げる
ことによって、上位３２ビットＣＤ３２〜ＣＤ６３を選
択する。この結果、スワップ回路６２２からは、上位３
２ビットＣＤ３２〜ＣＤ６３のデータが入出力データバ
ス４０６上に出力される（図１６（ｊ））。

【００７５】こうして、下位３２ビットのデータＣＤ０
〜ＣＤ３１と上位３２ビットのデータＣＤ３２〜ＣＤ６
３が順次入出力データバス４０６に転送されると、メモ
リコントローラ２０２はバーストレディ信号ＢＲＤＹ
（図１６（ｋ））をＣＰＵ１２４に出力して、データ転
送が終了したことを通知する。

【００７６】図１７は、３２ビットＣＰＵ１０４が実装
されている場合におけるＣＰＵから入出力データバス４
０６へのデータ転送の動作を示すタイミングチャートで
ある。図１７の動作は、図１６の動作の前半部とほぼ同
様である。但し、図１７（ｂ）に示すように、３２ビッ
トＣＰＵ１０４からは、アドレスステータス信号ＡＤＳ
（図１７（ａ））とともにアドレスＡ３１〜Ａ２とバイ
トイネーブル信号ＢＥ０〜ＢＥ３が出力される。また、
下位３２ビットのデータＣＤ０〜ＣＤ３１が入出力デー
タバス４０６に転送されると、メモリコントローラ２０
２はバーストレディ信号ＢＲＤＹ（図１７（ｋ））をＣ
ＰＵ１０４に出力して、データ転送が終了したことを通
知する。

【００７７】メモリコントローラ２０２は、ＣＰＵから
データ転送の指示を受けた際に、ＣＰＵモジュールから
与えられるモジュール判別信号ｄｅｔに応じて、図１６
と図１７の２種類のデータ転送動作の一方を選択して実
行する。従って、データバス幅が異なるＣＰＵを実装し
ても、ＣＰＵと入出力バス４００上の回路との間のデー
タの転送を問題なく実行することができる。

【００７８】なお、スワップ回路６２２としては、下位
アドレス（８ビットのバイトイネーブル信号ＢＥ０’〜
ＢＥ７’、または、アドレスＡ２と４ビットのバイトイ
ネーブル信号ＢＥ０’〜ＢＥ３’）に応じて１バイト以
上の連続したバイトを選択できる回路を使用することも
可能である。

【００７９】図１８は、入出力データバス４０６から６
４ビットＣＰＵ１２４へのデータ転送の動作を示すタイ
ミングチャートである。図１８（ａ）〜（ｄ）はＣＰＵ
から出力される信号を示しており、図１８（ｅ）〜
（ｇ），（ｉ），（ｊ）はメモリコントローラ２０２が
生成する信号を、図１８（ｈ）は入出力データバス４０
６が生成する信号を、図１８（ｋ）は転送されるデータ
を、図１８（ｌ）はメモリコントローラ２０２からＣＰ
Ｕに出力される信号をそれぞれ示している。

【００８０】ＣＰＵ１２４は、まず、図１８（ａ）に示
すアドレスステータス信号ＡＤＳをＬレベルに立ち下げ
て、同時に、アドレスＡ３１〜Ａ３（図１８（ｂ））と
バイトイネーブル信号ＢＥ０〜ＢＥ７（図１８（ｃ））
とを出力し、ライト／リード信号Ｗ／Ｒ（図１８
（ｄ））をＬレベル（読込み）に設定する。

【００８１】タイミングコントロール部６００（図９）
は、これらの信号に応じてアドレスステータス信号ＡＤ
Ｓ’（図１６（ｅ））を作成して入出力データバス４０
６に出力する。また、タイミングコントロール部６００
（図１０）は、アドレスＡ２（図１６（ｆ））とバイト
イネーブル信号ＢＥ０’〜ＢＥ３’（図１６（ｇ））を
作成して出力する。入出力データバス４０６にデータが
出力されると、タイミングコントロール部６００が下位
ラッチ信号ＬＯＷＬＴ（図１６（ｉ））をＬレベルに立
ち下げて、入出力データバス４０６上のデータを下位側
のラッチ回路６２６に保持する。この時、入出力データ
バス４０６からはタイミングコントロール部６００にバ
ーストレディ信号ＢＲＤＹ’が与えられる。

【００８２】下位３２ビット分のデータをラッチする
と、タイミングコントロール部６００はアドレスステー
タス信号ＡＤＳ’（図１８（ｅ））を再度立ち下げ、ア
ドレスＡ２（図１８（ｆ））を１に設定して、上位の３
２ビットのデータ転送を開始する。入出力データバス４
０６上に次の３２ビットのデータが出力されると、タイ
ミングコントロール部６００は上位ラッチ信号ＨＩＧＨ
ＬＴをＬレベルに立下げることによって入出力データバ
ス４０６のデータを上位側のラッチ回路６２４に保持す
る。

【００８３】こうして、３２ビットのデータが２つのラ
ッチ回路６２４，６２６にそれぞれ保持されて６４ビッ
トのデータがプロセッサデータバス３０６に出力される
と、タイミングコントロール部６００はバーストレディ
信号ＢＲＤＹ（図１８（ｌ））をＣＰＵコントロール部
６１０を介してＣＰＵ１２４に出力し、ＣＰＵ１２４は
６４ビットのデータの読込みを行なう。

【００８４】図１９は、３２ビットＣＰＵ１０４が実装
されている場合における入出力データバス４０６からＣ
ＰＵへのデータ転送の動作を示すタイミングチャートで
ある。図１９は、図１８に示すタイミングチャートの前
半部とほぼ同様である。すなわち、３２ビットのデータ
が下位ラッチ信号ＬＯＷＬＴ（図１９（ｉ））に応じて
ラッチされると、メモリコントローラ２０２はバースト
レディ信号ＢＲＤＹ（図１９（ｌ））をＣＰＵ１０４に
出力して、データ転送の準備が完了したことを通知す
る。メモリコントローラ２０２は、ＣＰＵからデータ転
送の指示を受けた際に、ＣＰＵモジュールから与えられ
るモジュール判別信号ｄｅｔに応じて、図１８と図１９
の２種類のデータ転送動作の一方を選択して実行する。

【００８５】上述したように、入出力データバス変換部
６２０は、モジュール判別信号ｄｅｔに応じて、６４ビ
ットＣＰＵ１２４または３２ビットＣＰＵ１０４に適し
たデータ転送動作を選択的に実行するので、第１と第２
のＣＰＵモジュールのいずれを実装した場合にもプロセ
ッサデータバス３０６と入出力バス４００との間のデー
タ転送をうまく実行することができる。

【００８６】Ｇ．メモリデータバス変換部６４０の動
作：メモリデータバス変換部６４０の動作の詳細を説明
する前に、増設ＲＡＭ２１０の有無による動作の違いの
概要について説明する。前述した図１４，図１５は、い
ずれも増設ＲＡＭ２１０ａ，２１０ｂが設けられている
場合の構成である。内蔵ＲＡＭ２０８ａ，２０８ｂと増
設ＲＡＭ２１０ａ，２１０ｂは、例えばそれぞれが１６
ビット×１Ｍ構成の２Ｍバイトの容量を有するＲＡＭで
ある。図２０は６４ビットＣＰＵ１２４が実装されて増
設ＲＡＭ２１０が実装されていない場合を示しており、
図２１は３２ビットＣＰＵ１０４が実装されて増設ＲＡ
Ｍ２１０が実装されていない場合を示している。すなわ
ち、この実施例において、ＣＰＵとＲＡＭの容量の組み
合わせとしては、図１４，１５，２０，２１の４つのケ
ースがある。

【００８７】これらの４つのケースにおけるＣＰＵから
メモリへの書込み動作は、次の表１に示すようにまとめ
られる。

【００８８】

【表１】

【００８９】ケース１（６４ビットＣＰＵ＋増設ＲＡ
Ｍ、図１４）の場合には、プロセッサデータバス３０６
とメモリデータバス３１０の６４ビットがいずれも有効
にドライブされるので、プロセッサデータバス３０６上
のデータがそのままデータバス３１０に転送される。こ
の際、ライトバッファ６４２は、ＣＰＵ１２４から出力
された６４ビットのデータを一時記憶し、セレクタ６４
４とスワップ回路６４６をそのまま通過する。

【００９０】ライトバッファ６４２とセレクタ６４４
は、メモリへのバースト書込みサイクルの際に必要とな
る回路である。バースト書込みサイクルでは、６４ビッ
トのデータが連続して４回メモリに書き込まれる。ライ
トバッファ６４２は６４ビットのバッファを４つ有して
おり、バースト書込みサイクルの際に、タイミングコン
トロール部６００（図９）から与えられる４つのラッチ
信号ＭＬＡＴ０〜ＭＬＡＴ３に応じて４組の６４ビット
データを順次記憶する。なお、バーストサイクル時の４
サイクルのアドレスは一定の規則性を持つので、バス変
換部２００におけるアドレスを更新するために、バス変
換部２００にクロック信号を入力して２ビットのカウン
タによってクロックパルスをカウントし、そのカウント
値に従ってバーストアドレスを更新するようにしてもよ
い。この場合には、バーストサイクルの開始を指示する
ためのクロックアップ信号を、メモリコントローラ２０
２からバス変換部２００に与えるようにすればよい。

【００９１】セレクタ６４４は、タイミングコントロー
ル部６００から与えられる２ビットのセレクト信号ＭＳ
Ｌ０、ＭＳＬ１に応じて４つのバッファのいずれか１つ
を選択し、スワップ回路６４６に６４ビットのデータを
供給する。バースト書込みサイクルでない通常の書込み
サイクルでは、６４ビットのデータはライトバッファ６
４２内の１つのバッファが使用されるだけであり、セレ
クタ６４４はデータを単に通過させるだけである。ま
た、スワップ回路６４６は、プロセッサデータバス３０
６とメモリデータバス３１０の６４ビットがいずれも有
効な場合には何もせず、データを通過させるだけであ
る。

【００９２】表１のケース２（３２ビットＣＰＵ＋増設
ＲＡＭ、図１５）の場合には、プロセッサデータバス３
０６は下位３２ビットＣＤ０〜３１のみが有効にドライ
ブされるのに対して、メモリデータバス３１０は６４ビ
ットがすべて有効にドライブされる。従って、この場合
にはプロセッサデータバス３０６の下位３２ビットのデ
ータはライトバッファ６４２とセレクタ６４４をそのま
ま通過し、スワップ回路６４６によってメモリデータバ
ス３１０の上位３２ビットＭＤ３２〜ＭＤ６３と下位３
２ビットＭＤ０〜３１の一方に出力される。

【００９３】図２２は、ケース２におけるメモリへの書
込みサイクルを示すタイミングチャートである。ここで
は、６４ビットの連続したアドレスのデータが書き込ま
れる場合を例に説明する。まず、ＣＰＵ１０４がバスサ
イクルの開始を示すアドレスステータス信号ＡＤＳ（図
２２（ａ））をＬレベルに立ち下げ、バイトイネーブル
信号ＢＥ０〜ＢＥ３（図２２（ｂ））とアドレスＡ２
（図２２（ｄ））を出力するとともに、ライト／リード
信号Ｗ／ＲをＨレベル（書込み）に設定する。これに応
じてタイミングコントロール部６００（図９）がスワッ
プ信号ＭＳＷＰ（図２２（ｅ））をＬレベルに立ち下げ
ると、スワップ回路６４６はプロセッサデータバス３０
６の下位３２ビットＣＤ０〜ＣＤ３１をメモリデータバ
ス３１０の下位３２ビットＭＤ０〜ＭＤ３１に転送す
る。なお、このとき、メモリコントロール部６１２から
ＲＡＭ２０８ａ，２０８ｂにローアドレスストローブ
（ＲＡＳ１）や、図示していないカラムアドレスストロ
ーブＣＡＳ，ライトイネーブル信号ＷＥ等が出力され
て、データの書込みが実行される。

【００９４】こうして３２ビットのデータが１回転送さ
れると、バーストレディ信号ＢＲＤＹ（図２２（ｈ））
がメモリコントローラ２０２からＣＰＵ１０４に供給さ
れ、ＣＰＵ１０４は次の３２ビットのデータを出力す
る。２回目の書込みサイクルでは、スワップ信号ＭＳＷ
Ｐ（図２２（ｅ））がＨレベルに設定されるので、スワ
ップ回路６４６はプロセッサデータバス３０６の下位３
２ビットＣＤ０〜ＣＤ３１のデータをメモリデータバス
３１０の上位３２ビットＭＤ３２〜ＭＤ６３に転送す
る。

【００９５】このように、３２ビットＣＰＵ１０４と増
設ＲＡＭ２１０が実装されているケース２では、スワッ
プ回路６４６によって、プロセッサデータバス３０６の
有効な３２ビットが、メモリデータバス３１０の上位３
２ビットと下位３２ビットのいずれか一方に転送され
る。

【００９６】なお、プロセッサデータバス３０６上の３
２ビットのデータがすべて有効ではなく、そのうちの一
部のバイトのみが有効な場合には、スワップ回路６４６
は、プロセッサデータバス３０６の有効なバイトをメモ
リデータバス３１０の適切なバスラインに転送する機能
を有している。このために、スワップ回路６４６とし
て、下位アドレス（８ビットのバイトイネーブル信号Ｂ
Ｅ０’〜ＢＥ７’、または、アドレスＡ２と４ビットの
ビットイネーブル信号ＢＥ０’〜ＢＥ３’）に応じてプ
ロセッサデータバス３０６とメモリデータバス３１０の
間のデータ転送を実行する回路を採用することができ
る。

【００９７】表１のケース３（６４ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２０）の場合には、スワップ回路６４６
の働きによって、プロセッサバス３０６上の６４ビット
のデータが、メモリデータバス３１０の上位３２ビット
ＭＤ３２〜ＭＤ６３に２回に分けて転送される。この動
作は、前述した図１６（６４ビットＣＰＵから入出力デ
ータバスへのデータ転送サイクル）とほぼ同様なので、
説明を省略する。

【００９８】表１のケース４（３２ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２１）の場合には、スワップ回路６４６
の働きによって、プロセッサデータバス３０６の下位３
２ビットＣＤ０〜ＣＤ３１のデータが、そのままメモリ
データバス３１０の上位３２ビットに転送される。この
動作は、前述した図１７（３２ビットＣＰＵから入出力
データバスへのデータ転送サイクル）におけるアドレス
ステータス信号ＡＤＳ’がＡＤＳＭに、バーストレディ
信号ＢＲＤＹ’がＢＲＤＹＭに変更されているだけで、
その動作はほぼ同様なので、説明を省略する。

【００９９】以上のように、ＣＰＵからメモリへの通常
のデータ書込みサイクルでは、スワップ回路６４６によ
ってプロセッサデータバス３０６の有効なバイトがメモ
リデータバス３１０の適切なバスラインに転送される。
なお、図１４に示すように、内蔵ＲＡＭ２０８ａ，２０
８ｂと増設ＲＡＭ２１０ａ，２１０ｂには異なるローア
ドレスストローブＲＡＳ１，ＲＡＳ０がそれぞれ与えら
れており、これらのストローブＲＡＳ１，ＲＡＳ０に応
じて有効なデータがそれぞれのＲＡＭに書き込まれる。

【０１００】上記の４つのケースにおけるメモリからＣ
ＰＵへの読込み動作は、次の表２に示すようにまとめら
れる。

【０１０１】

【表２】

【０１０２】表２のケース１（６４ビットＣＰＵ＋増設
ＲＡＭ、図１４）の場合には、プロセッサデータバス３
０６とメモリデータバス３１０の６４ビットがいずれも
有効にドライブされるので、メモリデータバス３１０上
のデータがそのままプロセッサデータバス３０６に転送
される。従って、６４ビットのデータはスワップ回路６
４８をそのまま通過し、２つのラッチ回路６５０，６５
２で３２ビットずつ保持されてプロセッサデータバス３
０６に出力される。

【０１０３】表２のケース２（３２ビットＣＰＵ＋増設
ＲＡＭ、図１５）の場合には、ＲＡＭから読み出された
３２ビットのデータは、メモリデータバス３１０の上位
３２ビットか、または下位３２ビットに出力されてい
る。また、プロセッサデータバス３０６で有効にドライ
ブされるのは下位３２ビットである。従って、スワップ
回路６４８は、メモリデータバス３１０の上位３２ビッ
トと下位３２ビットの一方をプロセッサデータバス３０
６の下位３２ビットに出力する。

【０１０４】図２３は、ケース２におけるメモリからの
読込みサイクルを示すタイミングチャートである。ここ
では、６４ビットの連続したアドレスのデータが読込ま
れる場合を例に説明する。まず、ＣＰＵ１０４がバスサ
イクルの開始を示すアドレスステータス信号ＡＤＳ（図
２３（ａ））をＬレベルに立ち下げ、バイトイネーブル
信号ＢＥ０〜ＢＥ３（図２３（ｂ））とアドレスＡ２
（図２３（ｄ））を出力するとともに、ライト／リード
信号Ｗ／Ｒ（図２３（ｃ））をＬレベル（読込み）に設
定する。これに応じてタイミングコントロール部６００
（図９）がスワップ信号ＭＳＷＰ（図２３（ｅ））をＬ
レベルに立ち下げると、スワップ回路６４８がメモリデ
ータバス３１０の下位３２ビットＭＤ０〜ＭＤ３１を下
位側のラッチ回路６５２に転送する。ラッチ回路６５２
にラッチ信号ＬＬＴ（図２３（ｇ））が与えられると、
３２ビットのデータが保持されて、プロセッサデータバ
ス３０６の下位３２ビットＣＤ０〜ＣＤ３１に出力され
る。

【０１０５】こうして３２ビットのデータが１回転送さ
れると、バーストレディ信号ＢＲＤＹ（図２３（ｉ））
がメモリコントローラ２０２からＣＰＵ１０４に送られ
る。すると、ＣＰＵ１０４は、これに応じて次の読込み
サイクルを開始する。２回目のサイクルが連続したアド
レスに対する読込みサイクルである場合には、スワップ
信号ＭＳＷＰ（図２３（ｅ））がＨレベルに設定される
ので、スワップ回路６４８はメモリデータバス３１０の
上位３２ビットＭＤ３２〜ＣＤ６３のデータをプロセッ
サデータバス３０６の下位３２ビットＣＤ０〜ＣＤ３１
に転送する。

【０１０６】このように、３２ビットＣＰＵ１０４と増
設ＲＡＭ２１０が実装されている場合には、スワップ回
路６４８によって、メモリデータバス３１０の有効な３
２ビットがプロセッサデータバス３０６の下位３２ビッ
トに転送される。

【０１０７】なお、メモリデータバス３１０上の３２ビ
ットのデータがすべて有効ではなく、そのうちの一部の
バイトのみが有効な場合には、スワップ回路６４８は、
メモリデータバス３１０の有効なバイトをプロセッサデ
ータバス３０６の適切なデータラインに転送する機能を
有している。このために、スワップ回路６４８として、
下位アドレス（アドレスＡ２と４ビットのバイトイネー
ブル信号ＢＥ０’〜ＢＥ３’、または、８ビットのバイ
トイネーブル信号ＢＥ０’〜ＢＥ７’）に応じて、プロ
セッサデータバス３０６とメモリデータバス３１０の間
のデータ転送を実行する回路を採用することができる。

【０１０８】表２のケース３（６４ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２０）の場合には、スワップ回路６４８
の働きによって、メモリデータバス３１０の上位３２ビ
ットのデータが、上位側のラッチ回路６５０と下位側の
ラッチ回路６５２に割り当てられて保持され、２つのラ
ッチ回路６５０，６５２に保持された６４ビットのデー
タがプロセッサデータバス３０６に同時に出力される。
この動作は、前述した図１８（入出力データバスから６
４ビットＣＰＵへのデータ転送サイクル）とほぼ同様な
ので、説明を省略する。

【０１０９】表２のケース４（３２ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２１）の場合には、スワップ回路６４８
の働きによって、メモリデータバス３１０の上位３２ビ
ットのデータが、そのままプロセッサデータバス３０６
の下位３２ビットに転送される。この動作は、前述した
図１９（入出力データバスから３２ビットＣＰＵへのデ
ータ転送サイクル）とほぼ同様なので、説明を省略す
る。

【０１１０】以上のように、メモリからＣＰＵへの通常
のデータ読込みサイクルでは、スワップ回路６４８とラ
ッチ回路６５０，６５２の働きによって、メモリデータ
バス３１０の有効なバイトがプロセッサデータバス３０
６の適切なデータラインに転送される。

【０１１１】コンピュータの構成が上述した４つのケー
スのいずれに相当するかは、ＣＰＵモジュールの端子か
ら与えられるモジュール判別信号ｄｅｔと、増設ＲＡＭ
の端子から与えられるメモリ判別信号Ｍｄｅｔとに応じ
てメモリコントローラ２０２が判断し、適切な信号をバ
ス変換部２００に供給する。従って、メモリコントロー
ラ２０２とバス変換部２００は、ＣＰＵのデータバス幅
とＲＡＭの容量に応じた適切なデータ転送を実行するこ
とができる。

【０１１２】上述したように、この実施例では、ＣＰＵ
とコネクタのみを有するＣＰＵモジュールを交換するこ
とによって、データバス幅の異なるＣＰＵを容易に交換
することが可能である。このようなモジュールは、ＣＰ
Ｕに適した電源やバス変換回路等を備えたモジュールを
交換する場合に比べて、モジュールの構成が簡単にな
り、その容積、面積を低減できるとともにコストも低く
抑えることができるという利点がある。特に、ノートパ
ソコンと呼ばれる携帯型の情報処理装置では、ＣＰＵの
ための交換モジュールの容積、面積があまり大きくする
ことができないので、小さなモジュールでＣＰＵを交換
できることのメリットが大きい。なお、モジュールが小
さければ、モジュールの交換作業も容易になるという利
点もある。

【０１１３】図８に示すバス変換部２００は、実装され
ているＣＰＵのバス幅に応じたバス変換を実行するの
で、ＣＰＵの処理能力を落とすこと無くバス幅の異なる
ＣＰＵを交換することが可能である。この場合にも、モ
ジュール内にＣＰＵに適したバス変換部２００を実装す
る必要がない。

【０１１４】さらに、ＣＰＵとコネクタのみのモジュー
ルとした場合には、ＴＣＰ（テープ・キャリア・パッケ
ージ）やＱＦＰ（クワッド・フラット・パッケージ）等
の小さなパッケージを使用することができるので、モジ
ュールを小型化することが可能である。

【０１１５】なお、この発明は上記実施例に限られるも
のではなく、その要旨を逸脱しない範囲において種々の
態様において実施することが可能であり、例えば次のよ
うな変形も可能である。

【０１１６】（１）本発明は、第１のＣＰＵ１０４と第
２のＣＰＵ１２４のデータバス幅が３２ビットと６４ビ
ット以外の場合にも適用できる。但し、第２のＣＰＵ１
２４のデータバス幅は、第１のＣＰＵ１０４のデータバ
ス幅の整数倍であることが好ましい。こうすれば、スワ
ップ回路６２２，６４６，６４８の制御が容易になるか
らである。

【０１１７】（２）上記実施例では、ＣＰＵモジュール
に適切な電圧レベルを設定するためのステータス信号Ｓ
Ｔ０，ＳＴ１（図６）と、ＣＰＵのデータバス幅を示す
ためのモジュール判別信号ｄｅｔを別の信号としていた
が、両者に同じステータス信号（または判別信号）を用
いることも可能である。

【０１１８】（３）上記実施例では、判別信号ｄｅｔ，
Ｍｄｅｔ，Ｃｄｅｔのための端子をそれぞれのモジュー
ルのコネクタに設けていたが、コネクタ以外の箇所に各
種の判別信号を発生する回路を設けるようにしてもよ
い。但し、コネクタに判別端子を設けるようにすれば、
実装されているモジュールに応じた判別信号が間違いな
く発生するという利点がある。

【０１１９】（４）図２４は、３２ビットＣＰＵの電源
の他の供給方法を示す説明図である。このＣＰＵモジュ
ール７００は、３２ビットＣＰＵ１０４と２つのコネク
タ７０２，７０４を備えている。コネクタ７０２は８０
ピン、７０４は６０ピンのコネクタであり、システムボ
ード上の対応するコネクタ８０２，８０４に接続されて
いる。また、ＣＰＵモジュール７００に隣接してコネク
タ７１２を有するバス接続ボード７１０が、システムボ
ード上の第３のコネクタ８１２に差込まれている。この
コネクタ８１２は、１００ピンのコネクタであり、６０
ピンの第２のコネクタ８０４の端子に加えて、６４ビッ
トＣＰＵのための信号線（バスＤ０〜Ｄ６３やバイトイ
ネーブルＢＥ０〜ＢＥ７等）の端子を有している。定電
圧電源１４０から出力される３．３Ｖの一定電圧は、シ
ステムボード上の第１と第２のコネクタ８０２，８０４
に与えられている。ＣＰＵモジュール７００の第１のコ
ネクタ７０２は、システムボードのコネクタ８０２を介
して与えられた３．３Ｖの電源をＣＰＵ１０４の周辺回
路部に供給する。一方、ＣＰＵモジュール７００の第２
のコネクタ７０４は、システムボードのコネクタ８０４
を介して与えられた３．３Ｖの電源をＣＰＵ１０４のコ
ア部に供給する。システムボードの第３のコネクタ８１
２には、可変電源１４２の出力が与えられている。しか
し、第１のＣＰＵモジュール７００を実装した場合に
は、可変電源１４２の出力は、ＣＰＵに供給されない。

【０１２０】図２５は、第２のＣＰＵモジュール７２０
を実装した場合を示す説明図である。第２のＣＰＵモジ
ュール７２０は、６４ビットＣＰＵ１２４と２つのコネ
クタ７２２，７２４を備えている。第１のコネクタ７２
２は、システムボード上の第１のコネクタ８０２に接続
されている。ＣＰＵモジュール７２０の第２のコネクタ
７２４は、システムボード上の第３のコネクタ８１２に
差込まれている。システムボードの第２のコネクタ８０
４には何も接続されていない。第２のＣＰＵモジュール
７２０の第１のコネクタ７２２は、システムボードのコ
ネクタ８０２を介して与えられた３．３Ｖの電源をＣＰ
Ｕ１２４の周辺回路部に供給する。これは、図２４と同
じである。一方、第２のＣＰＵモジュール７２０の第２
のコネクタ７２４は、システムボードの第３のコネクタ
８１２を介して与えられた可変電源１４２の出力をＣＰ
Ｕ１２４のコア部に供給する。なお、コネクタ７２４に
は、可変電源１４２の出力電圧ＶOUT を調整するための
帰還抵抗Ｒが接続されている。

【０１２１】このように、ＣＰＵの周辺回路部には共通
のコネクタ８０２を介して一定電圧の電源を供給し、Ｃ
ＰＵのコア部にはＣＰＵに応じた異なるコネクタを利用
してそれぞれ異なる電源を供給するようにすることが可
能である。特に、第３のコネクタ８１２には可変電源１
４２の出力を接続しているので、コネクタ８１２に接続
される帰還抵抗Ｒの値に応じてその出力電圧ＶOUT を調
整することができる。従って、コア部の電圧レベルが従
来と異なるＣＰＵを実装する場合にも、そのＣＰＵに適
した電圧を供給することが可能である。また、図２４と
図２５の例では、いずれのＣＰＵモジュールの２つのコ
ネクタによってシステムボードと接続するので、３つ以
上のコネクタを用いて接続する場合に比べてモジュール
の位置合わせが容易であるという利点もある。

【０１２２】（５）図２６は、ＣＰＵモジュールの他の
実施例を示す概略構成図である。このＣＰＵモジュール
７３０は、ＣＰＵ１０４（または１２４）と、可変電源
１４２（図２５）のフィードバック端子に接続される帰
還抵抗Ｒとを、多層基板７３１に設けたものである。シ
ステムボードには、このＣＰＵモジュール７３０が差込
まれるＰＧＡ（ピングリッドアレイ）ソケット７４０が
設けられている。多層基板７３１の下面には、ＰＧＡソ
ケット７４０に挿入される多数のオスコネクタが設けら
れている。多層基板７３１の配線層には、ＱＦＰまたは
ＴＣＰタイプのＣＰＵのリード線とＰＧＡソケット用の
オスコネクタとを接続するための配線パターンが形成さ
れている。ＰＧＡソケット７４０には、多数の端子が設
けられているが、ＣＰＵモジュールによって使用される
端子群がそれぞれ決められている。例えば、６４ビット
ＣＰＵ１２４を実装する場合には、ＰＧＡソケット７４
０の全部の端子を用い、３２ビットＣＰＵ１０４を実装
する場合にはＰＧＡソケット７４０の中心付近にある所
定の端子群のみを使用するようにすることができる。な
お、図２６における帰還抵抗Ｒの値を実装するＣＰＵに
応じて変えることによって、ＣＰＵに供給する電圧を調
整することができる。なお、図２６の構成において、帰
還抵抗Ｒの代わりに、前述した図６に示すようなステー
タス信号端子ＳＴ０，ＳＴ１を設けるようにすることも
可能である。

【０１２３】このように、システムボード上に１つのソ
ケット（コネクタ）のみを設けた場合にも、前述した図
１，図２，図２４，図２５に示すような複数のコネクタ
を設けた場合と同様の構成を実現することができる。換
言すれば、ＣＰＵモジュールと接続するためのコネクタ
はシステムボード上に少なくとも１つ設けておけばよ
く、各ＣＰＵに共通して使用できる第１の端子群と、６
４ビットＣＰＵ専用の第２の端子群とをコネクタに設け
るようにすればよい。なお、コネクタは、３２ビットＣ
ＰＵ専用の端子群を有していてもよい。

【０１２４】図２７は、ＣＰＵモジュールのさらに他の
実施例を示す概略構成図である。このＣＰＵモジュール
７３２は、帰還抵抗Ｒを内部に有する３２ビットＣＰＵ
１０４ａ（または６４ビットＣＰＵ１２４ａ）を用いて
いる。このように、内部に帰還抵抗Ｒを有するタイプの
ＣＰＵを用いれば、基板上に帰還抵抗を設ける必要がな
いという利点がある。さらに、プリント基板上にＣＰＵ
を設けたＣＰＵモジュールを用いずに、ＰＧＡタイプの
ＣＰＵを単体でソケットに装着するような構成とするこ
とも可能である。

【０１２５】

【発明の効果】以上説明したように、本発明の請求項１
および１１に記載された情報処理装置によれば、実装さ
れているＣＰＵモジュールに応じて電圧調整手段が可変
電源の出力電圧を調整するので、実装されているＣＰＵ
モジュールに応じた電圧を供給することができる。

【０１２６】請求項２に記載された情報処理装置によれ
ば、ＣＰＵによってコア部に異なる電圧を供給する必要
がある場合に、異なる電圧を容易に供給することができ
る。

【０１２７】請求項３および４に記載された情報処理装
置によれば、可変電源のフィードバック端子に接続され
る帰還抵抗の値を変えることによって、ＣＰＵモジュー
ルに応じた出力電圧に調整することができる。

【０１２８】請求項５に記載された情報処理装置によれ
ば、モジュール判別信号に応じて、実装されているＣＰ
Ｕモジュールから出力される下位アドレスと、前記下位
アドレス変換手段からの出力される下位アドレスのいず
れか一方を選択するので、実装されているＣＰＵモジュ
ールに適した下位アドレスを生成することができる。

【０１２９】請求項６および７に記載された情報処理装
置によれば、入出力バス変換手段は、モジュール判別信
号に応じて、プロセッサデータバスと入出力データバス
との間のバス変換を、実装されているＣＰＵモジュール
に適したモードで実行することができる。

【０１３０】請求項８および９に記載された情報処理装
置によれば、モジュール判別信号とメモリ判別信号に応
じて、プロセッサデータバスとメモリデータバスとの間
のバス変換を、実装されているＣＰＵモジュールと実装
されているメモリに適したモードで実行することができ
る。

【０１３１】請求項１０に記載された情報処理装置によ
れば、第２のコネクタの接続状態に応じて、実装されて
いるＣＰＵモジュールに適した動作を実行することがで
きる。

【図面の簡単な説明】

【図１】この発明の一実施例としてのパーソナルコンピ
ュータに実装される第１のＣＰＵモジュールを示す斜視
図。

【図２】第２のＣＰＵモジュールを示す斜視図。

【図３】第２のＣＰＵモジュール１２０を実装した状態
を示す平面図。

【図４】ＣＰＵモジュールに２つの電源１４０，１４２
を接続した様子を示す概念図。

【図５】可変電源１４２の構成を示す回路図。

【図６】可変電源１４２の他の構成を示す回路図。

【図７】２次キャッシュの増設方法を示す概念図。

【図８】実施例におけるコンピュータの構成を示すブロ
ック図。

【図９】メモリコントローラ２０２の内部構成を示すブ
ロック図。

【図１０】６４ビットＣＰＵ実装時におけるタイミング
コントロール部６００に含まれるアドレス調整回路の構
成を示すブロック図。

【図１１】３２ビットＣＰＵ実装時におけるタイミング
コントロール部６００に含まれるアドレス調整回路の構
成を示すブロック図。

【図１２】アドレス変換テーブル６０２の入出力の関係
を示す説明図。

【図１３】入出力バス４００に接続されたメモリから６
４ビットＣＰＵ１２４にデータを読込む際のバスサイク
ルを示すタイミングチャート

【図１４】６４ビットＣＰＵ実装時におけるバス変換部
２００の内部構成を示すブロック図。

【図１５】３２ビットＣＰＵ実装時におけるバス変換部
２００の内部構成を示すブロック図。

【図１６】６４ビットＣＰＵ１２４から入出力データバ
ス４０６へのデータ転送の動作を示すタイミングチャー
ト。

【図１７】３２ビットＣＰＵ１２４から入出力データバ
ス４０６へのデータ転送の動作を示すタイミングチャー
ト。

【図１８】入出力データバス４０６から６４ビットＣＰ
Ｕ１２４へのデータ転送の動作を示すタイミングチャー
ト。

【図１９】入出力データバス４０６から３２ビットＣＰ
Ｕ１２４へのデータ転送の動作を示すタイミングチャー
ト。

【図２０】６４ビットＣＰＵ１２４が実装され増設ＲＡ
Ｍ２１０が実装されていない場合のバス変換部２００の
内部構成を示すブロック図。

【図２１】３２ビットＣＰＵ１０４が実装され増設ＲＡ
Ｍ２１０が実装されていない場合のバス変換部２００の
内部構成を示すブロック図。

【図２２】表１のケース２におけるメモリへの書込みサ
イクルを示すタイミングチャート。

【図２３】表２のケース２におけるメモリからの読込み
サイクルを示すタイミングチャート。

【図２４】３２ビットＣＰＵの電源の他の供給方法を示
す説明図。

【図２５】６４ビットＣＰＵの電源の他の供給方法を示
す説明図。

【図２６】ＣＰＵモジュールの他の実施例を示す概略構
成図。

【図２７】ＣＰＵモジュールのさらに他の実施例を示す
概略構成図。

【符号の説明】

１００…第１のＣＰＵモジュール１０２…プリント基板１０４…３２ビットＣＰＵ１０６，１０７…コネクタ１０８，１０９…端子１１０…システムボード１１２，１１４，１１６…コネクタ１２０…第２のＣＰＵモジュール１２０ａ…第２のＣＰＵモジュール１２２…プリント基板１２４…６４ビットＣＰＵ１２６，１２７，１２８…コネクタ１４０…定電圧電源１４２…可変電源１４２ａ…可変電源１４６…デコーダ（スイッチ駆動回路）１５０…キャッシュモジュール２００…バス変換部２０２…メモリコントローラ２０６…システムバス変換部２０８…内蔵メモリ２０８ａ，２０８ｂ…内蔵ＲＡＭ２１０，２１０ａ，２１０ｂ…増設ＲＡＭ２２０…グラフィックスコントローラ２２４…ハードディスクコントローラ３００…プロセッサバス３０２…コントロールバス３０４…アドレスバス３０６…データバス（プロセッサデータバス）３０６…プロセッサバス３１０…メモリデータバス３２０…メモリバス４００…入出力バス４０２…コントロールバス４０４…アドレスバス４０６…データバス（入出力データバス）５００…システムバス６００…タイミングコントロール部６０２…アドレス変換テーブル６０４…セレクタ６０６…下位アドレス変更回路６０７…バーストアドレス生成部６０８…セレクタ６０９…ＡＮＤゲート６１０…ＣＰＵコントロール部６１２…メモリコントロール部６２０…入出力データバス変換部６２２…スワップ回路６２４，６２６…ラッチ回路６４０…メモリデータバス変換部６４２…ライトバッファ６４４…セレクタ６４６，６４８…スワップ回路６５０，６５２…ラッチ回路７００…第１のＣＰＵモジュール７０２，７０４…ＣＰＵモジュールのコネクタ７１０…バス接続ボード７１２…バス接続ボードのコネクタ７２０…第２のＣＰＵモジュール７２２，７２４…ＣＰＵモジュールのコネクタ８０２，８０４，８１２…システムボードのコネクタＣｄｅｔ…キャッシュ判別信号Ｍｄｅｔ…メモリ判別信号ｄｅｔ…モジュール判別信号

Claims

【特許請求の範囲】

【請求項１】第１のデータバス幅を有する第１のＣＰ
Ｕモジュールと、前記第１のデータバス幅よりも大きな
第２のデータバス幅を有する第２のＣＰＵモジュールと
を選択して実装可能な情報処理装置であって、前記第１と第２のＣＰＵモジュールに共通に使用可能な
第１の端子群と、前記第２のＣＰＵモジュールのバスに接続される第２の
端子群と、前記第１と第２の端子群の少なくとも一方を介してＣＰ
Ｕモジュールに供給する出力電圧を変更可能な可変電源
と、前記可変電源に接続され、実装されたＣＰＵモジュール
に応じて前記可変電源の出力電圧を調整する電圧調整手
段と、を備えることを特徴とする情報処理装置。
【請求項２】請求項１記載の情報処理装置であって、
さらに、第１のＣＰＵモジュールのバスに接続される第３の端子
群と、実装されているＣＰＵの周辺回路部に前記第１の端子群
を介して所定の電圧を供給するとともに、前記第１のＣ
ＰＵモジュールのＣＰＵのコア部に前記第３の端子群を
介して前記所定の電圧を供給する定電圧電源を備え、前記可変電源は、前記第２のＣＰＵモジュールのＣＰＵ
のコア部に前記第２の端子群を介して出力電圧を供給す
る、情報処理装置。
【請求項３】請求項１または２記載の情報処理装置で
あって、前記電圧調整手段は、ＣＰＵモジュールに設けられた帰還抵抗を前記可変電源
のフィードバック端子に接続する回路を備える、情報処
理装置。
【請求項４】請求項１ないし３のいずれかに記載の情
報処理装置であって、前記電圧調整手段は、複数の帰還抵抗と、前記複数の帰還抵抗の１つを選択して前記可変電源のフ
ィードバック端子に接続するためのスイッチと、実装されたＣＰＵモジュールから与えられる信号に応じ
て前記スイッチを操作することによって、前記複数の帰
還抵抗の１つを前記フィードバック端子に接続するスイ
ッチ駆動回路と、を備える情報処理装置。
【請求項５】第１のデータバス幅を有する第１のＣＰ
Ｕモジュールと、前記第１のバス幅よりも大きな第２の
データバス幅を有する第２のＣＰＵモジュールとを選択
して実装な情報処理装置であって、前記第１と第２のＣＰＵモジュールに共通に使用可能な
第１の端子群と、前記第２のＣＰＵモジュールのバスに接続される第２の
端子群と、前記第２のデータバス幅と等しいバス幅を有し、少なく
とも前記第２の端子群を通じてＣＰＵに接続されるプロ
セッサデータバスと、前記第１と第２のＣＰＵモジュールのいずれが実装され
ているかを示すモジュール判別信号を生成するモジュー
ル判別信号生成手段と、前記プロセッサデータバス上のいずれのバイトが有効で
あるかを示すために前記第２のＣＰＵモジュールが出力
する下位アドレスを、前記第１のＣＰＵモジュールが出
力する下位アドレスと等価な信号に変換する下位アドレ
ス変換手段と、前記モジュール判別信号に応じて、実装されているＣＰ
Ｕモジュールから出力される下位アドレスと、前記下位
アドレス変換手段からの出力される下位アドレスのいず
れか一方を選択する選択手段と、を備えることを特徴と
する情報処理装置。
【請求項６】第１のデータバス幅を有する第１のＣＰ
Ｕモジュールと、前記第１のデータバス幅よりも大きな
第２のデータバス幅を有する第２のＣＰＵモジュールと
を選択して実装可能な情報処理装置であって、前記第１と第２のＣＰＵモジュールに共通に使用可能な
第１の端子群と、前記第２のＣＰＵモジュールのバスに接続される第２の
端子群と、前記第２のデータバス幅と等しいバス幅を有し、少なく
とも前記第２の端子群を通じてＣＰＵのデータバスに接
続されるプロセッサデータバスと、前記第１と第２のＣＰＵモジュールのいずれが実装され
ているかを示すモジュール判別信号を生成するモジュー
ル判別信号生成手段と、前記第１のデータバス幅と等しいバス幅を有する入出力
データバスと、前記プロセッサデータバスと前記入出力データバスとの
間に介挿され、前記モジュール判別信号に応じて、実装
されているＣＰＵモジュールのデータバスと前記入出力
データバスとの間のバス変換を行なう入出力バス変換手
段と、を備え、前記入出力バス変換手段は、前記第１のＣＰＵモジュールが実装されている場合には
前記第１のＣＰＵモジュールのデータバス上のデータを
すべて前記入出力データバスに出力し、一方、前記第２
のＣＰＵモジュールが実装されている場合には前記第２
のＣＰＵモジュールのデータバスを一部分ずつ順次選択
して、選択されたバスライン上のデータを前記入出力デ
ータバスに出力することによって前記第２のＣＰＵモジ
ュールのデータバス上のデータを複数回に分けて前記入
出力データバスに出力する出力変換手段と、前記第１のＣＰＵモジュールが実装されている場合には
前記入出力データバス上のデータをすべて前記第１のＣ
ＰＵモジュールのデータバスに入力し、一方、前記第２
のＣＰＵモジュールが実装されている場合には、前記入
出力データバス上に複数回に分けて入力されている複数
組のデータをそれぞれ保持して、前記複数組のデータを
前記第２のＣＰＵモジュールのデータバスに同時に入力
する入力変換手段と、を備えることを特徴とする情報処
理装置。
【請求項７】請求項６記載の情報処理装置であって、前記出力変換手段は、前記プロセッサデータバスの有効
なバスラインを示す下位アドレスに応じて、前記有効な
バスライン上のデータを前記入出力データバスに出力す
るスワップ回路を備え、前記入力変換手段は、前記入出力データバス上に複数回
に分けて入力されている複数組のデータをそれぞれ保持
する複数のラッチ回路を備える、情報処理装置。
【請求項８】第１のデータバス幅を有する第１のＣＰ
Ｕモジュールと、前記第１のデータバス幅よりも大きな
第２のデータバス幅を有する第２のＣＰＵモジュールと
を選択して実装可能な情報処理装置であって、前記第１と第２のＣＰＵモジュールに共通に使用可能な
第１の端子群と、前記第２のＣＰＵモジュールのバスに接続される第２の
端子群と、前記第２のデータバス幅と等しいバス幅を有し、少なく
とも前記第２の端子群を通じてＣＰＵのデータバスに接
続されるプロセッサデータバスと、前記第１と第２のＣＰＵモジュールのいずれが実装され
ているかを示すモジュール判別信号を生成するモジュー
ル判別信号生成手段と、第１のデータバス幅と等しいバス幅を有する増設メモリ
を実装するための第３の端子群と、前記第１のデータバス幅と等しいバス幅を有する内蔵メ
モリと、前記第１のデータバス幅とそれぞれ等しいバス幅を有す
る第１と第２のバスラインを含み、前記第１のバスライ
ンを介して前記内蔵メモリに接続されているとともに、
前記第２のバスラインと前記第３の端子群とを介して前
記増設メモリに接続されるメモリデータバスと、前記増設メモリが実装されているか否かを示すメモリ判
別信号を生成するメモリ判別信号生成手段と、前記モジュール判別信号と前記メモリ判別信号とに応じ
て、実装されているＣＰＵモジュールのデータバスと前
記メモリデータバスとの間のバス変換を行なうメモリバ
ス変換手段と、を備え、前記メモリバス変換手段は、前記第１のＣＰＵモジュールが実装されている場合に
は、前記メモリデータバスの前記第１と第２のバスライ
ンの一方を選択して前記第１のＣＰＵモジュールのデー
タバス上のデータを出力し、前記第２のＣＰＵモジュー
ルと前記増設メモリとが実装されている場合には前記第
２のＣＰＵモジュールのデータバス上のデータをすべて
前記メモリデータバスに出力し、一方、前記第２のＣＰ
Ｕモジュールが実装されて前記増設メモリが実装されて
いない場合には前記第２のＣＰＵモジュールのデータバ
スを一部分ずつ順次選択し、選択されたバスライン上の
データを前記メモリデータバスの前記第１のバスライン
に出力することによって前記第２のＣＰＵモジュールの
データバス上のデータを複数回に分けて前記メモリデー
タバスに出力する出力変換手段と、前記第１のＣＰＵモジュールが実装されている場合に
は、前記内蔵メモリと前記増設メモリの一方から前記メ
モリデータバスの前記第１と第２のバスラインの一方に
読み出されたデータを前記第１のＣＰＵモジュールのデ
ータバスに入力し、前記第２のＣＰＵモジュールと前記
増設メモリとが実装されている場合には、前記メモリデ
ータバス上のデータをすべて前記第２のＣＰＵモジュー
ルのデータバスに入力し、一方、前記第２のＣＰＵモジ
ュールが実装されて前記増設メモリが実装されていない
場合には、前記内蔵メモリから前記メモリデータバスの
前記第１のバスラインに複数回に分けて読み出されてい
る複数組のデータをそれぞれ保持して、前記複数組のデ
ータを前記第２のＣＰＵモジュールのデータバスに同時
に入力する入力変換手段と、を備えることを特徴とする
情報処理装置。
【請求項９】請求項８記載の情報処理装置であって、前記出力変換手段は、前記プロセッサデータバスの有効
なバスラインを示す下位アドレスに応じて、前記有効な
バスライン上のデータを前記メモリデータバスに出力す
るスワップ回路を備え、前記入力変換手段は、前記メモリデータバス上に複数回
に分けて入力されている複数組のデータをそれぞれ保持
する複数のラッチ回路を備える、情報処理装置。
【請求項１０】請求項５ないし９のいずれかに記載の
情報処理装置であって、前記モジュール判別信号生成手段は、前記第２の端子群
の接続状態に応じて前記モジュール判別信号のレベルを
切り換えるモジュール判別端子を備える、情報処理装
置。
【請求項１１】請求項１ないし１０のいずれかに記載
の情報処理装置であって、前記第２のデータバス幅は、前記第１のデータバス幅の
２倍である情報処理装置。