JPH06131257A - 動的に構成可能なメモリサイズ可変インタフェースカード - Google Patents
動的に構成可能なメモリサイズ可変インタフェースカードInfo
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- JPH06131257A JPH06131257A JP4039259A JP3925992A JPH06131257A JP H06131257 A JPH06131257 A JP H06131257A JP 4039259 A JP4039259 A JP 4039259A JP 3925992 A JP3925992 A JP 3925992A JP H06131257 A JPH06131257 A JP H06131257A
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- JP
- Japan
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- address
- memory
- interface card
- eprom
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 異なるメモリサイズをサポートするインタフ
ェースカードを動的に構成し、インタフェースカード内
のメモリ構成を容易化する。 【構成】 制御ライン121〜127が、レジスタに接続さ
れ、レジスタからの情報をインタフェースカードの記憶
場所に分配する。比較器108 が、コンピュータシステム
からのアドレスライン151上のアドレスがメモリ114内の
記憶場所をアドレス指定しているか否かを示す。論理回
路102,103 がサブセット144,145と比較器108の間に接続
され、このアドレスビットを比較器からマスクするのに
用いられる。論理回路104〜107,111,112 が、第２セッ
ト121,122 と、サブセットとメモリ114との間とに接続
され、サブセットのアドレスビットをメモリ114からマ
スクするのに用いられる。このアドレスビットが比較器
からマスクされる場合、このアドレスビットは、メモリ
114からはマスクされず、マスクされる場合、このアド
レスビットは、比較器からはマスクされない。
ェースカードを動的に構成し、インタフェースカード内
のメモリ構成を容易化する。 【構成】 制御ライン121〜127が、レジスタに接続さ
れ、レジスタからの情報をインタフェースカードの記憶
場所に分配する。比較器108 が、コンピュータシステム
からのアドレスライン151上のアドレスがメモリ114内の
記憶場所をアドレス指定しているか否かを示す。論理回
路102,103 がサブセット144,145と比較器108の間に接続
され、このアドレスビットを比較器からマスクするのに
用いられる。論理回路104〜107,111,112 が、第２セッ
ト121,122 と、サブセットとメモリ114との間とに接続
され、サブセットのアドレスビットをメモリ114からマ
スクするのに用いられる。このアドレスビットが比較器
からマスクされる場合、このアドレスビットは、メモリ
114からはマスクされず、マスクされる場合、このアド
レスビットは、比較器からはマスクされない。
Description
【０００１】
【産業上の利用分野】本発明は、異なるメモリサイズを
サポートするインタフェースカードの動的な構成に関す
る。
サポートするインタフェースカードの動的な構成に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】コンピ
ュータにおいて、インタフェースカードは、例えばパー
ソナルコンピュータを各種周辺装置にアクセス出来るよ
うにするためにパーソナルコンピュータに増設可能なも
のである。これらのインタフェースカードは、一般に入
出力（Ｉ／Ｏ）バスに接続される。各Ｉ／Ｏバスは、各
バス上のデバイスが通信を行う上での物理的特性及びプ
ロトコルを含めたアーキテクチャを有する。Ｉ／Ｏバス
に用いられるアーキテクチャの１つに、拡張工業規格ア
ーキテクチャ（ＥＩＳＡ）がある。
ュータにおいて、インタフェースカードは、例えばパー
ソナルコンピュータを各種周辺装置にアクセス出来るよ
うにするためにパーソナルコンピュータに増設可能なも
のである。これらのインタフェースカードは、一般に入
出力（Ｉ／Ｏ）バスに接続される。各Ｉ／Ｏバスは、各
バス上のデバイスが通信を行う上での物理的特性及びプ
ロトコルを含めたアーキテクチャを有する。Ｉ／Ｏバス
に用いられるアーキテクチャの１つに、拡張工業規格ア
ーキテクチャ（ＥＩＳＡ）がある。
【０００３】ＥＩＳＡを使用するインタフェースカード
では、インタフェースカード内のメモリをアクセスする
ために所定量のアドレス空間をブートアップ（boot-u
p）時にコンピュータが割り当てることが必要とされ
る。例えば、アメリカ合衆国カリフォルニア州パロアル
ト・ハノーバー・ストリート３０００（3000 Hanover S
treet, Palo Alto, California) を住所地とするヒュー
レット・パッカード・カンパニー(Hewlett Packard Com
pany) の製造、販売によるＶＥＣＴＲＡパーソナルコン
ピュータは、一般にインタフェースカード上の１６Ｋ×
８の消去可能及びプログラム可能リードオンリーメモリ
（ＥＰＲＯＭ）にアドレス空間を割り当てる。あるい
は、やはりヒューレット・パッカード・カンパニーによ
り販売されているＨＰプレシジョン(Precision）アーキ
テクチャシステムを用いたコンピュータも、一般に３２
Ｋ×８のＥＰＲＯＭ又は６４Ｋ×８のＥＰＲＯＭにアド
レス空間を割り当てる。
では、インタフェースカード内のメモリをアクセスする
ために所定量のアドレス空間をブートアップ（boot-u
p）時にコンピュータが割り当てることが必要とされ
る。例えば、アメリカ合衆国カリフォルニア州パロアル
ト・ハノーバー・ストリート３０００（3000 Hanover S
treet, Palo Alto, California) を住所地とするヒュー
レット・パッカード・カンパニー(Hewlett Packard Com
pany) の製造、販売によるＶＥＣＴＲＡパーソナルコン
ピュータは、一般にインタフェースカード上の１６Ｋ×
８の消去可能及びプログラム可能リードオンリーメモリ
（ＥＰＲＯＭ）にアドレス空間を割り当てる。あるい
は、やはりヒューレット・パッカード・カンパニーによ
り販売されているＨＰプレシジョン(Precision）アーキ
テクチャシステムを用いたコンピュータも、一般に３２
Ｋ×８のＥＰＲＯＭ又は６４Ｋ×８のＥＰＲＯＭにアド
レス空間を割り当てる。
【０００４】一方、必要なＥＰＲＯＭサイズがコンピュ
ータシステムの間で異なることが、コンピュータシステ
ム間におけるインタフェースカードの互換性の妨げとな
っている。このため、従来は、各コンピュータシステム
毎に全く異なるインタフェースカードを個別に製造しな
ければならないことがしばしばあった。しかしながら、
これは、非常に費用が高くつき、かつ非効率的である。
ータシステムの間で異なることが、コンピュータシステ
ム間におけるインタフェースカードの互換性の妨げとな
っている。このため、従来は、各コンピュータシステム
毎に全く異なるインタフェースカードを個別に製造しな
ければならないことがしばしばあった。しかしながら、
これは、非常に費用が高くつき、かつ非効率的である。
【０００５】各システム毎に別種のインタフェースカー
ドを製造しなくとも済むようにするために、これ以外に
互換性を確保する方法がいくつか試みられている。例え
ば、異なるサイズのＥＰＲＯＭが使用される場合に、ト
レース（プリント基板配線）を切断するか又はジャンパ
を用いるか、あるいはこれらの双方を組み合わせて行う
ことができるようにインタフェースカードを設計するこ
とができる。しかしながら、これは、ユーザが手作業に
て行う必要があり、またコンピュータシステムの電源を
落とさなければならない。
ドを製造しなくとも済むようにするために、これ以外に
互換性を確保する方法がいくつか試みられている。例え
ば、異なるサイズのＥＰＲＯＭが使用される場合に、ト
レース（プリント基板配線）を切断するか又はジャンパ
を用いるか、あるいはこれらの双方を組み合わせて行う
ことができるようにインタフェースカードを設計するこ
とができる。しかしながら、これは、ユーザが手作業に
て行う必要があり、またコンピュータシステムの電源を
落とさなければならない。
【０００６】ＥＰＲＯＭへのアドレス空間の割り当てに
伴うもう一つの問題は、２枚のインタフェースカード
が、メモリ中の同一の固定された記憶場所にマッッピン
グされると思われるＥＰＲＯＭをその各々が持つ場合に
矛盾が生じる可能性があるということである。従来、こ
の問題は例えば、インタフェースカード上でスイッチ又
は着脱式ジャンパを用いることによって、ＥＰＲＯＭが
ホストコンピュータシステムのメモリ中にマッッピング
されるアドレスを変えることにより解消される。しかし
ながら、この方法も、やはりユーザによる手作業が必要
である。
伴うもう一つの問題は、２枚のインタフェースカード
が、メモリ中の同一の固定された記憶場所にマッッピン
グされると思われるＥＰＲＯＭをその各々が持つ場合に
矛盾が生じる可能性があるということである。従来、こ
の問題は例えば、インタフェースカード上でスイッチ又
は着脱式ジャンパを用いることによって、ＥＰＲＯＭが
ホストコンピュータシステムのメモリ中にマッッピング
されるアドレスを変えることにより解消される。しかし
ながら、この方法も、やはりユーザによる手作業が必要
である。
【０００７】
【課題を解決するための手段】本発明の一実施例によれ
ば、インタフェースカードの中のメモリの構成を容易化
する回路が得られる。この構成は、メモリサイズとメモ
リアドレス空間とを構成することを含むものである。コ
ンピュータシステムからの構成情報をレジスタが記憶す
る。レジスタには制御ラインが接続され、レジスタから
インタフェースカード上の各所へ情報が供給される。コ
ンピュータシステムからのアドレスライン上のアドレス
がメモリ中の記憶場所をアドレス指定しているか否かを
示す信号が比較器によって出力される。比較器は、アド
レスラインの第１セット上のアドレスビットを制御ライ
ンの第１セット上の制御ビットと比較することによりこ
の出力を生成する。制御ラインの第２セット上の少なく
とも１つの制御ビットに応答して、アドレスラインの第
１セットのサブセットと比較器との間に論理回路が接続
され、これが、アドレスラインの第１セットのサブセッ
ト上のアドレスビットを比較器からマスクするのに用い
られる。
ば、インタフェースカードの中のメモリの構成を容易化
する回路が得られる。この構成は、メモリサイズとメモ
リアドレス空間とを構成することを含むものである。コ
ンピュータシステムからの構成情報をレジスタが記憶す
る。レジスタには制御ラインが接続され、レジスタから
インタフェースカード上の各所へ情報が供給される。コ
ンピュータシステムからのアドレスライン上のアドレス
がメモリ中の記憶場所をアドレス指定しているか否かを
示す信号が比較器によって出力される。比較器は、アド
レスラインの第１セット上のアドレスビットを制御ライ
ンの第１セット上の制御ビットと比較することによりこ
の出力を生成する。制御ラインの第２セット上の少なく
とも１つの制御ビットに応答して、アドレスラインの第
１セットのサブセットと比較器との間に論理回路が接続
され、これが、アドレスラインの第１セットのサブセッ
ト上のアドレスビットを比較器からマスクするのに用い
られる。
【０００８】更に、制御ラインの第２セット上の少なく
とも１つの制御ビットに応答して、制御ラインの第２セ
ットに接続され、及びアドレスラインの第１セットのサ
ブセットとメモリとの間に接続されるもう１つの論理回
路が、アドレスラインの第１セットのサブセット上のア
ドレスビットをメモリからマスクするために用いられ
る。アドレスラインの第１セットのサブセット上のアド
レスビットが比較器からマスクされる場合、アドレスラ
インの第１セットのサブセット上のアドレスビットは、
メモリからはマスクされない。また、アドレスラインの
第１セットのサブセット上のアドレスビットがメモリか
らマスクされる場合は、アドレスラインの第１セットの
サブセット上のアドレスビットは、比較器からはマスク
されない。このマスキング回路によって、様々なサイズ
のＥＰＲＯＭメモリをインタフェースカードに設けるこ
とが可能となる。インタフェースカードによりサポート
されるＥＰＲＯＭサイズが最小である場合、比較器への
アドレスラインはいずれもマスクされず、そのＥＰＲＯ
Ｍへの最大数のアドレスラインがマスクされる。このよ
うにして、ＥＰＲＯＭのアドレス空間が小さく、記憶場
所数が少ない場合が考慮される。インタフェースカード
によってサポートされるＥＰＲＯＭサイズが最大である
場合には、比較器への最大数のアドレスラインがマスク
され、ＥＰＲＯＭへのアドレスラインは全くマスクされ
ない。このようにして、ＥＰＲＯＭのアドレス空間が大
きく、記憶場所数が多い場合が考慮される。
とも１つの制御ビットに応答して、制御ラインの第２セ
ットに接続され、及びアドレスラインの第１セットのサ
ブセットとメモリとの間に接続されるもう１つの論理回
路が、アドレスラインの第１セットのサブセット上のア
ドレスビットをメモリからマスクするために用いられ
る。アドレスラインの第１セットのサブセット上のアド
レスビットが比較器からマスクされる場合、アドレスラ
インの第１セットのサブセット上のアドレスビットは、
メモリからはマスクされない。また、アドレスラインの
第１セットのサブセット上のアドレスビットがメモリか
らマスクされる場合は、アドレスラインの第１セットの
サブセット上のアドレスビットは、比較器からはマスク
されない。このマスキング回路によって、様々なサイズ
のＥＰＲＯＭメモリをインタフェースカードに設けるこ
とが可能となる。インタフェースカードによりサポート
されるＥＰＲＯＭサイズが最小である場合、比較器への
アドレスラインはいずれもマスクされず、そのＥＰＲＯ
Ｍへの最大数のアドレスラインがマスクされる。このよ
うにして、ＥＰＲＯＭのアドレス空間が小さく、記憶場
所数が少ない場合が考慮される。インタフェースカード
によってサポートされるＥＰＲＯＭサイズが最大である
場合には、比較器への最大数のアドレスラインがマスク
され、ＥＰＲＯＭへのアドレスラインは全くマスクされ
ない。このようにして、ＥＰＲＯＭのアドレス空間が大
きく、記憶場所数が多い場合が考慮される。
【０００９】
【実施例】図１には、コンピュータ筺体50の内部のスロ
ットが示されている。コネクタ51、コネクタ52、コネク
タ53及びコネクタ54は、ＥＩＳＡと互換性を有するＩ／
Ｏバスへのインタフェースカードの接続を可能にするも
のである。
ットが示されている。コネクタ51、コネクタ52、コネク
タ53及びコネクタ54は、ＥＩＳＡと互換性を有するＩ／
Ｏバスへのインタフェースカードの接続を可能にするも
のである。
【００１０】ポート61、ポート62、ポート63及びポート
64は、一般に、インタフェースカードが差し込まれてい
る場合以外はカバーが取り付けられる。例えば図１にお
いて、ポート63は、インタフェースカード71上のポート
コネクタ73を挿入することができるように、そのカバー
が取り外されている。
64は、一般に、インタフェースカードが差し込まれてい
る場合以外はカバーが取り付けられる。例えば図１にお
いて、ポート63は、インタフェースカード71上のポート
コネクタ73を挿入することができるように、そのカバー
が取り外されている。
【００１１】図２は、インタフェースカード71がコンピ
ュータ筺体50内に取り付けられた状態を示す。図１に示
すインタフェースカード71のコネクタ72は、コネクタ53
内に差し込まれている。ポートコネクタ73は、ポート63
内に取り付けられている。インタフェースカード71がこ
のように取り付けられると、コンピュータシステムによ
る例えば周辺装置との通信が可能となる。
ュータ筺体50内に取り付けられた状態を示す。図１に示
すインタフェースカード71のコネクタ72は、コネクタ53
内に差し込まれている。ポートコネクタ73は、ポート63
内に取り付けられている。インタフェースカード71がこ
のように取り付けられると、コンピュータシステムによ
る例えば周辺装置との通信が可能となる。
【００１２】図３は、異なるサイズのＥＰＲＯＭをサポ
ートするように設計された、インタフェースカード内の
回路を示す。例えば、この回路は、ＨＰ ＶＥＣＴＲＡ
パーソナルコンピュータ用のインタフェースカードに用
いられる１６Ｋ×８のＥＰＲＯＭをサポートする。この
回路は、ＨＰプレシジョンアーキテクチャコンピュータ
システム用のインタフェースカードに用いられる３２Ｋ
×８のＥＰＲＯＭ又は６４Ｋ×８のＥＰＲＯＭもサポー
トする。また、図３に示す回路は、インタフェースカー
ド用に割り当てられるコンピュータシステム内のアドレ
ス空間のソフトウェア構成を考慮したものである。
ートするように設計された、インタフェースカード内の
回路を示す。例えば、この回路は、ＨＰ ＶＥＣＴＲＡ
パーソナルコンピュータ用のインタフェースカードに用
いられる１６Ｋ×８のＥＰＲＯＭをサポートする。この
回路は、ＨＰプレシジョンアーキテクチャコンピュータ
システム用のインタフェースカードに用いられる３２Ｋ
×８のＥＰＲＯＭ又は６４Ｋ×８のＥＰＲＯＭもサポー
トする。また、図３に示す回路は、インタフェースカー
ド用に割り当てられるコンピュータシステム内のアドレ
ス空間のソフトウェア構成を考慮したものである。
【００１３】図３に示す回路の中で、ＥＰＲＯＭ114
は、データ出力ライン152 上に８ビットのデータを供給
する。ＥＰＲＯＭ114 としては例えば3065 Bowers Av
e., San-ta Clara, CA 95051 を所在地とするIntel Cor
poration により販売されている部品番号２７Ｃ１２８
の１６Ｋ×８のＥＰＲＯＭを用いることができる。ある
いは、ＥＰＲＯＭ 114は、同Intel Corporation により
販売されている部品番号２７Ｃ２５６の３２Ｋ×８のＥ
ＰＲＯＭ、又は同Intel Corporation の部品番号２７Ｃ
５１２の６４Ｋ×８のＥＰＲＯＭであってもよい。
は、データ出力ライン152 上に８ビットのデータを供給
する。ＥＰＲＯＭ114 としては例えば3065 Bowers Av
e., San-ta Clara, CA 95051 を所在地とするIntel Cor
poration により販売されている部品番号２７Ｃ１２８
の１６Ｋ×８のＥＰＲＯＭを用いることができる。ある
いは、ＥＰＲＯＭ 114は、同Intel Corporation により
販売されている部品番号２７Ｃ２５６の３２Ｋ×８のＥ
ＰＲＯＭ、又は同Intel Corporation の部品番号２７Ｃ
５１２の６４Ｋ×８のＥＰＲＯＭであってもよい。
【００１４】ＥＰＲＯＭ114 は、１４のアドレス入力15
3 を有する。ＥＰＲＯＭ114 のサイズに応じて、入力15
4 及び入力155 をＥＰＲＯＭ 114内の記憶場所のアドレ
ス指定に用いることも可能である。このアドレス入力15
3 により、ＥＰＲＯＭ114 内に１６Ｋの１バイト記憶場
所をアドレス指定することが可能となる。このアドレス
入力153 は、アドレスバス151 の下位のビットにより制
御される。アドレスバス151 は、２０本のアドレスライ
ン130〜149を有し、その中のアドレスライン130 にはあ
るアドレスの最下位ビットが含まれ、アドレスライン14
9 には同アドレスの最上位ビットが含まれる。
3 を有する。ＥＰＲＯＭ114 のサイズに応じて、入力15
4 及び入力155 をＥＰＲＯＭ 114内の記憶場所のアドレ
ス指定に用いることも可能である。このアドレス入力15
3 により、ＥＰＲＯＭ114 内に１６Ｋの１バイト記憶場
所をアドレス指定することが可能となる。このアドレス
入力153 は、アドレスバス151 の下位のビットにより制
御される。アドレスバス151 は、２０本のアドレスライ
ン130〜149を有し、その中のアドレスライン130 にはあ
るアドレスの最下位ビットが含まれ、アドレスライン14
9 には同アドレスの最上位ビットが含まれる。
【００１５】ＥＰＲＯＭ114 が１６Ｋ×８のＥＰＲＯＭ
である場合、１４のアドレス入力だけで１６Ｋ×８のＥ
ＰＲＯＭ中の１６Ｋのアドレス位置を全てアドレス指定
することができる。従って、アドレスライン130 〜143
を用いてＥＰＲＯＭ114 のアドレス指定が行われる。Ｅ
ＰＲＯＭの読み出しサイクルの間、入力154 及び入力15
5 は、ＶＣＣ電源109 によりＶＣＣに保たれる。ＶＣＣ
は、一般に５ボルトである。
である場合、１４のアドレス入力だけで１６Ｋ×８のＥ
ＰＲＯＭ中の１６Ｋのアドレス位置を全てアドレス指定
することができる。従って、アドレスライン130 〜143
を用いてＥＰＲＯＭ114 のアドレス指定が行われる。Ｅ
ＰＲＯＭの読み出しサイクルの間、入力154 及び入力15
5 は、ＶＣＣ電源109 によりＶＣＣに保たれる。ＶＣＣ
は、一般に５ボルトである。
【００１６】また、３２Ｋ×８のＥＰＲＯＭを使用する
場合には、この３２Ｋ×８のＥＰＲＯＭ中の３２Ｋ全て
のアドレス位置をアドレス指定するのに１５本のアドレ
スラインが必要である。そのため、アドレスライン130
〜143 に加え、入力154 が、アドレスバス151のアドレ
スライン144 上の値を受信する。入力155は、ＥＰＲＯ
Ｍの読み出しサイクルの間、ＶＣＣに保たれる。
場合には、この３２Ｋ×８のＥＰＲＯＭ中の３２Ｋ全て
のアドレス位置をアドレス指定するのに１５本のアドレ
スラインが必要である。そのため、アドレスライン130
〜143 に加え、入力154 が、アドレスバス151のアドレ
スライン144 上の値を受信する。入力155は、ＥＰＲＯ
Ｍの読み出しサイクルの間、ＶＣＣに保たれる。
【００１７】また、６４Ｋ×８のＥＰＲＯＭを使用する
場合には、６４Ｋ×８のＥＰＲＯＭ中の６４Ｋ全てのア
ドレス位置をアドレス指定するのに１６本のアドレスラ
インが必要である。従って、アドレスライン130 〜143
に加えて、入力154 がアドレスバス151 のアドレスライ
ン144 上の値を受信し、及び入力155 がアドレスバス15
1 のアドレスライン145 上の値を受信する。
場合には、６４Ｋ×８のＥＰＲＯＭ中の６４Ｋ全てのア
ドレス位置をアドレス指定するのに１６本のアドレスラ
インが必要である。従って、アドレスライン130 〜143
に加えて、入力154 がアドレスバス151 のアドレスライ
ン144 上の値を受信し、及び入力155 がアドレスバス15
1 のアドレスライン145 上の値を受信する。
【００１８】構成レジスタ101 は、制御ライン121 〜12
7 に信号を生成する。レジスタ101の下位２ビットは、
制御ライン121 及び制御ライン122 に信号を生成する。
これらの制御ライン121 及び制御ライン122 は、アドレ
スライン144 及びアドレスライン145 の不使用時にこれ
らのアドレスラインをマスクするため、それぞれ用いら
れる。
7 に信号を生成する。レジスタ101の下位２ビットは、
制御ライン121 及び制御ライン122 に信号を生成する。
これらの制御ライン121 及び制御ライン122 は、アドレ
スライン144 及びアドレスライン145 の不使用時にこれ
らのアドレスラインをマスクするため、それぞれ用いら
れる。
【００１９】ＥＰＲＯＭ114 が１６Ｋ×８のＥＰＲＯＭ
である場合、制御ライン121 及び制御ライン122 は共に
論理値１となる。制御ライン121 が論理値１である場
合、ＮＯＴ論理ゲート104 の出力は常に論理値０とな
り、ＮＡＮＤ論理ゲート111 の出力は常に論理値１とな
る。これにより、入力154 が常に必ず論理値１となる。
ＶＣＣの全電圧を入力154 に供給するため、ＮＡＮＤ論
理ゲート111 はオープンコレクタＮＡＮＤ論理ゲートで
あり、このＮＡＮＤ論理ゲート111 の出力は、例えば
4.7キロオームの抵抗値を有する抵抗器113 によりＶＣ
Ｃ電源109 に接続される。制御ライン122 が論理値１の
場合、ＮＯＴ論理ゲート106 の出力は常に論理値０とな
り、ＮＡＮＤ論理ゲート112 の出力は常に論理値１とな
る。このため、入力155 が常に必ず論理値１となる。Ｖ
ＣＣの全電圧を入力155 に供給するため、ＮＡＮＤ論理
ゲート112 はオープンコレクタＮＡＮＤ論理ゲートであ
り、このＮＡＮＤ論理ゲート112 の出力は、例えば4.7
キロオームの抵抗値を有する抵抗器114 によってＶＣＣ
電源109 に接続される。
である場合、制御ライン121 及び制御ライン122 は共に
論理値１となる。制御ライン121 が論理値１である場
合、ＮＯＴ論理ゲート104 の出力は常に論理値０とな
り、ＮＡＮＤ論理ゲート111 の出力は常に論理値１とな
る。これにより、入力154 が常に必ず論理値１となる。
ＶＣＣの全電圧を入力154 に供給するため、ＮＡＮＤ論
理ゲート111 はオープンコレクタＮＡＮＤ論理ゲートで
あり、このＮＡＮＤ論理ゲート111 の出力は、例えば
4.7キロオームの抵抗値を有する抵抗器113 によりＶＣ
Ｃ電源109 に接続される。制御ライン122 が論理値１の
場合、ＮＯＴ論理ゲート106 の出力は常に論理値０とな
り、ＮＡＮＤ論理ゲート112 の出力は常に論理値１とな
る。このため、入力155 が常に必ず論理値１となる。Ｖ
ＣＣの全電圧を入力155 に供給するため、ＮＡＮＤ論理
ゲート112 はオープンコレクタＮＡＮＤ論理ゲートであ
り、このＮＡＮＤ論理ゲート112 の出力は、例えば4.7
キロオームの抵抗値を有する抵抗器114 によってＶＣＣ
電源109 に接続される。
【００２０】また、ＥＰＲＯＭ114 が３２Ｋ×８のＥＰ
ＲＯＭである場合には、制御ライン121 が論理値０とな
り、制御ライン122 が論理値１となるような値がレジス
タ101 にロードされる。制御ライン121 が論理値０であ
る場合、ＮＯＴ論理ゲート104 の出力は常に論理値１と
なる。従って、ＮＡＮＤ論理ゲート111 の出力はＮＯＴ
論理ゲート105 の入力と常に同じ値となる。ＮＯＴ論理
ゲート105 の入力がアドレスライン144 であるため、Ｎ
ＡＮＤ論理ゲート111 の出力は、アドレスライン144 上
の値と等しくなる。このため、入力154 は必ずアドレス
ライン144 上の論理値と同じ論理値になる。制御ライン
122 が論理値１である場合、ＮＯＴ論理ゲート106 の出
力は常に論理値０となり、ＮＡＮＤ論理ゲート112 の出
力は常に論理値１となる。これにより、入力155 が常に
全ＶＣＣ電圧レベルに保たれる。また、ＥＰＲＯＭ 114
が６４Ｋ×８のＥＰＲＯＭである場合には、制御ライン
121 及び制御ライン122 が共に論理値０となるような値
がレジスタ101 にロードされる。制御ライン121 が論理
値０である場合、ＮＯＴ論理ゲート104 の出力は常に論
理値１となる。従って、ＮＡＮＤ論理ゲート111 の出力
は、ＮＯＴ論理ゲート105 の入力と常に同じ値になる。
即ち、ＮＡＮＤ論理ゲート111 の出力はアドレスライン
144 上の値に等しい。これにより、入力154 は必ずアド
レスライン144 上の論理値と同じ値になる。制御ライン
122 が論理値０である場合、ＮＯＴ論理ゲート106 の出
力は常に論理値１となる。従って、ＮＡＮＤ論理ゲート
112の出力はＮＯＴ論理ゲート107の入力と常に同じ値に
なる。ＮＯＴ論理ゲート107の入力がアドレスライン145
であるため、ＮＡＮＤゲート112 の出力はアドレスラ
イン145 上の値に等しい。これにより、入力155 がアド
レスライン145 上の論理値と必ず同じ値になる。
ＲＯＭである場合には、制御ライン121 が論理値０とな
り、制御ライン122 が論理値１となるような値がレジス
タ101 にロードされる。制御ライン121 が論理値０であ
る場合、ＮＯＴ論理ゲート104 の出力は常に論理値１と
なる。従って、ＮＡＮＤ論理ゲート111 の出力はＮＯＴ
論理ゲート105 の入力と常に同じ値となる。ＮＯＴ論理
ゲート105 の入力がアドレスライン144 であるため、Ｎ
ＡＮＤ論理ゲート111 の出力は、アドレスライン144 上
の値と等しくなる。このため、入力154 は必ずアドレス
ライン144 上の論理値と同じ論理値になる。制御ライン
122 が論理値１である場合、ＮＯＴ論理ゲート106 の出
力は常に論理値０となり、ＮＡＮＤ論理ゲート112 の出
力は常に論理値１となる。これにより、入力155 が常に
全ＶＣＣ電圧レベルに保たれる。また、ＥＰＲＯＭ 114
が６４Ｋ×８のＥＰＲＯＭである場合には、制御ライン
121 及び制御ライン122 が共に論理値０となるような値
がレジスタ101 にロードされる。制御ライン121 が論理
値０である場合、ＮＯＴ論理ゲート104 の出力は常に論
理値１となる。従って、ＮＡＮＤ論理ゲート111 の出力
は、ＮＯＴ論理ゲート105 の入力と常に同じ値になる。
即ち、ＮＡＮＤ論理ゲート111 の出力はアドレスライン
144 上の値に等しい。これにより、入力154 は必ずアド
レスライン144 上の論理値と同じ値になる。制御ライン
122 が論理値０である場合、ＮＯＴ論理ゲート106 の出
力は常に論理値１となる。従って、ＮＡＮＤ論理ゲート
112の出力はＮＯＴ論理ゲート107の入力と常に同じ値に
なる。ＮＯＴ論理ゲート107の入力がアドレスライン145
であるため、ＮＡＮＤゲート112 の出力はアドレスラ
イン145 上の値に等しい。これにより、入力155 がアド
レスライン145 上の論理値と必ず同じ値になる。
【００２１】バッファ150 は、アドレスライン144,145
に対してバッファリングを行って、これらのアドレスラ
イン144,145 のファンアウトを調整するために用いられ
る。比較器108 は、ＥＰＲＯＭ 114に割り当てられたア
ドレス空間がアドレスバス151 上のアドレスにより指定
されている場合に、これをＥＰＲＯＭ114 に知らせるた
めに用いられる。比較器108 は入力161 を入力162 と比
較する。入力161 の各ビットが入力162 の各対応ビット
とそれぞれ等しい場合、比較器108 は出力ライン158 を
論理値０にドライブする。これにより、ＥＰＲＯＭ114
がイネーブルとなり、アドレスバス151 上のアドレスに
よってＥＰＲＯＭ114 中の記憶場所がアドレス指定され
ているということを示す。次いでＥＰＲＯＭ114 は、ア
ドレスバス151の下位ビットによってアドレス指定され
たデータをデータ出力ライン152上に出力する。入力161
のいずれかのビットが入力162 の対応するビット値と
等しくない場合には、比較器108 は出力ライン158 上に
論理値１を出力する。この出力は、アドレスバス151 上
のアドレスがＥＰＲＯＭ114 内の記憶場所を指定してい
ないということを示す。その結果、ＥＰＲＯＭ114 がデ
ィセーブルとなる。出力ライン158 が論理値１である場
合、この出力ライン158 は、ＶＣＣ電源109に接続され
た例えば 4.7キロオームの抵抗値を有する抵抗器110 に
よってＶＣＣにプルアップされる。
に対してバッファリングを行って、これらのアドレスラ
イン144,145 のファンアウトを調整するために用いられ
る。比較器108 は、ＥＰＲＯＭ 114に割り当てられたア
ドレス空間がアドレスバス151 上のアドレスにより指定
されている場合に、これをＥＰＲＯＭ114 に知らせるた
めに用いられる。比較器108 は入力161 を入力162 と比
較する。入力161 の各ビットが入力162 の各対応ビット
とそれぞれ等しい場合、比較器108 は出力ライン158 を
論理値０にドライブする。これにより、ＥＰＲＯＭ114
がイネーブルとなり、アドレスバス151 上のアドレスに
よってＥＰＲＯＭ114 中の記憶場所がアドレス指定され
ているということを示す。次いでＥＰＲＯＭ114 は、ア
ドレスバス151の下位ビットによってアドレス指定され
たデータをデータ出力ライン152上に出力する。入力161
のいずれかのビットが入力162 の対応するビット値と
等しくない場合には、比較器108 は出力ライン158 上に
論理値１を出力する。この出力は、アドレスバス151 上
のアドレスがＥＰＲＯＭ114 内の記憶場所を指定してい
ないということを示す。その結果、ＥＰＲＯＭ114 がデ
ィセーブルとなる。出力ライン158 が論理値１である場
合、この出力ライン158 は、ＶＣＣ電源109に接続され
た例えば 4.7キロオームの抵抗値を有する抵抗器110 に
よってＶＣＣにプルアップされる。
【００２２】この実施例において、比較器108 の入力16
2 は次のように用いられる。入力182 は使用されないの
でＶＣＣ電源109 に接続される。制御ライン123 はイネ
ーブル／ディセーブルビットとして用いられる。インタ
フェースカードが通常の動作モードにある場合、制御ラ
イン123 は論理値１となる。例えば、コンフィギュレー
ションの間等、インタフェースカードをディセーブルに
したい場合は、制御ライン123 に対応するレジスタ101
内の位置に論理値０が設定される。そして、４ビットの
構成アドレスがレジスタ101 内に設定される。これらの
４ビットの構成アドレスは、制御ライン124,125,126,12
7 上に現れる。ＥＰＲＯＭ114 が３２Ｋ×８のＥＰＲＯ
Ｍである場合、制御ライン124 上の値は常に論理値０と
なる。ＥＰＲＯＭ114 が６４Ｋ×８のＥＰＲＯＭである
場合には、レジスタ101 が制御ライン124 及び制御ライ
ン125 を両方共論理値０にする。図３に示す好適な実施
例において、アドレスバス151 は、１メガのメモリのア
ドレス指定を可能とする２０のアドレスビットを包含す
る。図３に示すように、アドレスバス151 の上位アドレ
スライン148,149 に対応する入力162 の上位入力188,18
9 はＶＣＣ電源109に接続されている。これにより、Ｅ
ＰＲＯＭ114 内の記憶場所のアドレスの構成が、１メガ
のアドレス指定可能メモリの上位４分の１の記憶場所に
限定される。この好適な実施例において、比較器108 の
入力161 は次のように用いられる。入力172 は使用され
ないのでＶＣＣ電源109 に接続される。入力173 は、イ
ネーブル／ディセーブル制御ライン123 と比較される必
要があるため、ＶＣＣ109 に接続されている。ＡＮＤ論
理ゲート102 及びＡＮＤ論理ゲート103 は、次の２ビッ
トを生成する。ＡＮＤ論理ゲート102 は、アドレスバス
151 のアドレスライン144 上及びレジスタ101 からの制
御ライン121 上の信号に対してＡＮＤ論理機能を実行す
る。ＡＮＤ論理ゲート103 は、アドレスバス151 のアド
レスライン145上及びレジスタ101 からの制御ライン122
上の信号に対してＡＮＤ論理機能を実行する。
2 は次のように用いられる。入力182 は使用されないの
でＶＣＣ電源109 に接続される。制御ライン123 はイネ
ーブル／ディセーブルビットとして用いられる。インタ
フェースカードが通常の動作モードにある場合、制御ラ
イン123 は論理値１となる。例えば、コンフィギュレー
ションの間等、インタフェースカードをディセーブルに
したい場合は、制御ライン123 に対応するレジスタ101
内の位置に論理値０が設定される。そして、４ビットの
構成アドレスがレジスタ101 内に設定される。これらの
４ビットの構成アドレスは、制御ライン124,125,126,12
7 上に現れる。ＥＰＲＯＭ114 が３２Ｋ×８のＥＰＲＯ
Ｍである場合、制御ライン124 上の値は常に論理値０と
なる。ＥＰＲＯＭ114 が６４Ｋ×８のＥＰＲＯＭである
場合には、レジスタ101 が制御ライン124 及び制御ライ
ン125 を両方共論理値０にする。図３に示す好適な実施
例において、アドレスバス151 は、１メガのメモリのア
ドレス指定を可能とする２０のアドレスビットを包含す
る。図３に示すように、アドレスバス151 の上位アドレ
スライン148,149 に対応する入力162 の上位入力188,18
9 はＶＣＣ電源109に接続されている。これにより、Ｅ
ＰＲＯＭ114 内の記憶場所のアドレスの構成が、１メガ
のアドレス指定可能メモリの上位４分の１の記憶場所に
限定される。この好適な実施例において、比較器108 の
入力161 は次のように用いられる。入力172 は使用され
ないのでＶＣＣ電源109 に接続される。入力173 は、イ
ネーブル／ディセーブル制御ライン123 と比較される必
要があるため、ＶＣＣ109 に接続されている。ＡＮＤ論
理ゲート102 及びＡＮＤ論理ゲート103 は、次の２ビッ
トを生成する。ＡＮＤ論理ゲート102 は、アドレスバス
151 のアドレスライン144 上及びレジスタ101 からの制
御ライン121 上の信号に対してＡＮＤ論理機能を実行す
る。ＡＮＤ論理ゲート103 は、アドレスバス151 のアド
レスライン145上及びレジスタ101 からの制御ライン122
上の信号に対してＡＮＤ論理機能を実行する。
【００２３】ＥＰＲＯＭ114 が１６Ｋ×８のＥＰＲＯＭ
である場合、制御ライン121 上の値及び制御ライン122
上の値は共に論理値１である。これにより、比較器108
が、アドレス比較を行うためにアドレスライン144 及び
アドレスライン145 を用いることができる。ＥＰＲＯＭ
114 が３２Ｋ×８のＥＰＲＯＭである場合、制御ライン
121 上の値は論理値０となり、制御ライン122 上の値は
論理値１となる。このため、比較器108 はアドレス比較
のためにアドレスライン145 を用いることができる。こ
の場合、アドレスライン144 はアドレス比較に使用され
ない。また、ＥＰＲＯＭ114 が６４Ｋ×８のＥＰＲＯＭ
である場合、制御ライン121 上の値及び制御ライン122
上の値は共に論理値０となる。この場合、比較器108
は、アドレスライン144 及びアドレスライン145 のどち
らもアドレス比較には使用しない。入力161 の残りのビ
ットは、図示のように、アドレスバス151 のアドレスラ
イン146,147,148,149 に接続されている。
である場合、制御ライン121 上の値及び制御ライン122
上の値は共に論理値１である。これにより、比較器108
が、アドレス比較を行うためにアドレスライン144 及び
アドレスライン145 を用いることができる。ＥＰＲＯＭ
114 が３２Ｋ×８のＥＰＲＯＭである場合、制御ライン
121 上の値は論理値０となり、制御ライン122 上の値は
論理値１となる。このため、比較器108 はアドレス比較
のためにアドレスライン145 を用いることができる。こ
の場合、アドレスライン144 はアドレス比較に使用され
ない。また、ＥＰＲＯＭ114 が６４Ｋ×８のＥＰＲＯＭ
である場合、制御ライン121 上の値及び制御ライン122
上の値は共に論理値０となる。この場合、比較器108
は、アドレスライン144 及びアドレスライン145 のどち
らもアドレス比較には使用しない。入力161 の残りのビ
ットは、図示のように、アドレスバス151 のアドレスラ
イン146,147,148,149 に接続されている。
【００２４】コンフィギュレーション時、コンピュータ
システムは、制御ライン121〜127についての適切な値を
含む値をレジスタ101 に書込む。ライン128 は、ＥＰＲ
ＯＭ114 のイネーブル入力へ接続され、メモリリードの
イネーブル用として用いられる。ライン128 上の信号は
Ｉ／Ｏバスにより供給される。
システムは、制御ライン121〜127についての適切な値を
含む値をレジスタ101 に書込む。ライン128 は、ＥＰＲ
ＯＭ114 のイネーブル入力へ接続され、メモリリードの
イネーブル用として用いられる。ライン128 上の信号は
Ｉ／Ｏバスにより供給される。
【００２５】
【発明の効果】本発明は上述のように構成したので、サ
ポートされるメモリサイズが異なる場合であってもユー
ザによる手作業等を介することなくその異なるメモリサ
イズをサポートするインタフェースカードを動的に構成
し、インタフェースカード内のメモリの構成を容易化す
ることが出来る。
ポートされるメモリサイズが異なる場合であってもユー
ザによる手作業等を介することなくその異なるメモリサ
イズをサポートするインタフェースカードを動的に構成
し、インタフェースカード内のメモリの構成を容易化す
ることが出来る。
【図１】コンピュータシステム内のスロット、及びその
スロットに差し込まれるインタフェースカードを示す斜
視図である。
スロットに差し込まれるインタフェースカードを示す斜
視図である。
【図２】コンピュータシステム内のスロットに差し込ま
れた状態におけるインタフェースカードを示す斜視図で
ある。
れた状態におけるインタフェースカードを示す斜視図で
ある。
【図３】本発明の好適な実施例によるインタフェースカ
ード内のＥＰＲＯＭのフレキシブル構成及びそのメモリ
マッピングを提供するために用いられる回路を示す概略
図である。
ード内のＥＰＲＯＭのフレキシブル構成及びそのメモリ
マッピングを提供するために用いられる回路を示す概略
図である。
71 インタフェースカード 101 構成レジスタ 102,103 ＡＮＤ論理ゲート 108 比較器 114 ＥＰＲＯＭ 121 〜127 制御ライン 151 アドレスバス 158 出力ライン
Claims (1)
- 【請求項１】コンピュータシステム用のインタフェース
カードにおいて前記コンピュータシステム内の前記イン
タフェースカード内のメモリのメモリサイズ構成及びメ
モリアドレス空間構成を含む構成を容易化する回路であ
って、この回路が、 前記コンピュータシステムからの構成情報を格納するレ
ジスタ手段と、 このレジスタ手段に接続されると共にそのレジスタ手段
からの情報を前記インタフェースカード上の記憶場所に
分配する制御ラインと、 アドレスラインの第１セット上のアドレスビットを制御
ラインの第１セット上の制御ビットと比較し、前記コン
ピュータシステムからの前記アドレスライン上のアドレ
スが前記メモリ内の記憶場所をアドレス指定しているか
否かを示す出力を生成する、前記メモリに接続された比
較手段と、 前記アドレスラインの第１セットのサブセットと前記比
較手段との間に接続されると共に、前記制御ラインの第
２セット上の少なくとも１つの制御ビットに応じて、前
記アドレスラインの第１セットのサブセット上のアドレ
スビットを前記比較手段からマスクするマスク手段とよ
りなることを特徴とする、動的に構成可能なメモリサイ
ズ可変インタフェースカード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US661584 | 1991-02-26 | ||
| US07/661,584 US5448710A (en) | 1991-02-26 | 1991-02-26 | Dynamically configurable interface cards with variable memory size |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131257A true JPH06131257A (ja) | 1994-05-13 |
Family
ID=24654221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039259A Pending JPH06131257A (ja) | 1991-02-26 | 1992-02-26 | 動的に構成可能なメモリサイズ可変インタフェースカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5448710A (ja) |
| EP (1) | EP0501619A3 (ja) |
| JP (1) | JPH06131257A (ja) |
| KR (1) | KR100235384B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW390446U (en) * | 1992-10-01 | 2000-05-11 | Hudson Soft Co Ltd | Information processing system |
| AU5552294A (en) * | 1992-11-12 | 1994-06-08 | New Media Corporation | Reconfigureable interface between a computer and peripheral devices |
| US5996027A (en) * | 1992-12-18 | 1999-11-30 | Intel Corporation | Transmitting specific command during initial configuration step for configuring disk drive controller |
| JP3375669B2 (ja) * | 1993-03-23 | 2003-02-10 | 富士通株式会社 | Ｉ／ｏメモリカードのアクセス方法およびその運用方法 |
| US5572683A (en) * | 1994-06-15 | 1996-11-05 | Intel Corporation | Firmware selectable address location and size for cis byte and ability to choose between common memory mode and audio mode by using two external pins |
| US5802558A (en) * | 1994-09-30 | 1998-09-01 | Intel Corporation | Method and apparatus for upgrading reprogrammable memory contents in a PCMCIA card |
| US5642481A (en) * | 1995-03-29 | 1997-06-24 | Microsoft Corporation | Method and system for validating a memory window in system address space |
| US5915265A (en) * | 1995-12-22 | 1999-06-22 | Intel Corporation | Method and apparatus for dynamically allocating and resizing the dedicated memory in a shared memory buffer architecture system |
| US6253302B1 (en) * | 1996-08-29 | 2001-06-26 | Intel Corporation | Method and apparatus for supporting multiple overlapping address spaces on a shared bus |
| EP0837474B1 (en) * | 1996-10-17 | 2005-02-02 | STMicroelectronics S.r.l. | Method for optimising a memory cell matrix for a semiconductor integrated microcontroller |
| US7007130B1 (en) | 1998-02-13 | 2006-02-28 | Intel Corporation | Memory system including a memory module having a memory module controller interfacing between a system memory controller and memory devices of the memory module |
| EP1036362B1 (en) | 1997-12-05 | 2006-11-15 | Intel Corporation | Memory system including a memory module having a memory module controller |
| US6970968B1 (en) | 1998-02-13 | 2005-11-29 | Intel Corporation | Memory module controller for providing an interface between a system memory controller and a plurality of memory devices on a memory module |
| US6968419B1 (en) | 1998-02-13 | 2005-11-22 | Intel Corporation | Memory module having a memory module controller controlling memory transactions for a plurality of memory devices |
| US7024518B2 (en) * | 1998-02-13 | 2006-04-04 | Intel Corporation | Dual-port buffer-to-memory interface |
| JP4478922B2 (ja) * | 2003-08-29 | 2010-06-09 | 旭有機材工業株式会社 | 作動流体用継手の受口およびその受口を有する弁 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4513371A (en) * | 1982-07-29 | 1985-04-23 | Ncr Corporation | Computer interface apparatus using split-cycle lookahead addressing for faster access to paged memory |
| IT1153611B (it) * | 1982-11-04 | 1987-01-14 | Honeywell Inf Systems | Procedimento di mappatura della memoria in sistema di elaborazione dati |
| US4727474A (en) * | 1983-02-18 | 1988-02-23 | Loral Corporation | Staging memory for massively parallel processor |
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| JPS62190999U (ja) * | 1986-05-23 | 1987-12-04 | ||
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1991
- 1991-02-26 US US07/661,584 patent/US5448710A/en not_active Expired - Lifetime
-
1992
- 1992-02-04 EP EP19920300949 patent/EP0501619A3/en not_active Withdrawn
- 1992-02-25 KR KR1019920002884A patent/KR100235384B1/ko not_active IP Right Cessation
- 1992-02-26 JP JP4039259A patent/JPH06131257A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5448710A (en) | 1995-09-05 |
| EP0501619A3 (en) | 1993-01-13 |
| KR100235384B1 (ko) | 1999-12-15 |
| EP0501619A2 (en) | 1992-09-02 |
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