KR100542339B1

KR100542339B1 - 메모리 확장장치

Info

Publication number: KR100542339B1
Application number: KR1020000007991A
Authority: KR
Inventors: 서희윤
Original assignee: 삼성전자주식회사
Priority date: 2000-02-19
Filing date: 2000-02-19
Publication date: 2006-01-10
Also published as: KR20010081827A

Abstract

본 발명은 메모리를 사용하는 컴퓨터 및 전기/전자시스템에 있어서, 부품의 위치 변경과 확장하려는 메모리의 교체만으로도 용이하게 메모리를 확장할 수 있도록 한 메모리 확장장치에 관한 것이다.

본 발명의 특징은, 컨트롤러로부터 출력된 리셋신호가 제1 접속수단을 통하여 한 쌍의 제1 메모리의 상위 어드레스신호 입력단자 또는 한 쌍의 제2 메모리의 칩 셀렉트신호 입력단자 중 어느 하나에 공급되도록 접속되고; 컨트롤러로부터 출력된 상위 어드레스 제어신호가 제2 접속수단을 통하여 한 쌍의 제1 메모리의 상위 어드레스 제어신호 입력단자 또는 한 쌍의 제2 메모리의 칩 셀렉트신호 입력단자 중 어느 하나에 공급되도록 접속되며; 컨트롤러로부터 출력된 하위 어드레스 제어신호가 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나의 어드레스단자에 접속되고; 컨트롤러로부터 출력된 상위 어드레스 제어신호는 한 쌍의 제2 메모리에서의 비접속단자 또는 한 쌍의 제1 메모리에서의 상위 어드레스 제어신호 입력단자 중 어느 하나에 접속되며; 하위 어드레스를 컨트롤하도록 컨트롤러에서 출력된 제1 어드레스 제어신호와 상위 어드레스를 컨트롤하도록 컨트롤러에서 출력된 제2 어드레스 제어신호의 논리 연산결과가 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나의 칩 셀렉트신호 입력단자에 공급되도록 접속되어, 한 쌍의 제1 메모리 중 어느 하나 또는 한 쌍의 제2 메모리 중 어느 하나의 메모리를 선택하는 선택신호로 작용하고; 컨트롤러로부터 출력된 하위 데이터 기록신호는 하위 데이터를 메모리에 기록하도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되며; 컨트롤러로부터 출력된 상위 데이터 기록신호는 상위 데이터를 메모리에 기록하도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되고; 컨트롤러로부터 출력된 하위 데이터 리드신호는 메모리에서 하위 데이터를 읽도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되며; 컨트롤러로부터 출력된 상위 데이터 리드신호는 메모리에서 상위 데이터를 읽도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되고; 한 쌍의 제1 메모리를 실장할 때, 제2 접속수단만을 실장하고; 한 쌍의 제2 메모리를 실장할 때, 제1 접속수단만을 실장하도록 한 점에 있다.

본 발명은 128[Kbyte] 메모리로부터 512[Kbyte] 메모리를 확장하고자 하는 경우, 혹은 그 반대의 경우에는 제1 및 제2 저항접속단자에 실장된 저항의 실장위치를 변경하고 변경하고자 하는 메모리를 해당 위치에 실장함으로써, 해당 메모리를 사용할 수 있으므로, 별도의 설계변경이 필요치 않아 편리한 이점이 있다.

메모리, 확장, 저항접속단자, 메모리 교체, 저항 위치변경

Description

메모리 확장장치{APPARATUS FOR EXPANDING A MEMORY}

도 1은 종래의 128[Kbyte] 메모리를 2개 사용한 장치의 구성도이고,

도 2는 종래의 512[Kbyte] 메모리를 2개 사용한 장치의 구성도이며,

도 3은 본 발명에 의한 메모리 확장장치의 구성도이다.

＜도면의 주요부분에 대한 부호의 설명＞

100a, 100b: 128[Kbyte] 메모리

200a, 200b: 512[Kbyte] 메모리

101: 제1 저항접속단자 201: 제2 저항접속단자

본 발명은 메모리 확장장치에 관한 것으로서, 보다 상세하게는 메모리를 사용하는 컴퓨터 및 전기/전자시스템에 있어서, 부품의 위치 변경과 확장하려는 메모리의 교체만으로도 용이하게 메모리를 확장할 수 있도록 한 메모리 확장장치에 관 한 것이다.

종래에는 8비트의 메모리에 16비트의 데이터버스에 데이터를 실어 전송하는 작업(Word Operation)을 수행하고자 할 때, 일정한 용량을 갖는 2개의 메모리를 병렬 접속하여 사용하였다. 그리고, 각각의 상이한 용량을 갖는 메모리에 대하여 서로 상이한 회로를 적용하여 메모리를 구동시켰다.

즉, 128[Kbyte] 메모리를 2개 사용하는 경우, 도 1에 도시된 바와 같이, A1~A17은 어드레스 입력이고, CS2는 하이 액티브(High-Active)로 동작하는 칩 셀렉트(Chip Select)신호이며, 이때 도 1에서는 /RESET신호가 인가된다. CS1은 로우 액티브(Low-Active)로 동작하는 칩 셀렉트신호이고, 이때 도 1에서는 /RAMEN1신호가 인가된다. /W_LDS신호는 하위 데이터(D0~D7)를 메모리(예를 들면, SRAM)에 기록하는 신호이고, /W_UDS신호는 상위 데이터(D8~D15)를 메모리에 기록하는 신호이며, /R-LDS신호는 메모리의 데이터를 읽어 하위 데이터 버스로 전송하는 신호이고, /R-UDS신호는 메모리의 데이터를 읽어 상위 데이터 버스로 전송하는 신호이다.

여기서, /RAMEN1신호는 시스템의 메모리 맵에서 메모리에 할당된 주소를 컨트롤할 때 발생하는 신호로서, 적용중인 시스템의 메모리 맵에선 512[Kbyte]의 영역(A00000H~A7FFFFH)을 억세스할 때 /RAMEN1신호가 로우 액티브되고, 128[Kbyte]의 메모리를 2개 사용하여 동작되도록 하였다. 결국, 할당된 512[Kbyte]의 영역 중 256[Kbyte]의 메모리를 사용하게 된다.

다음으로, 512[Kbyte] 메모리를 2개 사용하는 경우, 도 2에 도시된 바와 같이, A1~A19는 어드레스 입력이고, CS2는 로우 액티브(Low-Active)로 동작하는 칩 셀렉트(Chip Select)신호이며, 이때 도 2에서는 /RAMEN1신호와 RAMEN2신호의 논리곱 연산한 신호가 인가된다. /W_LDS신호는 하위 데이터(D0~D7)를 메모리(예를 들면, SRAM)에 기록하는 신호이고, /W_UDS신호는 상위 데이터(D8~D15)를 메모리에 기록하는 신호이며, /R-LDS신호는 메모리의 데이터를 읽어 하위 데이터 버스로 전송하는 신호이고, /R-UDS신호는 메모리의 데이터를 읽어 상위 데이터 버스로 전송하는 신호이다.

여기서, /RAMEN1 및 RAMEN2신호는 시스템의 메모리 맵에서 메모리에 할당된 주소를 컨트롤할 때 발생하는 신호로서, 적용중인 시스템의 메모리 맵에선 512[Kbyte]의 영역(A00000H~A7FFFFH)을 억세스할 때 /RAMEN1신호가 로우 액티브되고, 다음 512[Kbyte]영역(A80000H~AFFFFFH)을 억세스할 때 /RAMEN2신호가 로우 액티브된다.

그런데, 이와 같은 종래의 메모리를 사용하는 장치에 의하면 다음과 같은 문제점(들)이 발생한다.

즉, 128[Kbyte] 메모리를 2개 사용하는 경우와 512[Kbyte] 메모리를 2개 사용하는 경우에는 각각의 회로가 서로 상이하게 구성된다. 즉, 메모리의 각 포트는 메모리의 용량에 따라 서로 상이하게 할당되므로, 이에 따라 메모리의 각 포트에 입력되는 신호가 상이하게 된다. 결국, 128[Kbyte] 메모리를 사용하는 장치를 512[Kbyte] 메모리로 확장하고자 하는 경우에는 그 주변회로를 변경하여야 한다는 불편함이 발생한다.

따라서, 본 발명은 이와 같은 문제점(들)을 해결하기 위한 것으로서, 본 발명의 목적은 주변부품의 장착위치를 변경함과 동시에 확장하고자 하는 메모리를 교체 설치함으로써, 간단한 작업만으로 메모리를 용이하게 확장할 수 있는 메모리 확장장치를 제공함에 있다.

이와 같은 목적(들)을 달성하기 위한 본 발명의 특징은, 컨트롤러로부터 출력된 리셋신호가 제1 접속수단을 통하여 한 쌍의 제1 메모리의 상위 어드레스신호 입력단자 또는 한 쌍의 제2 메모리의 칩 셀렉트신호 입력단자 중 어느 하나에 공급되도록 접속되고; 컨트롤러로부터 출력된 상위 어드레스 제어신호가 제2 접속수단을 통하여 한 쌍의 제1 메모리의 상위 어드레스 제어신호 입력단자 또는 한 쌍의 제2 메모리의 칩 셀렉트신호 입력단자 중 어느 하나에 공급되도록 접속되며; 컨트롤러로부터 출력된 하위 어드레스 제어신호가 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나의 어드레스단자에 접속되고; 컨트롤러로부터 출력된 상위 어드레스 제어신호는 한 쌍의 제2 메모리에서의 비접속단자 또는 한 쌍의 제1 메모리에서의 상위 어드레스 제어신호 입력단자 중 어느 하나에 접속되며; 하위 어드레 스를 컨트롤하도록 컨트롤러에서 출력된 제1 어드레스 제어신호와 상위 어드레스를 컨트롤하도록 컨트롤러에서 출력된 제2 어드레스 제어신호의 논리 연산결과가 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나의 칩 셀렉트신호 입력단자에 공급되도록 접속되어, 한 쌍의 제1 메모리 중 어느 하나 또는 한 쌍의 제2 메모리 중 어느 하나의 메모리를 선택하는 선택신호로 작용하고; 컨트롤러로부터 출력된 하위 데이터 기록신호는 하위 데이터를 메모리에 기록하도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되며; 컨트롤러로부터 출력된 상위 데이터 기록신호는 상위 데이터를 메모리에 기록하도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되고; 컨트롤러로부터 출력된 하위 데이터 리드신호는 메모리에서 하위 데이터를 읽도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되며; 컨트롤러로부터 출력된 상위 데이터 리드신호는 메모리에서 상위 데이터를 읽도록 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되고; 한 쌍의 제1 메모리를 실장할 때, 제2 접속수단만을 실장하고; 한 쌍의 제2 메모리를 실장할 때, 제1 접속수단만을 실장하도록 한 점에 있다.

여기서, 제1 메모리는 512[Kbyte] 메모리이고, 제2 메모리는 218[Kbyte] 메모리이다.

또한, 제1 접속수단과 제2 접속수단은 통전소자인 것이 바람직하며, 이때, 통전소자는 저항인 것이 바람직하다.

그리고, 한 쌍의 제1 메모리 또는 한 쌍의 제2 메모리 중 어느 하나의 칩 셀 렉트신호 입력단자에 공급되는 메모리 선택신호는, 로우 액티브상태에서 메모리를 선택하는 제1 어드레스 제어신호와 로우 액티브상태에서 메모리를 선택하는 제2 어드레스 제어신호를 논리곱 연산하여 출력하도록 하는 것이 바람직하다.

또한, 리셋신호는, 파워-온 리셋 상태와 워치 독 회로에 의한 리셋 상태를 포함하는 하드웨어적인 리셋 상태에서 액티브되도록 한 것이 바람직하다.

이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 구체적인 회로의 구성소자 등과 같은 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 3에는 본 발명에 의한 메모리 확장장치의 구성도가 도시되어 있다.

도 3을 참조하여 본 발명의 구성을 설명하면, 컨트롤러(도시되지 않았음)로부터 출력된 리셋신호(/RESET)는 제1 저항접속단자(101)를 통하여 512[Kbyte] 메모 리(200a, 200b)에서의 상위 어드레스 제어신호 입력단자(A17) 혹은 128[Kbyte] 메모리(100a, 100b)에서의 칩 셀렉트신호 입력단자(CS2)에 공급되고, 컨트롤러에서 출력된 상위 어드레스 제어신호(A18)는 제2 저항접속단자(201)를 통하여 앞서 언급한 바와 같이 512[Kbyte] 메모리(200a, 200b)에서의 상위 어드레스 제어신호 입력단자(A17) 혹은 128[Kbyte] 메모리(100a, 100b)에서의 칩 셀렉트신호 입력단자(CS2)에 공급되도록 제1 저항접속단자(101)와 공통 접속되어 있다. 또한, 메모리는 128[Kbyte]와 512[Kbyte]가 선택적으로 실장될 수 있다.

컨트롤러에서 출력된 하위 어드레스 제어신호(A1~A17)는 메모리(200a, 200b, 100a, 100b)의 어드레스단자(Add)에 접속되고, 컨트롤러에서 출력된 상위 어드레스 제어신호(A19)는 128[Kbyte] 메모리(100a, 100b)에서의 비접속단자(NC) 혹은 512[Kbyte] 메모리(200a, 200b)에서의 상위 어드레스 제어신호 입력단자(A18)에 접속된다.

또한, D0~D7은 하위 데이터 버스이고, D8~D15는 상위 데이터 버스이다.

컨트롤러에서 출력된 어드레스 제어신호(/RAMEN1)는 A00000H~A7FFFFH의 어드레스를 컨트롤할 때 발생되는 신호이고, 컨트롤러에서 출력된 어드레스 제어신호(/RAMEN2)는 A80000H~AFFFFFH의 어드레스를 컨트롤할 때 발생되는 신호이다. 이때, 어드레스 제어신호(/RAMEN1, /RAMEN2)의 논리곱 연산결과가 128[Kbyte] 메모리(100a, 100b)에서의 칩 셀렉트신호 입력단자(/CS1) 혹은 512[Kbyte] 메모리(200a, 200b)에서의 칩 셀렉트신호 입력단자(/CS)에 공급된다.

컨트롤러에서 출력된 하위 데이터 기록신호(/W_LDS)는 하위 데이터를 메모리(200a, 200b, 100a, 100b)에 기록하기 위한 신호이고, 컨트롤러에서 출력된 상위 데이터 기록신호(/W_UDS)는 상위 데이터를 메모리(200a, 200b, 100a, 100b)에 기록하기 위한 신호이다. 또한, 컨트롤러에서 출력된 하위 데이터 리드신호(/R_LDS)는 메모리(200a, 200b, 100a, 100b)에서 하위 데이터를 읽는 신호이고, 컨트롤러에서 출력된 상위 데이터 리드신호(/R_UDS)는 메모리(200a, 200b, 100a, 100b)에서 상위 데이터를 읽는 신호이다. 리셋신호(/RESET)는 하드웨어적인 리셋 상태(예를 들면, 파워-온 리셋, 워치 독 회로(Watch-dog Circuit)에 의한 리셋)에 액티브된다.

이와 같은 구성을 갖는 본 발명의 동작에 대하여 설명하면 다음과 같다.

우선, 128[Kbyte] 메모리(100a, 100b)를 실장하는 경우, 제1 저항접속단자(101)에 저항을 실장하고, 제2 저항접속단자(201)에는 저항을 실장하지 않는다. 따라서, 리셋신호(/RESET)는 128[Kbyte] 메모리(100a, 100b)의 칩 셀렉트신호 입력단자(CS2)에 공급된다. 이때, 128[Kbyte] 메모리(100a, 100b)의 비접속단자는 사용하지 않는 단자이므로, 상위 어드레스 제어신호(A19)가 인가되더라도 128[Kbyte] 메모리(100a, 100b)에는 영향을 미치지 않는다. 또한, 어드레스 제어신호(/RAMEN2)는 항상 논리 "하이"상태를 유지하기 때문에, 어드레스 제어신호(/RAMEN1)에 의해 메모리(200a, 200b, 100a, 100b)가 선택된다 따라서, 128[Kbyte] 메모리(100a, 100b)를 사용할 수 있다.

다음으로, 512[Kbyte]의 메모리(200a, 200b)를 실장하는 경우, 제2 저항접속단자(201)에 저항을 실장하고, 제1 저항접속단자(101)에는 저항을 실장하지 않는다. 따라서, 리셋신호(RESET/)는 512[Kbyte] 메모리(200a, 200b)의 상위 어드레스 제어신호 입력단자(A17)에 공급된다. 이때, 512[Kbyte] 메모리(200a, 200b)의 상위 어드레스 제어신호 입력단자(A18)에는 상위 어드레스 제어신호(A19)가 입력된다. 이로 인하여 4배의 용량 증가효과를 얻을 수 있다. 또한, 어드레스 제어신호(/RAMEN1, /RAMEN2)에 의해 메모리(200a, 200b, 100a, 100b)가 선택되어 할당된 1[Mbyte]의 영역을 사용할 수 있다.

결과적으로, 128[Kbyte] 메모리(100a, 100b)로부터 512[Kbyte] 메모리(200a, 200b)를 확장하고자 하는 경우, 혹은 그 반대의 경우에는 제1 및 제2 저항접속단자(101, 201)에 실장된 저항의 실장위치를 변경함으로써, 해당 메모리(200a, 200b, 100a, 100b)를 사용할 수 있으므로, 별도의 설계변경이 필요치 않다.

이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예(들)에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

결국, 본 발명에 의한 메모리 확장장치에 따르면 다음과 같은 이점(들)이 발생한다.

즉, 128[Kbyte] 메모리로부터 512[Kbyte] 메모리를 확장하고자 하는 경우, 혹은 그 반대의 경우에는 제1 및 제2 저항접속단자에 실장된 저항의 실장위치를 변경하고 변경하고자 하는 메모리를 해당 위치에 실장함으로써, 해당 메모리를 사용할 수 있으므로, 별도의 설계변경이 필요치 않아 편리하다.

Claims

컨트롤러로부터 출력된 리셋신호가 제1 접속수단을 통하여 한 쌍의 제1 메모리의 상위 어드레스신호 입력단자 또는 한 쌍의 제2 메모리의 칩 셀렉트신호 입력단자 중 어느 하나에 공급되도록 접속되고;

상기 컨트롤러로부터 출력된 상위 어드레스 제어신호가 제2 접속수단을 통하여 상기 한 쌍의 제1 메모리의 상위 어드레스 제어신호 입력단자 또는 상기 한 쌍의 제2 메모리의 칩 셀렉트신호 입력단자 중 어느 하나에 공급되도록 접속되며;

상기 컨트롤러로부터 출력된 하위 어드레스 제어신호가 상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나의 어드레스단자에 접속되고;

상기 컨트롤러로부터 출력된 상위 어드레스 제어신호는 상기 한 쌍의 제2 메모리에서의 비접속단자 또는 상기 한 쌍의 제1 메모리에서의 상위 어드레스 제어신호 입력단자 중 어느 하나에 접속되며;

하위 어드레스를 컨트롤하도록 상기 컨트롤러에서 출력된 제1 어드레스 제어신호와 상위 어드레스를 컨트롤하도록 상기 컨트롤러에서 출력된 제2 어드레스 제어신호의 논리 연산결과가 상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나의 칩 셀렉트신호 입력단자에 공급되도록 접속되어, 상기 한 쌍의 제1 메모리 중 어느 하나 또는 상기 한 쌍의 제2 메모리 중 어느 하나의 메모리를 선택하는 선택신호로 작용하고;

상기 컨트롤러로부터 출력된 하위 데이터 기록신호는 하위 데이터를 메모리 에 기록하도록 상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되며;

상기 컨트롤러로부터 출력된 상위 데이터 기록신호는 상위 데이터를 메모리에 기록하도록 상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되고;

상기 컨트롤러로부터 출력된 하위 데이터 리드신호는 메모리에서 하위 데이터를 읽도록 상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되며;

상기 컨트롤러로부터 출력된 상위 데이터 리드신호는 메모리에서 상위 데이터를 읽도록 상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나에 공급되도록 접속되고;

상기 한 쌍의 제1 메모리를 실장할 때, 상기 제2 접속수단만을 실장하고;

상기 한 쌍의 제2 메모리를 실장할 때, 상기 제1 접속수단만을 실장하도록 한 것을 특징으로 하는 메모리 확장장치.
제 1 항에 있어서,

상기 제1 메모리는 512[Kbyte] 메모리이고, 상기 제2 메모리는 218[Kbyte] 메모리인 것을 특징으로 하는 메모리 확장장치.
제 1 항에 있어서,

상기 제1 접속수단과 상기 제2 접속수단은 통전소자인 것을 특징으로 하는 메모리 확장장치.
제 3 항에 있어서, 상기 통전소자는,

저항인 것을 특징으로 하는 메모리 확장장치.
제 1 항에 있어서,

상기 한 쌍의 제1 메모리 또는 상기 한 쌍의 제2 메모리 중 어느 하나의 칩 셀렉트신호 입력단자에 공급되는 메모리 선택신호는,

로우 액티브상태에서 상기 메모리를 선택하는 상기 제1 어드레스 제어신호와 로우 액티브상태에서 상기 메모리를 선택하는 상기 제2 어드레스 제어신호를 논리곱 연산하여 출력하도록 한 것을 특징으로 하는 메모리 확장장치.
제 1 항에 있어서, 상기 리셋신호는,

파워-온 리셋 상태와 워치 독 회로에 의한 리셋 상태를 포함하는 하드웨어적 인 리셋 상태에서 액티브되도록 한 것을 특징으로 하는 메모리 확장장치.