KR100235384B1 - 접속카드의 용이한 메모리 구성을 위한 회로 및 방법 - Google Patents

접속카드의 용이한 메모리 구성을 위한 회로 및 방법 Download PDF

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스티븐 리우 크리스토퍼
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디. 크레이그 노룬드
휴렛트-팩카드 캄파니
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Abstract

본 발명의 회로는 접속카드 (71)내의 메모리(114)의 구성을 용이하게 한다. 이러한 구성은 상기 메모리의 크기 및 상기 메모리 어드레스 공간을 구성하는 것을 포함한다. 레지스터는 컴퓨터 시스템으로부터의 구성 정보를 포함한다. 제어 라인(121-127)은 레지스터에 접속되고, 레지스터로부터의 정보를 접속카드(71)상의 위치에 제공한다. 비교기(108)는 컴퓨터 시스템으로부터 어드레스 라인상의 어드레스가 메모리(114)내의 메모리 위치를 어드레스싱하는지의 여부를 나타내는 출력을 발생한다. 비교기(108)는 어드레스 라인(144-147)의 제1세트상의 어드레스와 제어 라인(121-127)의 제1세트(124-127)상의 제어 비트와 비교하여 이러한 출력을 발생한다. 논리 회로(102,103)는 어드레스 라인(151)의 제1세트의 서브셋(144,145)와 비교기(108)사이에 접속되고, 어드레스 라인(151)의 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트를 비교기(108)로부터 마스킹하는데 사용된다. 제어 라인(121-127)의 제2세트(121-122)에 접속되고, 어드레스 라인(151)의 제1세트(144-147)의 서브셋(144,145)와 메모리(114) 사이에 접속되는 부가적인 논리회로(104-107,111,112)는 어드레스 라인(151)의 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트를 메모리(114)로부터 마스킹하는데 사용된다. 어드레스 라인(151)의 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트가 비교기(108)로부터 마스킹되면, 어드레스 라인(151)의 제1세트(144-147)의 서브셋(144,145)의 어드레스 비트는 메모리(114)로부터 마스킹되지 않는다. 어드레스 라인(151)의 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트가 메모리(114)로부터 마스킹되면, 어드레스 라인의 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트는 비교기(108)로부터 마스킹되지 않는다.

Description

접속카드의 용이한 메모리 구성을 위한 회로 및 방법
제1도 및 제2도는 컴퓨터 시스템내의 슬롯에 배치되어 있는 접속 카드를 도시한 도면.
제3도는 본 발명의 바람직한 실시예에 따라 접속 카드내에 있는 EPROM의 융통성있는 구성 및 메모리 맵핑을 제공하는데 사용되는 회로를 개략적으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
50 : 컴퓨터 케이스 51, 52, 53, 54 : 결합자
61, 66, 63, 64 : 포트 71 : 접속카드
72 : 접속기 73 : 포트 접속기
101 : 레지스터 108 : 비교기
114 : EPROM 121-127 : 제어 라인
130-149 : 어드레스 라인 150 : 버퍼
152 : 데이터 라인
본 발명은 상이한 메모리 크기를 지원하는 접속카드(interface cards)의 동적 구성에 관한 것이다.
퍼스널 컴퓨터가 다양한 주변장치를 액세스할 수 있도록 컴퓨터 내부에 접속카드가 부가될 수 있다. 일반적으로, 이러한 접속카드는 입출력(I/O) 버스와 접속한다. 각각의 I/O 버스는 물리적인 특성 및 프로토콜을 포함하는 아키텍쳐를 가지며, 버스상의 장치들은 상기 물리적 특성 및 프로토콜에 의해 통신한다. I/O 버스에 사용되는 하나의 아키덱쳐로서는 EISA(Extended Industry Standard Architecture)가 있다.
EISA를 사용하는 접속카드는 부트-업(boot-up)시, 소정의 어드레스 공간을 할당(allocate)하여 접속카드내의 메모리를 액세스하는 컴퓨터가 요구된다. 예를 들어, 미국 캘리포니아 팔로 알토 하노버 스트리트 3000 소재의 휴렛트 팩카드사(Hewlett Packard Company) 제품의 VECTRA 퍼스널 컴퓨터는 일반적으로 접속카드상에 16K×8 EPROM(erasable programmable read-only memory)의 어드레스 공간을 할당한다. 또한, 휴렛트 팩카드사 제품인 HP 결정 아키덱쳐 시스템(precision Architecture System)을 이용하는 컴퓨터도 일반적으로 32K×8 EPROM 또는 64K×8 EPROM의 어드레스 공간을 할당한다.
컴퓨터 시스템간에 EPROM의 크기가 서로 다르기 때문에 컴퓨터 시스템간에 접속카드는 호환되지 못한다. 따라서, 종래의 기술에서는 종종 각각의 컴퓨터 시스템에 대해 접속카드가 전혀 상이하게 제조되었다. 하지만, 이것은 비용이 많이 소요되고 비효율인 문제점이 야기될 수 있다.
각각의 시스템에 대해 상이한 형태의 접속카드를 제조해야 하는 것을 방지하기 위해 다른 대안들이 제시되고 있다. 예를 들어, 상이한 크기의 EPROM이 사용되는 경우 트레이스(trace)를 제거하고 점퍼(jumper)를 이용할 수 있도록 접속카드를 설계하는 방안이 있다. 하지만 이러한 방안은 컴퓨터 시스템의 구동 중단등과 같은 사용자에 의한 메뉴얼적인 개입이 요구된다.
EPROM에 대한 어드레스 공간을 할당하는 것과 관련하여 대두되는 사항은, 두 개의 접속카드가 제각기 메모리내의 동일한 위치에 매핑되는 EPROM을 갖는 경우 충돌가능성이 존재한다는 문제이다. 종래 기술에서, 이러한 문제는 예를 들어, 접속카드상에 스위치 또는 제거가능한 점퍼를 이용하여 호스트 컴퓨터 시스템의 메모리내의 EPROM이 매핑되는 어드레스를 변경함으로써 해결할 수 있다. 그렇지만, 이것 역시 사용자에 의한 메뉴얼적인 개입이 요구된다.
본 발명의 바람직한 실시예에 따르면, 접속카드내의 메모리 구성을 용이하게 하는 회로가 제공된다. 이러한 구성은 메모리 크기 및 메모리 어드레스 공간을 구성하는 것을 포함한다. 레지스터는 컴퓨터 시스템에 의해 구성된 정보를 저장한다. 제어 라인은 레지스터와 접속되고, 이 레지스터로부터의 구성정보를 접속카드상의 기억장소에 제공한다. 비교기는 컴퓨터 시스템으로부터의 어드레스 라인상에 있는 어드레스가 메모리내의 메모리 위치에 어드레싱하는지를 나타내는 신호를 출력한다. 비교기는 어드레스 라인의 제1세트상에 있는 어드레스비트를 제어 라인의 제1세트상에 있는 제어 비트와 비교함으로써 이에 대응하는 신호를 발생한다. 어드레스 라인의 제1세트의 서브셋과 비교기 사이에 접속되는 논리회로는 제어 라인의 제2세트상에 위치한 적어도 하나의 제어 비트에 응답하여, 어드레스 라인의 제1세트의 서브셋의 어드레스 비트를 비교기로부터 마스크(mask)하는데 사용된다.
제어 라인의 제2세트와 접속되고, 어드레스 라인의 제1세트의 서브셋과 메모리 사이에 접속되는 부가적인 논리회로는 제어 라인의 제2세트상의 적어도 하나의 제어 비트에 응답하여, 어드레스 라인의 제1세트의 서브셋의 어드레스 비트를 메모리로부터 마스킹하는데 사용된다. 어드레스 라인의 제1세트의 서브셋의 어드레스 비트가 비교기로부터 마스크될 때, 어드레스 라인의 제1세트의 서브셋의 어드레스 비트는 메모리로부터 마스크되지 않는다. 어드레스 라인의 제1세트의 서브셋의 어드레스 비트가 메모리로부터 마스크되면, 어드레스 라인의 제1세트의 서브셋의 어드레스 비트는 비교기로부터 마스킹되지 않는다.
마스킹 회로는 여러 크기의 EPROM 메모리가 접속카드에 배치될 수 있도록 한다. 접속카드에 의해 지원되는 최소의 EPROM 메모리 크기의 경우, 비교기에 대한 어드레스 라인은 마스킹되지 않고, EPROM에 대한 최대 어드레스 라인수가 마스킹된다. 이러한 방식으로, EPROM의 보다 작은 어드레스 공간과 보다 적은 메모리 영역이 참조된다. 접속카드에 의해 지원되는 최대의 EPROM 메모리 크기의 경우, 비교기에 대해 최대 어드레스 라인수가 마스킹되고, EPROM에 대한 어드레스 라인은 마스킹되지 않는다. 이러한 방식으로, EPROM의 보다 큰 어드레스 공간과 보다 많은 메모리 공간이 참조된다.
제1도는 컴퓨터 케이스(50) 내부의 슬롯을 도시한 것이다. 접속기(51), 접속기(52), 접속기(53) 및 접속기(54)는 접속카드가 EISA와 호환가능한 I/O 버스와 접속될 수 있게 한다. 포트(61), 포트(62), 포트(63) 및 포트(64)는 접속카드가 적소에 배치될 때를 제외하고는 일반적으로 폐쇄된다. 제1도에서 포트(63)는 접속카드(71)상의 포트 접속기(73)가 포트(63)에 배치될 수 있도록 개방되었다.
제2도는 컴퓨터 케이스(50)내에 배치된 접속카드(71)를 도시한 것이다. 제1도에 도시한 접속카드(71)의 접속기(72)는 접속기(53)에 배치되고 포트 접속기(73)는 포트(63)에 배치된다.
포트 접속기가 적소에 배치되면, 접속카드(71)에 의해 예를 들어, 주변장치의 컴퓨터 시스템간의 통신이 가능해진다.
제3도는 접속카드내의 회로를 도시한 것으로, 회로는 상이한 크기의 EPROM을 지원하도록 설계되어 있다. 예를 들어, 상기 회로는 HP VECTRA 퍼스널 컴퓨터용의 접속카드에 사용되는 16K×8 EPROM을 지원한다. 또한, 상기 회로는 HP 결정 아카텍쳐 컴퓨터 시스템용 접속카드에 사용되는 32K×8 EPROM 또는 64K×8 EPROM을 지원한다. 또한, 제3도에 도시된 상기 회로는 접속카드에 대해 할당된 상기 컴퓨터 시스템의 어드레스 공간을 소프트웨어로 구성할 수 있다.
제3도에 도시된 회로에서, EPROM(114)은 데이터 라인(152)상에 8비트 데이터를 제공한다. 예를 들어, EPROM(114)은 미국 캘리포니아 95015 산타클라라 바우어스 애비뉴 3065 소재의 인텔사 제품인 부품번호 27C128의 16K×8 EPROM일 수 있다. 또한, EPROM(114)은 인텔사 제품인 부품번호 27C256의 32K×8 EPROM이거나, 인텔사 제품인 부품번호 27C512의 64K×8 EPROM 일 수 있다.
EPROM(114)은 14개의 어드레스 입력(153)을 포함한다. EPROM(114)의 크기에 따라, 입력(154) 및 입력(155)은 EPROM(114)내의 메모리 위치를 어드레싱하는데 또한 사용될 수 있다. 어드레스 입력(153)은 EPROM(114)내의 16K 바이트 메모리 위치들중 하나를 어드레싱할 수 있도록 한다. 어드레스 입력(153)은 어드레스 라인(151)의 하위 비트에 의해 제어된다. 어드레스 라인(151)은 20개의 어드레스 라인(130∼149)를 포함한다. 어드레스 라인(130)은 하위 어드레스 비트를 갖고, 어드레스 라인(149)은 상위 어드레스 비트를 갖는다.
EPROM(114)이 16K×8 EPROM이면, 상기 16K×8 EPROM내의 16K 어드레스 위치를 모두 어드레싱하는데 필요한 어드레스 입력은 단지 14개만이 요구된다. 따라서, 어드레스 라인(130∼143)은 EPROM(114)을 어드레싱하는데 사용된다. EPROM 판독 사이클 동안, 입력 어드레스(154,155)는 VCC 소스(119)에 의해 VCC로 유지된다. 전형적으로, VCC는 5볼트이다.
32K×8 EPROM이 사용되면, 32K×8 EPROM 내의 32K 어드레스 위치를 모두 어드레싱하는데 15개의 어드레스 라인이 요구된다. 따라서, 어드레스 라인(130∼143)과 더불어, 입력(154)은 어드레스 라인(151)의 어드레스 라인(144)상의 값을 수신한다. EPROM 판독 사이클 동안 입력(155)은 VCC를 유지한다.
64K×8 EPROM이 사용되면, 64K×8 EPROM내의 64K 어드레스 위치를 모두 어드레스하는데 16개의 어드레스 라인이 요구된다. 따라서, 어드레스 라인(130∼143)과 더불어, 입력(154)은 어드레스 라인(144)상의 값을 수신하고, 입력(155)은 어드레스 라인(145)상의 값을 수신한다.
구성 레지스터(101)는 제어 라인(121∼127)을 갖는다. 레지스터(101)의 두 개의 하위 비트는 제어 라인(121) 및 제어 라인(122)을 제공한다. 제어 라인(121) 및 제어 라인(122)이 사용되지 않으면, 이들 라인은 제각기 어드레스 라인(144,145)을 마스킹하는데 사용된다.
EPROM(14)이 16K×8 EPROM이면, 제어 라인 (121)은 논리1상태를 갖고, 제어 라인(122)은 논리 1상태를 갖는다. 제어 라인(121)이 논리 1상태를 가지면, 논리 NOT 게이트(104)의 출력은 항상 논리 0을 가지며, 논리 NAND 게이트(111) 출력은 항상 논리 1을 갖는다. 이로 인해, 입력(154)은 항상 논리 1상태를 갖는다. VCC의 전체 전압을 입력(154)에 저공하기 위하여, 논리 NAND 게이트(111)는 개방 콜렉터 논리 NAND 게이트이고, 예를 들어 4.7 킬로오옴의 저항을 갖는 저항(113)은 논리 NAND 게이트(111)의 출력을 VCC 소스(109)에 접속시킨다. 제어 라인(122)이 논리 1이면, 논리 NOT 게이트(106)의 출력은 항상 논리 0이고, 논리 NAND 게이트(112)의 출력은 항상 논리 1을 갖는다. 이로 인해, 입력(155)는 항상 논리 1상태를 갖는다. VCC의 전체 전압을 입력(155)에 제공하기 위해 논리 AND 게이트(112)는 개방 콜렉터 NAND 게이트이고, 예를 들어 4.7 킬로오옴의 저항을 갖는 저항(114)은 논리 NAND 게이트(112)의 출력을 VCC 소스(109)에 접속한다.
EPROM(114)이 32K×8 EPROM이면, 제어 라인(121)은 논리 0이고, 제어 라인(122)은 논리 1을 갖도록 하는 값이 레지스터(101)에 로드된다. 제어 라인(122)이 논리 0이면, 논리 NOT 게이트(104)의 출력은 항상 논리 1 상태를 갖는다. 따라서, 논리 NAND 게이트(111)의 출력은 논리 NOT 게이트(105)의 입력과 동일한 논리값을 갖는다. 논리 NOT 게이트(105)의 입력이 어드레스 라인(144)이므로, 논리 NAND 게이트(111)의 출력은 어드레스 라인(144)상의 논리값과 동일하다. 따라서, 입력(154)은 어드레스 라인(144)상에 배치된 것과 동일한 논리값을 갖는다. 제어 라인(122)이 논리 1이면, 논리 NOT 게이트(106)의 출력은 항상 논리 0의 상태를 기지며, 논리 NAND 게이트(112)의 출력은 항상 논리 1의 상태를 갖는다. 이로 인해, 입력(155)은 항상 전체 VCC전압 레벨로 유지된다.
EPROM(114)이 64K×8 EPROM이면, 제어 라인(121)은 논리 0이고 제어 라인(122)은 논리 0을 갖도록 하는 값이 레지스터(101)에 로드된다. 제어 라인(121)이 논리 0이면, 논리 NOT 게이트(104)의 출력은 항상 논리 1을 갖는다. 따라서, 논리 NAND 게이트(111)의 출력은 항상 논리 NOT 게이트(105)의 입력과 동일한 논리값을 갖는다. 즉, NAND 게이트(111)의 출력은 어드레스 라인(144)상의 논리값과 동일하다. 따라서, 입력(154)은 어드레스 라인(144)상에 배치된 것과 동일한 논리값을 갖는다. 제어 라인(122)이 논리 0이면, 논리 NOT 게이트(106)의 출력은 항상 논리 1을 갖는다. 따라서, 논리 NAND 게이트(112)의 출력은 논리 NOT 게이트(107)의 입력과 동일한 논리값을 갖는다. 논리 NOT 게이트(107)의 입력은 어드레스 라인(145)이므로, NAND 게이트(112)의 출력은 어드레스 라인(145)상의 논리값과 동일하다. 따라서, 입력(155)은 어드레스 라인(145)상에 배치된 것과 동일한 논리값을 갖는다.
버퍼(150)는 어드레스 라인(144) 및 어드레스 라인(145)을 버퍼링하여 어드레스 라인(144) 및 어드레스 라인(145)의 팬 아웃(fan out)을 수용하는데 사용된다.
비교기(108)는 EPROM(114)에 할당된 어드레스 공간이 어드레스 라인(151)상의 어드레스에 의해 어드레싱됨을 나타내는 신호를 EPROM(114)에게 알려주기 위해 사용된다. 비교기 (108)는 입력(161)을 입력(162)과 비교한다. 입력(116)의 각각 의 비트가 입력(162)의 각각의 비트와 동일하면, 비교기(108)는 출력 라인(158)을 논리 0으로 구동시켜, EPROM(114)을 이네이블(enable)시킨다. 이것은 어드레스 라인(151)상의 어드레스가 EPROM(114)의 메모리 위치를 어드레싱하는 것을 나타낸다. 그러면, EPROM(114)은 어드레스 라인(151)의 하위 비트에 의해 어드레싱된 데이터를 데이터 출력(152)상에 제공한다. 한편, 입력(161)중 임의의 비트가 비트(162)의 각각의 비트값과 동일하지 않으면, 비교기(108)는 출력 라인(158)상에 논리 1을 제공한다. 그러면, 어드레스 라인(151)상의 어드레스는 EPROM(114)에 메모리 위치를 어드레스하지 못하므로, EPROM(114)은 디스에이블(disable)된다. 출력 라인(158)이 논리 1이면, 출력 라인(158)은 VCC 소스(109)에 접속된 예를 들어, 4.7 킬로오옴의 저항을 갖는 저항(110)에 의해 VCC로 풀업된다.
비교기(108)의 입력(162)은 다음과 같은 바람직한 실시예로 사용된다. 입력(182)은 사용되지 않으므로 VCC 전원(109)에 접속된다. 제어 라인(123)은 이네이블/디스에이블 비트로서 사용된다. 접속 카드가 정상적인 동작 모드이면, 제어 라인(123)은 논리 1을 갖는다. 예를 들어 구성 시간(comfiguration tiome)동안, 접속 카드를 디스에이블하는 것이 바람직하면, 제어 라인(123)에 대응하는 위치의 레지스터(101)에 논리 0가 제공된다. 레지스터(101)에는 구성 어드레스(configuration address)중 4개의 비트가 배치된다. 이들 구성 어드레스의 4개의 비트는 제어 라인(124,125,126,127)상에 배치된다. EPROM(114)이 32K×8 EPROM이면, 제어 라인(124)상에 배치되는 값은 논리 0을 갖는다. EPROM(114)이 64K×9 EPROM이면, 레지스터(101)는 두 개의 제어 라인(124) 및 제어 라인(125)상에 논리 0을 배치한다. 제3도에 도시된 바람직한 실시예에 있어서, 어드레스 라인(151)은 1메가 메모리를 어드레싱할 수 있도록 20개의 어드레스 비트를 포함한다. 제3도에 도시된 바와 같이, 어드레스 라인(151)의 상위 어드레스 라인(148 및 149)에 대응하는 입력(162)의 상위 입력(188 및 189)은 VCC 소스(109)에 접속된다. 이로 인해 EPROM(114)내의 메모리 영역에 대한 어드레스 구성은 어드레스가능한 메가 메모리의 1/4영역까지 제한된다.
비교기(108)의 입력(161)은 다음과 같은 바람직한 실시예로 사용된다. 입력(172)은 사용되지 않으므로 VCC 소스(109)에 접속된다. 입력(173)은 이네이블/디스에이블 제어 라인(123)과 비교되므로, 입력(173)은 VCC(109)접속된다. 이후 논리 AND 게이트(102) 및 논리 AND 게이트(103)는 두 개의 비트를 발생한다. 논리 AND 게이트(102)는 어드레스 라인(151)의 어드레스 (144) 및 레지스터(101)로부터의 제어 라인(121)에 대한 논리 AND 기능을 수행한다.
논리 AND 게이트(103)는 어드레스 라인(151)의 어드레스 라인(145) 및 레지스터(101)로부터의 제어 라인(122)에 대한 논리 AND 기능을 수행한다. EPROM(114)이 16K×8 EPROM이면, 제어 라인(121)상에 배치된 값은 논리 1이고, 제어 라인(122)상에 배치된 값은 논리1이다. 이에 따라, 어드레스 라인(144) 및 어드레스 라인(145)은 비교기(108)에 의해 어드레스 비교하는데 사용될 수 있다. EPROM(114)이 32K×8 EPROM이면, 제어 라인(121)상에 배치된 값은 논리 0이고, 제어 라인(122)상에 배치된 값은 논리 1이다. 이로 인해, 어드레스 라인(145)은 비교기(108)에 의해 어드레스를 비교하는데 사용되지만, 어드레스 라인(144)은 어드레스를 비교하는데 사용되지 않는다. EPROM(114)이 64K×8 EPROM이면, 제어 라인(121)상에 배치된 값은 논리 0이고, 제어 라인(121)상에 배치된 값은 논리 0이다. 이 경우, 어드레스를 비교하는데 어드레스 라인(144) 또는 어드레스 라인(145)중 어느 라인도 비교기(108)에 의해 사용되지 않는다. 도시된 바와 같이, 입력 (161)의 나머지는 어드레스 라인(151)의 어드레스 라인(146,147,148,149)에 접속된다.
구성을 수행하는 동안, 컴퓨터 시스템은 제어 라인(121∼127)에 적절한 값을 포함하는 논리값을 레지스터(101)에 기록한다. 라인(128)은 EPROM(114)의 이네이블 입력과 접속되고, 메모리 판독 이네이블로서 사용된다. 라인(128)상에 배치된 신호는 I/O 버스에 의해 발생된다.

Claims (18)

  1. 컴퓨터 시스템의 접속카드(an infterface card)(71)내에 있는 메모리(114)의 크기 및 메모리 에드레스 공간의 구성을 용이하게 하는 회로에 있어서, 상기 컴퓨터 시스템으로부터 구성 정보(configuration information)를 저장하는 레지스터 수단(register means)(101)과; 상기 레지스터 수단(101)에 접속되고, 상기 레지스터 수단(101)으로부터의 정보를 상기 접속카드(71)상의 위치에 전송하는 제어 라인(control lines)(121-127)과; 상기 메모리(114)에 접속되고, 상기 컴퓨터 시스템으로부터 어드레스 라인(151)상의 어드레스가 상기 메모리(114)내의 메모리 위치에 어드레싱하는지를 나타내는 출력(158)을 발생하고, 상기 어드레스 라인(151)의 제1세트상의 어드레스 비트(address bits)를 상기 제어 라인(121-127)의 제1세트(124-127)상의 제어 비트(control bits)와 비교하는 비교 수단(comparator means)(108)과; 상기 어드레스 라인(151)의 상기 제1세트의 서브셋(144,145)와 상기 비교기 수단(108) 사이에 접속되고, 상기 제어 라인(121-127)의 제2세트(121-122)상의 적어도 하나의 제어 비트에 응답하여, 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 어드레스 비트를 상기 비교기 수단(108)으로부터 마스킹(masking)하는 마스킹 수단(masking means)(102,103)을 포함하는 회로.
  2. 제1항에 있어서, 상기 마스킹 수단(102,103)은 제1마스킹 수단(102,103)이고, 상기 회로는; 상기 제어 라인(121-127)의 제2세트(121-122)에 접속되고, 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)과 상기 메모리(114) 사이에 접속되고, 상기 제어 라인(121-127)의 제2세트(121,122)상의 적어도 하나의 제어 비트에 응답하여, 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트를 상기 메모리(114)로부터 마스킹하는 제2마스킹 수단(111,112)을 더 포함하는 회로.
  3. 제2항에 있어서, 상기 제1마스킹 수단(102,103)이 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트를 상기 비교기 수단(108)으로부터 마스킹하는 경우, 상기 제2마스킹 수단(111,112)은 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트를 상기 메모리(114)로부터 마스킹하지 않으며, 상기 제2마스킹 수단(111,112)이 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트를 마스킹하는 경우, 상기 제1마스킹 수단(122,103)은 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트를 상기 비교기 수단(108)으로부터 마스킹하지 않는 회로.
  4. 제3항에 있어서, 상기 적어도 하나의 제어 비트 각각에 대해, 상기 제1마스킹 수단(102,103)은 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)으로부터 하나의 어드레스 라인에 접속된 입력과, 상기 제어 라인(121-127)의 상기 제2세트로부터 하나의 제어 라인에 접속된 입력과, 상기 비교기 수단(108)의 하나의 입력에 접속된 출력을 갖는 논리 AND 게이트(102,103)를 포함하는 회로.
  5. 제4항에 있어서, 상기 적어도 하나의 제어 비트 각각에 대해, 상기 제2마스킹 수단(111,112)은 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)으로부터 어드레스 라인에 대한 제1논리 NOT 게이트(105,107)를 통해 접속된 입력과, 상기 제어 라인(121-127)의 제2세트로부터 제어 라인에 대한 제2논리 NOT 게이트(104,106)를 통해 접속된 입력과, 상기 메모리(114)의 입력에 접속된 출력을 갖는 논리 NAND 게이트(111,112)를 포함하는 회로,
  6. 제1항에 있어서, 상기 제2마스킹 수단(111,112)에 의해 마스킹되는 어드레스 비트는 VCC(109)로 되는 회로.
  7. 제1항에 있어서, 상기 메모리(114)는 삭제 및 프로그램가능한 판독 전용 메모리(an erasable programmable read-only memory : EPROM)인 회로.
  8. 제1항에 있어서, 상기 제어 라인(121-127)은 상기 비교기 수단(108)에 접속되고, 제어 비트가 배치될 수 있는 제어 라인을 포함하며, 상기 제어 비트에 의해, 상기 비교 수단(108)은 상기 컴퓨터 시스템으로부터의 상기 어드레스 라인(151)상의 어드레스가 상기 메모리(114)내의 메모리 위치를 어드레싱할 수 없음을 나타내는 출력을 발생하는 회로.
  9. 제1항에 있어서, 이네이블 라인(an enable line)(128)은 상기 메모리(114)의 이네이블 입력(an enable input)에 접속되는 회로.
  10. 컴퓨터 시스텀의 접속카드(71)내에 메모리(114)의 크기 및 메모리 주소 공간을 구성하기 위한 방법에 있어서,
    a) 상기 컴퓨터 시스템으로부터의 구성정보를 저장하는 단계와;
    b) 상기 구성정보를 제어 라인(121-127)을 통해 상기 접속 카드(71)상의 위치에 제고는 단계와;
    c) 비교기(108)에 의해, 상기 컴퓨터 시스템으로부터의 어드레스 라인(151)의 제1세트(144-147)상의 어드레스 비트를 상기 제어 라인(121-127)의 제1세트(124-127)상의 제어 비트와 비교하여, 상기 어드레스 라인(151)상의 어드레스가 상기 메모리(114)내의 메모리 위치를 어드레싱하는지를 나타내는 출력(158)를 출력하는 단계와;
    d) 상기 제어 라인(121-127)의 제2세트(121-122)상의 적어도 하나의 제어 비트에 응답하여, 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트를 상기 비교기(108)로부터 마스킹을 수행하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    e) 상기 제어 라인(121-127)의 상기 제2세트(121-122)상의 적어도 하나의 제어 비트에 응답하여, 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 서브셋(144,145)상의 어드레스 비트를 상기 메모리(114)로부터 마스킹하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서, 상기 단계(d)에서 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트가 상기 비교기(108)로부터 마스킹되면, 상기 단계(e)에서 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트는 상기 메모리(114)로부터 마스킹되지 않으며, 상기 단계(e)에서 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트가 상기 메모리(114)로부터 마스킹되면, 상기 단계 (d)에서 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)상의 상기 어드레스 비트는 상기 비교기(108)로부터 마스킹되지 않는 방법.
  13. 제12항에 있어서, 상기 적어도 하나의 제어 비트 각각에 대해, 상기 마스킹 단계(d)는 논리 AND 게이트(102,103)에 의해 수행되는 방법.
  14. 제13항에 있어서, 상기 적어도 하나의 제어 비트, 각각에 대해, 상기 마스킹 단계(e)는 제1논리 NOT 게이트(105,107)를 통해 상기 어드레스 라인(151)의 상기 제1세트(144-147)의 상기 서브셋(144,145)으로부터의 어드레스 라인에 접속된 입력과, 제2논리 NOT 게이트(104,106)를 통해 상기 제어 라인(121-127)의 상기 제2세트의 제어 라인에 접속된 입력과, 상기 메모리(114)의 입력에 접속된 출력을 갖는 논리 NAND 게이트(111,112)에 의해 수행되는 방법.
  15. 제11항에 있어서, 상기 단계(e)에서 어드레스 비트는 VCC(109)가 제공됨으로써 마스킹되는 방법.
  16. 제10항에 있어서, 상기 메모리(114)는 삭제 및 프로그램가능한 판독 전용 메모리(EPROM)인 방법.
  17. 제10항에 있어서, 상기 제어 라인(121-127)은 상기 비교기 수단(108)에 접속되고, 제어 비트가 배치될 수 있는 제어 라인을 포함하며, 상기 제어 비트에 의해 상기 비교기(108)는 상기 컴퓨터 시스템으로부터의 상기 어드레스 라인(151)상의 어드레스가 상기 메모리(114)내의 메모리 위치를 어드레싱하지 않음을 나타내는 출력을 발생하는 방법.
  18. 제9항에 있어서, 이네이블 라인(128)은 상기 메모리(114)의 이네이블 입력에 접속되는 방법.
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