KR920010960B1

KR920010960B1 - 콤퓨터 시스템의 등속호출 기억장치

Info

Publication number: KR920010960B1
Application number: KR1019890018848A
Authority: KR
Inventors: 미스루 마쓰이; 스리타냐라타나 시리퐁; 웡 월리엄
Original assignee: 산요덴끼 가부시끼가이샤; 이우에 사또시
Priority date: 1988-12-15
Filing date: 1989-12-15
Publication date: 1992-12-26
Also published as: EP0373594A3; EP0373594B1; DE68927044T2; KR900010560A; EP0373594A2; JPH02244238A; DE68927044D1

Abstract

내용 없음.

Description

콤퓨터 시스템의 등속호출 기억장치

제1도는 전형적인 콤퓨터의 구조를 나타내는 블록도.

제2도는 제1도의 콤퓨터 시스템 메모리의 일반적인 기존 구조를 나타내는 개략도.

제3도는 본 발명에 따라 개량된 메모리 구조의 한 예를 나타내는 개략도.

제4도는 제3도에 있어서 개념적으로 나타낸 구조를 사용한 등속호출 기억장치 (RAM)의 회로 블록도.

제5도와 제6도는 제4도의 메모리 시스템의 디코드회로의 함수를 나타내는 도표.

제7a,b,c도는 제4도의 메모리 시스템의 어드레스 변환기의 논리도.

제8도는 본 발명에 따른 다른 메모리 구조를 나타내는 도면.

제9도는 제8도의 메모리 동작을 나타내는 도표.

* 도면의 주요부분에 대한 부호의 설명

39,41,43,45,47 : 칩 57 : 어드레스 버스

59 : 데이터 버스 63,65 : 데이터 라인

71,75,77,81 : 스위칭 회로 76,79 : 제어 라인

85 : 디코드 논리회로 121,122,123 : 어드레스 변환기 회로

127,128 : OR 게이트 109,111 : 패리티비트 메모리

본 발명은 일반적으로 디지탈 콤퓨터 시스템의 등속호출 기억장치(이하“RAM”이라 함)의 구조에 관한 것이다.

전형적인 RAM(Random Access Memory)는 복수개의 집적회로 칩(chip)으로 형성된다. 칩은 데이터 버스에 대해, 각 칩과 같은 상대어드레스에 있는 복수개의 메모리 칩의 각각으로부터 몇 개의 비트 장소를 한번에 접속 가능토록 하는 형태로 접속된다.

예를들면, 데이터 버스가 16비트 폭이지만 각각 메모리칩은 단 하나의 어드레스에 응답해서 그 데이터 출력라인에 1니블(nibble)(4비트)만을 사용 가능하게 하면, 4개의 이와같은 칩은 병렬로 사용되어 합계 비트를 위해 니블은 같은 어드레스가 각 4개의 칩에 부여된 응답으로서 데이터 버스에 접속된다.

다음에 바람직한 합계 메모리 용량을 부여하기 위해 칩의 깊이가 선택된다. 현재 640K 바이트(각 바이트는 8비트를 포함한다)의 크기를 갖는 메모리가 일반적인 표준이다. 전형적으로 각각 1니블 폭의 4개의 메모리 칩은 데이터버스에 대해 병렬로 접속되고, 공통 어드레스에 응답해서 16비트 데이터워드(data word)를 형성하기 때문에, 그 데이터 비트를 함께 편성한다. 이와같은 가장 일반적인 칩은 256K깊이×4 비트폭(256,000K니블)의 합계 용량을 갖고, 그 4개는 512K 바이트의 합계 용량을 갖는 메모리를 형성한다. 따라서 메모리의 깊이는 용량의 적어도 64K×4비트의 부가적인 4개의 칩에 의해 보충되고, 그 합계 용량이 640K바이트의 충분한 깊이를 갖는 메모리를 부여하기 위해 각각으로부터 64K 니블이 필요하다. 바람직한 64K×4비트 폭의 칩은 일반적으로 구입하기 어렵기 때문에 보다 큰 메모리 칩이 가끔 사용되어서 남은 기억장소는 단지 사용되지 않는다. 대체적으로 메모리는 각각 이보다 큰 용량을 갖는 합계4개의 칩으로 만들 수가 있고, 가장 일반적으로 사용되는 256K×4비트 칩에 이어서 다음에 상업적으로 구입할 수 있는 크기인 4개의 1메가비트×4비트 칩이 있다. 1메가칩은 남은 용량은 단지 사용되지 않는다. 메모리 가격을 상승시키는 외에, 사용되지 않는 메모리 용량의 제공 및/또는 메모리를 형성하기 위한 보다 많은 회로 칩의 사용은 그 크기 및 전력소모를 증대시키기 때문에, 특히 휴대용 콤퓨터에 있어서는 바람직스럽지 못했다.

따라서, 본 발명의 주 목적은 칩의 수를 최소로 하되 그 이용을 최대로 하는 RAM의 구조를 제공하는 것이다. 본 발명의 다른 목적은 최소의 크기, 최소의 전력소비 및 절감된 가격을 갖는 메모리를 제공하는 것이다.

또한, 부가적인 목적은 본 발명의 각종 형태에 있어서 달성되고, 거기에 있어서 간단하고도 포괄적으로 데이터 버스의 폭과 같은 폭을 갖는 데이터워드가 각종 메모리 칩의 다른 위치인 몇 개의 비트 부분에 스토어(store)된다.

즉, 본 발명의 구조는 데이터워드의 각부분이 메모리 칩 각각의 같은 상대적 위치에 스터어(저장)되지 않으면 안된다는 일반적으로 부여되는 제약을 피한다. 본 발명에 따라서, 메모리는 비트의 수에 관계되고, 동시에 액세스(access)되어야 할 데이터워드의 것보다도 넓게 된다. 제어회로가 메모리 어드레스에 응답해서 모든 칩이 완전히 사용될 수 있는 형태로서 바람직한 데이터워드에 같은 메모리 폭의 부분을 선택한다.

본 발명의 바람직한 실시예에 따라서 바람직한 데이터워드의 폭과 같은 폭을 부여하기 위해 몇 개의 칩을 갖는 메모리는 메모리 어드레스에 응답해서 내용이 다른 표준 메모리 칩 1개와 선택적으로 치환되는 적어도 1개의 남은 칩을 포함한다.

결과로서, 일반 시장에서 구입이 가능한 RAM칩이 바람직한 합계 메모리 크기로 완전히 이용되는 동시에, 부여된 크기의 메모리에 필요한 칩의 수를 최소로 할 수 있다. 또한, 본 발명의 각종 형태는 특히 휴대용 콤퓨터 및 전력, 크기 또는 가격면의 고려가 일반적으로 되어 있는 기타의 응용에도 유용한 것이다.

이하, 본 발명의 일실시예를 첨부도면에 의하여 설명한다.

[실시예]

본 발명의 실시예를 설명하기 전에 전형적인 기존의 콤퓨터 시스템 및 RAM 구조를 제1도 및 제2도에 의해서 설명한다.

제1도를 참조하면, 전형적인 콤퓨터 시스템은 마이크로 프로세서(11), ROM(13), RAM(15) 및 각종 주변장치(17)를 일반적으로 포함하고, 모두 공통 어드레스 버스(19)와 공통 데이터버스(21)에 접속된다. 대부분의 시스템에서 어드레스 버스(19)와 데이터 버스(21)는 어드레스 및 데이터 함수 사이에서 시간다중화되는 단 하나의 물리적 버스로서 실현된다.

제2도는 RAM(15)의 한 예를 나타내고, 16비트 폭 데이터 버스로 사용하기 위해 16비트 폭을 가지며, 640킬로 바이트(655,360바이트)의 합계 용량을 갖는다. 이것은 20비트 어드레스에 의해 어드레스되는 메인메모리로서의 최대 메모리 사이즈이며, 현재 개인용 콤퓨터에서 가장 일반적이다.

제2도를 참조하면 16비트 데이터워드(data word)의 폭은 병렬로 접속되는 각각 4개의 메모리 칩(23)(25)(27) 및 (29)에 의해 부여된다. 16비트 워드의 1니블(4비트)는 같은 위치에 있어서, 이들 4개의 메모리 칩의 각각에 스토어(store)된다. 따라서, 이들 칩의 각각에 접속되는 어드레스 버스의 부여된 어드레스(제2도에 표시되어 있지 않음)에 응답해서 각 칩으로부터 동시에 판독되는 4비트는 16비트워드를 형성하기 위해 병렬로 편성된다.

일반적으로 시장에서 구입할 수 있는 이런 종류의 메모리칩은, 이와같은 4비트 어드레스의 가능한 기억장소의 합계 262, 144(256K)를 갖는다. 4개의 칩(23)(25)(27) 및 (29)의 전체용량의 편성은 524, 288(512K)바이트(각 바이트는 8비트)이다. 부가적인 128킬로 바이트의 메모리를 부여하기 위해, 부가적 메모리 칩(31)(33)(35) 및 (37)이 각각의 메모리칩(23)(25)(27) 및 (29)의 깊이의 확장으로서 각각 부여된다. 부가적 메모리칩(31)(33)(35) 및 (37)의 각각은 64K 니블만의 용량을 필요로 하지만, 이 크기의 메모리 칩은 일반적으로 시장에서 구입이 가능하지 않기 때문에 대신에 256K칩이 사용되는 것을 종종 볼수 있다. 물론 사용되지 않는 나머지 기억용량은 콤퓨터의 가격상승과 많은 전력소비 및 공간(space)을 차지한다.

메모리 칩(31)(33)(35) 및 (37)로서 64K칩이 사용되어도 메모리에 대한 칩의 합계수는 8이며, 낭비가 되는 메모리 기억용량은 없어도, 이와 같은 칩의 사용은 전력소비의 증대, 공간사용 및 가격상승과 같은 영향을 준다.

본 발명의 RAM 편성에 따라서, 제3도에 나타내는 바와같이, 각각 같은 용량을 갖는 5개의 메모리 칩(39)(41)(43)(45) 및 (47)이 같은 640K 메모리로 사용된다. 상술한 제2도에 나타내는 현재의 기술인 4개의 칩(31)(33)(35) 및 (37)을 추가하기 보다는 차라리 다른 4개의 칩과 각각 같은 용량을 갖는 단 하나의 제5의 칩(47)이 부가되었다.

이것에 의해 달성되는 것은, 현재의 구조의 어드레스 및 위치(49)(제2도)로 나타내는 바와같이, 16비트 데이터워드의 전체 4니블은 4개의 칩과 각각 같은 위치 또는 어드레스로부터 올 필요가 없다. 여기서는 16비트 데이터워드의 4비트는 각 칩(23)(25)(27) 및 (29)의 같은 위치에서 액세스된다.

본 발명에서 행해지는 바와같이, 그 제약이 없어지면 제2도의 4개의 작은 칩(31)(33)(35) 및 (37)의 기억용량은 제3도의 단 하나인 제5의 칩(47)에 편성할 수가 있다.

이렇게해서, 제2도의 8개의 메모리 칩은 제3도의 실시예에 있어서 5개의 칩으로 줄어들고, 앞에서 설명한 가격, 공간 및 전력소비의 절약을 가능하게 한다.

실제로, 제3도의 메모리 폭은 20비트이다. 4비트 또는 1니블이 5개의 칩(39)(41)(43)(45) 및 (47)의 각각에 의해 부여된다. 그러나, 메모리에 기록되거나 또는 판독되는 데이터워드는 한번에 겨우 16비트의 폭이기 때문에 16비트 워드를 부여하기 위해 그들 니블 4개만을 한번에 액세스하면 된다.

이것을 실행하기 위해, 몇 개의 16비트 워드는 5개의 메모리 칩(39)(41)(43)(45) 및 (47)중 4개 사이의 다른 위치에서 그 니블을 기억시키지 않으면 안된다. 예를들면, 제5도의 표의 제5행에 나타낸 바와같이, 데이터워드의 비트 12-15는 제5도의 표에 있어서 메모리 세그먼트 “EO”로서 표시되는 세그먼트“0”의 칩(47)(“E”)의 위치(51)에서 얻어진다. 데이터워드의 비트 8-11은 메모리 블록 B₃으로부터 메모리칩(41)의 위치(51)에서, 비트 4-7은 메모리 블록 C₂에서 메모리 칩(43)의 위치(53)에서 및 비트 0-3은 메모리 블록 D₂의 칩(45)의 위치(55)에서 얻어진다.

1회의 판독 또는 기록동작으로 액세스되는 특정한 4메모리 칩은 제5도의 표의 좌측열에 나타낸 바와같이 어드레스의 비트 17-19에 의해 결정된다. 그 표의 제5행째의 한예에서는 메모리칩(39)(칩 “A”)는 16비트 워드의 형성에 사용되지 않는다. 그러나 제5도의 표의 제4행째의 어드레스 비트 17-19를 갖는 것과 같은 다른 데이터워드는 메모리칩(39)(칩“A”), (47)(“E”), (43)(칩“C”) 및 (45)(칩“D”)를 사용한다.

제3도로 설명되는 메모리 편성의 바람직한 한 실시예는, 제4도의 회로블록도이다. 어드레스 버스(57)의 20비트 어드레스에 응답해서 메모리 칩(39)(41)(43)(45) 및 (47)내의 16비트의 기억장소는 어드레스된 메모리 위치를 판독하거나 기록하기 위해서 데이터버스(59)에 접속된다.

데이터버스(59)는 데이터버스(59)의 비트라인 12-15에 접속되는 데이터라인(61)을 갖는 메모리칩(39)(“A”)에 의해 형성된다. 마찬가지로 메모리칩(41)(“B”)의 4개의 데이터라인(63)은 데이터버스(59)의 비트라인 8-11에 접속된다. 마찬가지로 메모리칩(43)(“C”)의 4개의 데이터라인(65)는 데이터버스(59)의 비트라인 4-7에 접속되고, 칩(45)(“D”)의 데이터라인은 데이터버스(59)의 비트라인 0-3에 접속된다.

제5도의 칩(47)(“E”)의 4개의 데이터라인(69)는 특정한 데이터버스 비트라인과 불변적으로 접속되는 것이 아니고, 오히려 데이터버스(59)의 접속으로서 다른 4개의 칩(39)(41)(43) 및 (45)의 데이터라인을 치환하기 위해 접속된다. 특정한 4개의 데이터라인(69)는 라인(73)의 제어신호에 의해 “ON”또는 “OFF”로 제어되는 반도체 스위칭회로(71)을 거쳐 데이터버스 비트라인 12-15에 접속된다.

마찬가지로 데이터비트라인(69)는 라인(76)의 신호에 의해 제어되는 스위칭회로(75)에 의해 데이터버스(59)의 비트라인 8-11에 제어된다. 마찬가지로 제어라인(79)의 신호에 의해 제어되는 스위칭회로(77)은 4개의 데이터라인(69)를 데이터버스 비트라인 4-7에 접속하고, 라인(83)의 신호에 의해 제어되는 스위칭회로(81)은 그들의 라인을 데이터버스 비트라인 0-3에 접속한다.

디코드 논리회로(85)는 어드레스 버스(57)의 비트라인 19-A17을 받아서, 특정한 액세스를 위해 데이터버스(59)에 접속되는 4개 메모리 칩 블록의 선택을 갖는다. 이것을 데이터버스(59)에의 접속을 위한 5개의 메모리 칩중 바람직한 4개의 편성을 선택하는 상태로 각 스위칭 회로(71)(75)(75) 및 (81)을 설정하기 위해 능동신호를 제어라인 (73)(76)(79) 또는 (83)의 하나에 발생시키든가 또는 이들의 제어라인의 어느것에도 발생시키지 않는 것에 의해 달성된다.

동시에 디코드 논리회로는 5개의 칩 능동제어라인 (87)(89)(91)(93) 및 (95)의 4개의 능동신호를 발생시킨다. 이들의 능동라인은 각각 메모리 칩(39)(“A”), (41)(“B”), (43)(“C”), (45)(“D”) 및 (47)(“E”)에 접속된다. 이 기능은 3개의 어드레스 비트라인 A19-A17을 수동적으로 디코드 하는 논리회로(85)에 의해 달성된다. 제5도의 표에 나타내는 그들의 어드레스 라인의 비트 패턴은 5개의 특정한 편성은 제어라인(73)(76)(79) 및 (83)과 칩 능동라인 (87)(89)(91)(93) 및 (95)에 있어서의 제어신호 5개의 다른 편성을 부여한다.

제5도의 제1행에서는, 000의 A19-A17의 비트패턴에 의해 선택된 메모리 블록의 편성이 나타나 있다.

그 어드레스 비트 패턴의 입력에 응답해서 디코드 논리회로(85)는 출력 제어라인(73)(76)(79) 및 (83)의 어느 것에도 능동신호를 출력하지 않고, RAM칩(39)(“A”), (41)(“B”), (43)(“C”), (45)(“D”)를 16비트 데이터버스에 접속한다.

동시에 4개의 칩 능동라인 (87)(89)(91) 및 (93)은 모두 능동화되어 칩 능동라인(95)만이 능동화되지 않는다. 이렇게 해서 메모리 칩 (47)(“E”)는 데이터버스(59)에 접속되지 않고 또 능동화 되지 않는 것을 알 수 있다.

유사하게, 제5도의 표의 제2행에 나타내는 어드레스비트A19-A17의 패턴 001에 대해 제어라인(83)은 능동화되며, 제어라인 (73)(76)(79)는 블능화되고, 스위칭회로(81)을 거쳐 칩(47)의 데이터버스(59)에의 접속에 의해 메모리 칩(47)(“E”)로 어드레스된 4비트를 메모리칩(45)(“D”)의 4비트 대신에 데이터 버스 비트위치 0-3에 접속한다. 동시에 라인(93)을 제외하여 모든 4개의 칩 능동라인은 능동이지만 이것은 제어하는 메모리 칩(45)(“D”)는 이때 액세스되지 않고, 또 불능화되는 것이 바람직하기 때문이다.

제5도의 표의 제3행에 나타내는 상태에서는 능동신호는 제어라인(79)에 부여되지만 제어라인(73)(76) 및 (83)에는 부여되지 않고, 라인(91)에 있어서 칩 능동신호가 일어나지 않아 메모리 칩(43)(“C”)를 불능화한다. 마찬가지로 제5도의 표의 제4행은 라인(76)이 능동화되어 칩 능동라인(89)(칩“B”)는 능동화되지 않는 상태를 표시한다.

제5도의 표의 제5행은 라인(73)이 능동화되어 칩 능동라인(87)(칩“A”)가 불능화되는 최후 상태를 나타낸다.

제5도의 표에 따라 메모리칩의 블록을 어드레스 할 수가 있도록 메모리 칩(41)(43) 및 (45)(각각 칩“B”,“C” 및 “D”)에 의해 시스템 버스 어드레스의 변환이 필요하다.

따라서, 어드레스 변환기 회로(121)(122) 및 (123)이 시스템 버스(57)과 각각의 메모리 칩의 사이에 부여된다. 이들 어드레스 변환기의 논리회로는 제7a,b도 및 (c)도에 나타나 있다.

이 변환은 제6도의 표 및 제7도의 회로에 의해 표시된 바와같이, 어드레스의 비트번호(17)(MA17)과 (18)(MA18)의 값에만 영향을 미친다. 나머지 2개의 메모리 칩(39) 및 (47)(칩“A” 및 “B”)에의 어드레스는 변환없이 시스템 어드레스버스(57)로부터 직접부여된다. 이것은 칩(“A”) 및 (“E”)의 제6도의 표의 열로부터 알 수 있고, 여기서는 시스템 어드레스 버스 비트의 값 A17 및 A18은 각각 그들의 2개의 칩에 부여된 어드레스 비트의 값 MA17 및 MA18과 같다.

그러나, 나머지 3개의 칩에 대해서는 어딘가의 변환이 있다. 메모리 칩(41)의 2개의 비트 MA17 및 MA18은, 시스템 버스 어드레스 비트 A17, A18 및 A19의 5개의 편성인 제6도의 표의 열(“B”)로 부여된다. 그 변환을 달성하기 위한 회로는 제7a도에 나타낸다.

메모리 칩(“B”)에 부여되는 라인(124)의 어드레스의 비트 MA1-MA16은 시스템 버스의 비트 A1-A16에서 직접온다. 나머지 2개의 비트 MA17과 MA18은 디코드논리회로(85)(제3도)로 부터의 라인(73)(79) 및 (83)의 신호를 디코드하는 각각의 OR게이트(127)과 (128)의 결과이다. 라인(73)은 각 OR게이트(127) 및 (128)의 1개의 입력에 접속되고, 라인(83)은 OR게이트(127)의 제2의 입력에 접속되고, 라인(79)는 OR게이트(128)의 제2의 입력에 접속된다.

메모리 칩(“C”)에의 어드레스로서 부여되는 회로(125)의 비트 MA18만이 제7b도의 어드레스 변환기 회로(122)에 의해 변환된다. 이것은 제6도의 표의 열(“C”)로 표시된다. 그 비트는 OR게이트(129)에 의해 논리적으로 OR되는 라인(73) 및 (76)의 신호의 결과이다. 나머지 어드레스비트 MA1-MA17은 시스템 어드레스 비트 A1-A17에 직접 대응한다.

마찬가지로 메모리 칩(“D”)에의 어드레스에 있어서의 비트위치 MA18은 제7c도 및 제6도의 열(“D”)로 표시되는 바와같이 변환된다. OR게이트(130)의 2개의 입력은 라인(73) 및 (76)에 접속되고, 그 출력은 어드레스비트 MA18의 값이 된다. 메모리 어드레스 비트 MA17은 시스템 어드레스 비트 A18로부터 직접온다. 나머지 어드레스 비트 MA1-MA16은 시스템 어드레스 비트 A1-A16에 직접 대응한다. 제5도 및 제6도의 표에서 특정의 동작의 사이에 선택되지 않는 메모리 칩에 대해 어드레스 비트 위치 MA17 및 MA18이 “0”이 되도록 본예에 있어서 논리는 설계되어 있는 것을 알 수 있다. 이것은 어드레스 디코드 논리회로(85)와 어드레스 변환기 회로(121)(122)(123)그것을 간단히 한다.

물론, 위에서 설명한 특정의 어드레스 변환 회로가 바람직하지만, 같은 결과를 얻기 위해 대체적으로 사용할 수 있는 다른 회로가 있는 것은 인식된다.

거의 모든 메모리 시스템은 데이터워드의 각 8비트(바이트)에 대해서 1패리티 비트(parity bit)를 스토어한다. 재차 제2도를 참조하면 256K×1비트 메모리(101)은 메모리 칩(23)및 (25)에 스토어 되는 각 바이트에 대해서 1개의 비트를 스토어 한다. 마찬가지로 메모리(103)은 메모리(27) 및 (29)에 스토어 되는 각 바이트에 대해서 1개의 비트를 스토어한다. 마찬가지로 메모리(103)은 메모리(27) 및 (29)에 스토어 되는 각 바이트에 대해서 1개의 비트를 스토어 한다. 또 확장된 64K 메모리(31) 및 (33)에 대해서 64K×1비트메모리(105)가 패리티 비트를 스토어 한다. 마찬가지로 메모리(107)은 메모리 칩(35) 및 (37)에 대해서 패리티 비트를 스토어한다.

제3도 및 제4도의 개량된 메모리 시스템에서는 2개의 패리티 메모리(109)와, (111)만이 사용된다. 이들 메모리의 각각은 시장에서 쉽게 구할 수 있기 때문에 용량에 있어서 1메가×1비트가 되도록 선택한다.

그러나, 물론 각 메모리의 320K 비트만이 사용된다. 메모리(109)에 스토어 되는 320K 비트는 데이터워드의 고위 바이트에 따르는 패리티 비트이며, 메모리(111)의 320K에 스토어되는 패리티 비트는 데이터워드의 저위 바이트에 따른다.

메모리(109)와 (111)은 디코드논리 회로(85)로 부터의 다른 능동제어라인(113)(제4도)를 거쳐서 제5도의 표에 표시되는 모든 5가지의 상태에 대해서 능동화된다.

상술한 설명으로부터 명백한 바와같이, 본 발명의 원리는 많은 다른 종류의 메모리 시스템에서 사용할 수가 있다. 예를 들면, 8비트 폭 메모리 칩을 사용할 수가 있다. 동적 RAM, 정적 RAM, ROM, EEPROM 및 동종의 것을 포함하여 각종 형태의 RAM을 사용할 수가 있다.

8비트 폭 정적 RAM으로 형성되는 메모리의 구조의 예를 제8도 및 제9도에 나타내고 있다. 16비트 데이터워드는 2R대의 바이트로 형성되고, 1개의 5개의 메모리 칩(131)(132)(133)(134) 및 (135)의 하나에서 및 다른 쪽 바이트는 이들 메모리 칩의 다른 쪽의 것으로부터 형성된다.

각 메모리 칩은 2개의 블록“0” 및 “1”을 갖고, 어드레스 비트(17)(18) 및 (19)의 함수로서의 데이터의 2바이트의 위치는 제9도의 표로 표시된다.

본 발명의 원리는 640k 바이트 이외의 용량을 갖는 메모리에도 유용하다. 일반적으로 시스템의 버스폭은 각각의 메모리 칩에 스토어 되는 워드폭(그 폭이 각 메모리 칩에 대해 같은 경우)을 정수로 곱한 것과 같거나 또는 보다 적다.

본 발명은 사용할 수 있는 칩이 기본 메모리에 구성된 뒤에, 128K 바이트와 같은 남은 메모리량이 필요한 때에 특히 유용하다. 예를 들면 8비트 폭 버스 시스템에 대해서 384K바이트 메모리는 3개의 256K×4메모리 칩으로 구성될 수가 있고, 896K 바이트 메모리는 7개의 그와 같은 메모리 칩으로 구성될 수가 있다.

또 본 발명의 원리는 16비트 폭 이외의 버스를 갖는 콤퓨터 시스템에 적합하다. 이들은 8,32또는 64비트 데이터 경로 시스템에도 적합한 것이다.

또한, 일반 시장에서 구입이 가능한 RAM칩이 바람직한 합계 메모리 크기로 완전히 이용되는 동시에, 부여된 크기의 메모리에 필요한 칩의 수를 최소로 할 수 있다. 또한, 본 발명의 각종 형태는 특히 휴대용 콤퓨터 및 전력, 크기 또는 가격면의 고려가 일반적으로 되어 있는 기타의 응용에도 유용한 것이다.

Claims

시스템 어드레스 버스(57) 및 데이터 버스(59)를 거쳐 서로 통신하는 마이크로 프로세서 및 RAM를 가지며, 상기 RAM는 어드레스 버스(57)의 어드레스에 응답해서 미리 정해진 수의 기억장소를 데이터 버스(59)에 병렬로 접속할 수 있는 복수개의 집적회로 칩(39)(41)(43)(45)(47)으로 구성된 콤퓨터 시스템에 있어서, 상기 집적회로 칩수는 상기 미리 정해진 수의 기억장소를 데이터 버스(59)와 병렬로 접속하는데 필요한 수보다도 많고, 어드레스 버스(57)의 어드레스에 응답해서, 상기 미리 정해진 수의 비트군의 단 하나의 판독 또는 기록동작하는 사이에 상기 칩의 전체보다 적은 편성을 데이터 버스(59)에 접속하기 위한 수단을 포함하고, 그 접속수단은 각종의 데이터 기억장소가 어드레스 되도록 상기 수의 회로 칩(39)(41)(43)(45)(47)의 전부를 여러 가지 편성으로 사용하는 콤퓨터 시스템의 등속 호출기억장치.
제1항에 있어서, 상기 접속 수단이 특정의 어드레스에 응답해서 적어도 하나의 부가적 회로칩을 주요 회로칩의 다른 1개와 선택적으로 치환하기 위해, 상기 미리 정해진 수의 기억장소를 병렬로 접속하는데 필요한 상기 수의 회로칩의 미리 정해진 서브세트를 상기 데이터 버스(59)에 주로 접속하기 위한 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
제1항에 있어서, 시스템의 어드레스 버스(57)의 어드레스에 응답해서 상기 메모리 칩 (39)(41)(43)(45)(47)의 적어도 몇 개에 상기 어드레스 비트의 적어도 몇 개를 적용하기 전에 그것을 변환하기 위한 수단을 부가적으로 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
마이크로 프로세서 및 RAM에 실질적으로 640K바이트의 데이터 용량을 갖는 콤퓨터 시스템에 있어서, 상기 마이크로 프로세서 및 메모리는 어드레스 버스(57) 및 16비트 데이터 버스(59)를 거쳐 서로 통신하고 개량된 RAM 구조는 각각이 4비트의 262, 144데이터 니블을 실질적으로 각각 스토어하는 5개의 집적회로 메모리 칩(39)(41)(43)(45)(47)과 어드레스 버스(57)의 적어도 3비트에 응답해서 거기서 합계 16비트를 접속하기 위해 부여된 단 하나의 어드레스에 응답해서 상기 데이터 버스(59)에 상기 5개의 집적회로 메모리 칩(39)(41)(43)(45)(47)의 4개의 미리 정해진 편성을 접속하기 위한 수단과를 포함하고, 전체 5개의 메모리 칩(39)(41)(43 )(45)(47)이 상기 어드레스의 다른 어드레스에 응답해서 여러 가지의 4개의 편성으로 사용되고, 개별적으로 데이터 버스(59)에 접속 가능한 8비트 바이트의 655, 360기억장소를 실질적으로 부여하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
제4항에 있어서, 상기 접속수단이 특정 어드레스에 응답해서 제5의 메모리 칩(47)을 4개의 주요 칩의 다른 한 개와 선택적으로 치환하기 위해, 실질적으로 모든 메모리 어드레스를 거쳐 메모리 칩 4개를 데이터 버스(59)에 주로 접속하기 위한 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
제5항에 있어서, 상기 치환수단이 상기 적어도 3개의 어드레스 비트에 응답해서 상기 어드레스 비트를 디코드하고, 제5의 메모리 칩(47)의 데이터 출력을 상기 4개의 메모리 칩(39)(41)(43) 및 (45)의 상기 1개의 출력에 접속하고, 동시에 상기 4개의 메모리 칩 (39)(41)(43)(45)의 한 개를 불능화하는 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
제4항에 있어서, 상기 적어도 3개의 어드레스 버스 비트(A17),(A18),(A19)에 응답해서 상기 5개의 메모리 칩(39)(41)(43)(45)(47)의 적어도 몇 개에 상기 어드레스 비트의 적어도 몇 개를 적용하기 전에 그것을 변환하기 위한 수단을 부가적으로 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
콤퓨터 시스템에 있어서, RAM이 데이터 버스(59)와, 부여된 수의 데이터 비트의 장소가 병렬로 또 상기 데이터 버스(59)에 액세스 될 수가 있는 제1메모리 부분과, 상기 부여된 수보다 적은 수의 데이터 비트 장소를 액세스 할 수가 있는 제2의 메모리 부분과, 상기 데이터 비트(59)에 액세스 된 때에 상기 제2메모리 부분의 데이터 비트 장소를 상기 제1메모리 부분의 것과 치환하기 위해 상기 제1 및 제2메모리 부분에 접속되는 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
콤퓨터 시스템에 있어서, RAM이 데이터 버스(59)와, 어드레스 버스(57)과, 상기 어드레스 버스(57)의 어드레스에 의해 부여된 수의 데이터 비트장소가 병렬로 사이 데이터 버스(59)에 액세스 될 수가 있는 제1메모리 부분과, 상기 어드레스 버스(57)의 어드레스에 의해 상기 부여된 수보다 적은 수의 데이터비트 장소가 액세스 될 수가 있는 제2메모리 부분과, 상기 제1과 제2메모리 부분에 접속되어 상기 어드레스 버스(57)의 어드레스에 응답해서 상기 데이터 버스(59)에 액세스 된 때에 상기 제2메모리 부분의 데이터 비트 장소를 상기 제1메모리 부분과 같은 수로 치환하는 수단과, 어드레스 버스(57)의 어드레스에 응답해서 어드레스를 상기 제1메모리 부분에 적용하기 전에 그것을 변환하기 위한 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
제9항에 있어서, 상기 어드레스 및 데이터 버스(59)는 거기에 시간 다중화된 어드레스 및 데이터 함수와 물리적으로 동일한 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
어드레스 버스(57)와 부여된 수의 비트라인의 데이터 버스(59)와, 상기 어드레스버스(57)의 어드레스에 응답해서 상기 데이터 버스(59)에 상기 부여된 수의 비트를 부여하도록 접속 및 적합하게 된 RAM를 갖는 콤퓨터 시스템에 있어서, 상기 어드레스 버스(57)의 복수개의 어드레스의 어느것인가에 데이터버스 비트라인의 상기 부여된 수보다도 많은 어느 수의 데이터 비트를 병렬로 스토어 하는 상기 메모리와, 상기 어드레스 버스(57)의 어드레스에 응답하되 상기 메모리 출력과 상기 데이터 버스(59)의 사이에 접속되고, 상기 부여된 수와 같은 몇 개의 상기 어느 수의 메모리 비트를 데이터 버스 비트라인에 접속하는 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
제11항에 있어서, 상기 부여된 수의 데이터 버스 비트라인은 16과 같고, 상기 어느 수의 병렬 메모리 비트는 20과 같은 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.
메모리 칩의 수와 같이 부여된 수의 니블(4비트)로부터 데이터워드를 형성하기 위해서 병렬로 개별의 메모리 칩으로부터 니블을 편성하는 RAM를 갖는 콤퓨터 시스템에 있어서, 메모리의 용량을 상기 부여된 수의 메모리 칩의 용량을 초과하도록 확장하는 방법이, 데이터의 니블이 상기 부여된 수의 메모리 칩의 것과 병렬로 판독할 수 있는 부가적 메모리 칩(47)을 마련하는 수단과, 각각 복수 개의 메모리 어드레스로부터 불능화하는 상기 부여된 수의 니블 하나를 결정하는 수단과, 상기 부가적 메모리 칩(47)의 니블을 상기 불능화된 니블의 것과 치환하는 수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템의 등속호출 기억장치.