JPH0623960B2 - マイクロコンピユータ・システム - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はマイクロコンピユータ・システムにおける改
良、特に動的バス・サイジング（dynamic bus sizing）
とパイプライン式の動作を用いたマイクロコンピユータ
・システム、より具体的にはさらにキヤツシユ・サブシ
ステムを含むそのようなシステムに関する。

Ｂ．従来技術 ８０３８６に関する背景情報、その特性及び（キヤツシ
ユ・メモリ・サブシステムを含む）マイクロコンピユー
タ・システムにおける使用は、インテル社発行の刊行物
「Introduction to the８０３８６」（１９８６年４月
刊）及び「８０３８６Hardware Reference Manual」
（１９８６年刊）に記載されている。８３３８５の特性
及び動作性能はインテル社の刊行物「８２３８５High P
erformance ３２−Bit Cache Controller」（１９８７
年刊）に記載されている。

マイクロコンピユータ・システムにおいても、他のコン
ピユータ・システムと同様に、動作速度は重要な評価基
準であり、これは多くの場合、システムの価格とバラン
スしなければならない。メインフレーム・コンピユータ
及びミニコンピユータにおける動作をスピード・アツプ
するために最初に導入された多くの機構が、今では、マ
イクロコンピユータ・システムに利用されている。例え
ばキヤツシユ・メモリ・サブシステム及びパイプライン
式の動作がその例である。

あるマイクロコンピユータ・システム（例えばインテル
８０３８６を用いたもの）では、パイプライン式動作が
魅力的な動作オプシヨンである。８０３８６／８２３８
５マイクロコンピユータ・システムの場合、８２３８５
キヤツシユ制御装置は、８０３８６の対応入力にＮＡ信
号を与える。これは、所定のバス・サイクルが終了する
前に８２３８５が８０３８６にＮＡ信号を出力して、次
の動作サイクルのための情報（データ、アドレス、及び
／又は制御信号）を８０３８６が出力することを可能に
する。接続された部品と共にタイミングが調整されるの
で、もしもキヤツシユ動作がその所定の動作であれば、
所定の動作に関する情報が既にキヤツシユ・メモリによ
り受け取られており、従つて次のサイクルに対応するよ
うに８０３８６の出力情報を変化させることは、終了さ
れようとしている処理の中の動作と干渉しない。これは
また、キヤツシユ・ミス条件が発生しキヤツシユ・メモ
リではなく主記憶に対する参照が必要な状況に関しても
正しい。というのは主記憶に対するアクセスは、ラツチ
式の、従つて所定の動作に関する情報を記憶するバツフ
アを経由するからである。

また８０３８６は、動的バス・サイジングと呼ばれる方
式で動作する能力を有する。８０３８６は通常３２ビツ
トの機械である。即ちデータ・バスの幅は３２ビツトで
ある。しかし、８０３８６は、１６ビツトの装置の存在
を示すために８０３８６に与えられるＢＳ１６信号に応
答して、１６ビツトの装置（１６ビツトのデータしか転
送しない装置）と共に動作できる。ＢＳ１６信号は８０
３８６が３２ビツトの動作を行なつている場合に重要で
ある。もちろん１６ビツトの装置は、８０３８６が発生
し及び／又は受け取ることのできる３２ビツトのデータ
を１回の動作で転送することはできない。そこで２番目
の動作（サイクル）が必要であり、８０３８６はＢＳ１
６信号に応答して自動的に次の必要なサイクルを発生す
る。

８２３８５が存在する時にこのタイプの動作が成功する
ためには、８０３８６に対してＮＡ信号が不用意に発生
しないように、動作に参加する装置の特性に関する情報
を８２３８５が有している必要がある。上記インテル社
の刊行物に記載されているように、８２３８５は装置に
ついての情報をサイクルの開始時に必要とする。これと
対照的に、８０３８６はサイクル中のかなり後で装置情
報を受け取り且つそれに対応することができる。

あるマイクロコンピユータ・システムでは、装置のアド
レスをそのサイズと関連付けることによつてこの束縛が
受容されている。従つて例えば全ての３２ビツト装置は
最初の所定のアドレス範囲内により、全ての１６ビツト
装置は第２の、異なつたアドレス範囲内にある。この技
術によれば、装置のサイズはそのアドレスにより判定さ
れる。

しかし、広く種々の装置を広く種々の範囲に位置付ける
という柔軟性を要求するシステムでは、この束縛は許容
できない。そのようなシステムの１つの類はＩＢＭマイ
クロチヤネル・バスを用いたものである。

上記のタイプのシステムを含む、多くのシステムでは、
装置は、アドレスされた時にそのサイズを示す情報を返
す。しかし、８２３８５はバス・サイクルの開始時に装
置サイズの情報が利用できる必要があるので、この情報
がサイクル中に後でしか得られないようなシステムで
は、不用意なＮＡ信号の生じる可能性が存在する。

Ｃ．発明が解決しようとする課題 従つて本発明の目的は、８０３８６／８２３８５マイク
ロコンピユータ・システムにおいて、ＮＡ信号を選択的
に制御し、適当な環境の下でだけその信号が８０３８６
に結合されるような構成を提供することである。他の
（適当でない）環境では、ＮＡ信号は８０３８６に到達
するのを阻止される。ＮＡ信号が８０３８６に到達する
のを阻止する事はパイプライン動作を阻止する。即ちそ
れは与えられたサイクルが終了する以前に次のサイクル
に関する情報が生成されるのを阻止する。このＮＡ信号
の柔軟な制御を用いれば、マイクロコンピユータ・シス
テムは動的バス・サイジングを用いて動作でき、一緒に
動作している装置のサイズについてサイクルの開始時に
情報が存在しなくても、種々のサイズの装置と共に動作
することができる。

Ｄ．課題を解決するための手段 キヤツシユ動作可能（cacheable）装置、即ちキヤツシ
ユに記憶できるデータを発生する装置は、必ず３２ビツ
トの装置である。全てのそのような装置は、キヤツシユ
動作可能性を示すアドレス（特に、タグ）を有してい
る。全ての他の装置（３２ビツトの装置であろうとなか
ろうと）は、それらが発生する情報がキヤツシユ中に見
い出されない事を示すアドレスを有している。ＮＡ信号
の制御は、部分的にはキヤツシユ動作可能性に依存して
いる。特に、キヤツシユ動作可能な装置はどれも３２ビ
ツトの装置なので、キヤツシユ動作可能な装置と共に動
作する時は不用意なＮＡ信号について何の疑問もない。
さらに、キヤツシユ・ヒツトの場合、キヤツシユ動作可
能な装置（３２ビツトの装置）だけがキヤツシユ・ヒツ
トを生じるので、ＮＡ信号が適正であることに何の疑問
もない。従つて、動的バス・サイジングとパイプライン
動作を可能にする重要な特徴は、キヤツシユ動作不可能
な（non-cacheable）装置にアドレスを出す場合に８０
３８６にＮＡ信号が到達するのを阻止又は禁止すること
である。

所定のサイクルの途中で（ＮＡ信号が禁止されている場
合）、装置が３２ビツトであることが判明すると、サイ
クルは通常の方式で（パイプラインなしに）終了する。
一方、サイクルの途中で、一緒に動作中の装置が１６ビ
ツトの装置（で且つサイクルが３２ビツト・サイクル）
であることが判明すると、８０３８６は付加的な、必要
なサイクルを発生する。この動作は８２３８５に対して
完全に透明である。即ち８２３８５は２つのサイクルの
２番目を制御するのに関与しない。最後に、もし一緒に
動作している装置が８ビツトの装置であることが判明し
たならば、８０３８６は１６ビツトの装置を「見る」。
従つてそれは、装置が１６ビツトの装置である場合に記
載したのと正確に同様に動作する。言い換えると、８０
３８６は１６ビツトの装置を見るので、第１のサイクル
が終了した後（このサイクル中に、１６ビツトの装置と
一緒に動作していることが知らされる）、第２のサイク
ルが発生させられる。しかし、８２３８５に対して透明
であるのみならず、８０３８６に対しても透明に、他の
論理回路が、８０３８６の１６ビツトのサイクルの各々
を２つの８ビツトのサイクルに変換する。従つて、３２
ビツトのサイクルが８ビツトの装置に向けられている場
合、８２３８５は動作に全く関与せず、８０３８６は２
つの１６ビツト・サイクルを発生し、そして他の論理回
路が８０３８６の１６ビツト・サイクルの各々に対して
動作し、２つの８ビツト・サイクルを発生する。

従つて、１つの態様によれば、本発明は、係属中の動作
の終了前に次アドレス信号に応答してパイプライン式の
命令の順序制御を行なうマイクロコンピユータ・システ
ムを提供する。このマイクロコンピユータ・システム
は、所定のビツト幅のプロセツサと、ローカル・バスに
より上記プロセツサに結合された上記所定のビツト幅の
キヤツシユ・メモリ・サブシステムと、上記ローカル・
バスを上記所定のビツト幅を有する他の構成要素及び狭
いビツト幅の少なくとも１つの構成要素に接続する別の
バスとを有し、上記所定のビツト幅を有する上記構成要
素のあるものは上記キヤツシユ・サブシステムに関連し
たアドレス範囲にアドレスを有し、狭いビツト幅の上記
の少なくとも１つの構成要素は上記キヤツシユ・サブシ
ステムに関連するアドレス範囲外のアドレスを有し、上
記マイクロコンピユータ・システムはさらに、上記ロー
カル・バス上に出力されたアドレスに応答して、上記出
力されたアドレスが上記キヤツシユ・メモリ・サブシス
テムに関連した上記アドレス範囲内に存在するか否かを
示す信号を発生するアドレス・デコーダ、及び上記アド
レス・デコーダ手段からの上記信号に応答して、上記ア
ドレス・デコーダ手段が出力されたアドレスを上記キヤ
ツシユ・サブシステムに関連する範囲外であることを示
さなければ上記マイクロプロセツサへパイプライン動作
のために次アドレス信号を発生する論理装置を有する。

Ｅ．実施例 第２図は、本発明が適用できる代表的なマイクロコンピ
ユータ・システムを示す。図のように、マイクロコンピ
ユータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニツト
３０は（通常のビデオ表示装置などの）モニタ２０に接
続され、それを駆動する。システム・ユニツト３０はキ
ーボード４０やマウス５０などの入力装置にも接続され
ている。印刷装置６０などの出力装置もシステム・ユニ
ツト３０に接続することができる。最後に、システム・
ユニツト３０は、デイスク駆動装置７０など１つまたは
複数のデイスク駆動装置を含んでいる。以下で説明する
ように、システム・ユニツト３０はキーボード４０やマ
ウス５０などの入力装置及びデイスク駆動装置７０など
の入出力装置に応答して、モニタ２０や印刷装置６０な
どの出力装置を駆動するための信号を供給する。もちろ
ん、当業者なら知つているように、他の通常の構成要素
も対話できる形でシステム・ユニツト３０に接続でき
る。本発明によれば、マイクロコンピユータ・システム
１０は、（以下で具体的に説明するように）キヤツシユ
・メモリ・サブシステムを含んでおり、プロセツサ、キ
ヤツシユ制御装置及びキヤツシユ・メモリを相互接続す
るＣＰＵローカル・バスがあり、ＣＰＵローカル・バス
はバツフアを介してシステム・バスに接続されている。
システム・バスは、キーボード４０、マウス５０、デイ
スク駆動装置７０、モニタ２０、印刷装置６０などの入
出力装置に接続され、それらと対話する。さらに、本発
明によれば、システム・ユニツト３０は、システム・バ
スと他の入出力装置の間を相互接続するためのマイクロ
・チヤネル（ＴＭ）アーキテクチヤにより構成された第
３のバスも含むことができる。

第３図は、本発明による代表的なマイクロコンピユータ
・システムの様々な構成要素を示す概略的構成図であ
る。ＣＰＵローカル・バス２３０（データ線、アドレス
線及び制御線を含む）は、（８０３８６などの）マイク
ロプロセツサ２２５、（８２３８５キヤツシユ制御装置
を含む）キヤツシユ制御装置２６０及びランダム・アク
セス・キヤツシユ・メモリ２５５の接続を行なう。ＣＰ
Ｕローカル・バス２３０にはバツフア２４０も接続され
ている。バツフア２４０はそれ自体システム・バス２５
０に接続され、システム・バス２５０はやはりアドレス
線、データ線及び制御線を含んでいる。システム・バス
２５０は、バツフア２４０と他のバツフア２５３の間に
ある。システム・バス２５０は、バス制御／タイミング
要素２６５及びＤＭＡ制御装置３２５にも接続されてい
る。アービトレーシヨン制御バス５００はバス制御／タ
イミング要素２６５と中央アービトレーシヨン機構３３
５を接続する。主記憶装置３５０も、システム・バス２
５０に接続されている。主記憶装置は、メモリ制御要素
３５１、アドレス・マルチプレクサ３５２及びデータ・
バツフア３５３を含んでいる。これらの要素は、第１図
に示すようにメモリ要素３６１ないし３６４と相互接続
されている。アドレス線３９０はアドレスマルチプレク
サ３５２をメモリ要素３６１ないし３６４に結合する。
メモリデータ線４００はデータバツフア３５３をメモリ
要素３６１ないし３６４に結合する。

別のバツフア２６７が、システム・バス２５０とＩ／Ｏ
サブシステム２００のプレーナー・バス２７０の間に接
続されている。プレーナー・バス２７０は、アドレス
線、データ線及び制御線を含んでいる。プレーナー・バ
ス２７０に沿つて（モニタ２０を駆動するのに使用され
る）表示アダプタ２７５、クロツク２８０、追加のラン
ダム・アクセス・メモリ２８５、（直列入出力動作に使
用される）ＲＳ２３２アダプタ２９０、（印刷装置６０
を駆動するのに使用できる）印刷装置アダプタ２９５、
タイマ３００、（デイスク駆動装置７０と協働する）デ
イスケツト・アダプタ３０５、割込み制御装置３１０、
読取り専用メモリ３１５など、様々な入出力アダプタや
その他の構成要素が接続されている。バツフア２５３
は、マイクロ・チヤンネル（ＴＭ）ソケツトで代表され
るマイクロ・チヤンネル（ＴＭ）バス３２０などオプシ
ヨン機構バスとシステム・バス２５０の間のインターフ
エースをもたらす。メモリ３３１などの装置をバス３２
０に接続することができる。

バツフア２５３（システム・バス２５０の一方の側に結
合される）は、一方ではマイクロチヤネル・バス３２０
のマイクロチヤネル・ソケツト３３０に結合されてい
る。バス３２０は３２ビツト装置、１６ビツト装置及び
８ビツト装置を含む種々のサイズの装置を接続できる。
典型的なメモリ装置３３１がバス３２０に結合されてい
るのが図示されている。このバスの利点の１つは、ユー
ザが種々の装置を異なつたソケツトに任意に挿入できる
柔軟性が与えられることである。それらの装置の混在及
びそれらがどのソケツトにも挿入される事は固定的なア
ドレシング割り振りを不可能にするが、これが本発明の
必要な主な理由である。本発明が存在しなければ、ここ
で述べたような８０３８６／８２３８５マイクロコンピ
ユータ・システムは、パイプライン動作を用いることが
完全に妨げられるか、又は不用意な又は不適当なパイプ
ライン動作によつて誤動作が生じるであろう。

第４図は、製造業者により勧められているようなＮＡ
（次アドレス）信号の発生及び使用に関する、８０３８
６と８２３８５との間の選択された相互接続を示す。よ
り具体的には、ＣＰＵローカル・バス２３０とシステム
・バス２５０との間のインターフエースはバツフア２４
０であり、その構成要素は制御バツフアＤＬ（データ
用）及びＡＬ（アドレス用）を含む。第４図に示すよう
に、ＣＰＵローカル・バスのデータ部分（ＣＰＵＬＢ
Ｄ）は、ＣＰＵローカル・バスの側でのＤＬに関する１
つの入力／出力接続である。同様に、システム・バス２
５０のデータ部分ＳＢＤは、システム・バス２５０の側
でのＤＬに対する入力／出力接続である。バツフアＤＬ
は、その入力信号ＬＤＳＴＢ、ＢＴ／Ｒ及びＤＯＥによ
り制御される。ＬＤＳＴＢはデータをＤＬ中にラツチさ
せ、ＤＯＥはＤＬの出力をエネーブルする。入力を受け
取る方向（ＣＰＵローカル・バス２３０又はシステム・
バス２５０）及び出力が向けられる方向（システム・バ
ス２５０又はＣＰＵローカル・バス２３０）はＢＴ／Ｒ
により決定される。

同様に、バツフアのアドレス部分ＡＬは、ＣＰＵローカ
ル・バスのアドレス部分（ＣＰＵＬＢＡ）から入力を受
け取り、システム・バス２５０のアドレス部分（ＳＢ
Ａ）に出力を与える。同様に、バツフアのＡＬ部分は２
つの信号ＢＡＣＰ及びＢＡＯＥにより制御され、前者は
ＣＰＵＬＢＡからのアドレス情報をＡＬにラツチし、後
者はシステム・バス２５０への出力をエネーブルする。
制御信号ＬＤＳＴＢ、ＤＯＥ、ＢＡＣＰ及びＢＡＯＥは
８２３８５によつて供給される。

ＣＰＵローカル・バス２３０のアドレス部分ＣＰＵＬＢ
Ａは、８０３８６から生じ、ＣＰＵローカル・バスのデ
ータ部分ＣＰＵＬＢＤは８０３８６から生じまたそこで
終端する。

８２３８５はＮＡ信号を発生する時に２つの付加的な信
号Ｘ１６及びＮＣＡを使用する。Ｘ１６信号は、一緒に
動作している装置が１６ビツトか又は３２ビツトの装置
かを示す。信号Ｘ１６の１つのソースはローカル・バス
・アドレス・デコーダ（ＬＢＡＤ）である。さらに、製
造業者は信号ＢＳ１６が信号Ｘ１６に結合されることを
勧めている。信号ＢＳ１６は８０３８６への入力であ
り、８０３８６に対して、一緒に動作している装置が１
６ビツトか３２ビツトかを示す。信号ＢＳ１６のソース
は、ＭＡＤ等の装置アドレス・デコーダである。ＭＡＤ
は、システム・バス２５０又はそれに結合されたバス２
７０又は３２０等の任意の他のバスに結合された任意の
装置のアドレス・デコーダを表す。ＭＡＤ等の装置が、
ＭＡ等のバスのアドレス部分上のアドレスを認識する
と、それは信号ＢＳ１６を返す。これは装置が１６ビツ
トか３２ビツトかに依存して高又は低になる。

キヤツシユ動作不可能アドレス（ＮＣＡ）は、出力され
たアドレスがキヤツシユ動作可能アドレスか否かを示
す、８２３８５への他の入力である。キヤツシユ動作可
能アドレスとは、キヤツシユ・サブシステムと適合性が
あり従つて３２ビツト装置である装置に関するアドレス
と定義される。この信号は、ＣＰＵローカル・バス２３
０のアドレス部分からの入力によりキヤツシユ・アドレ
ス・デコーダ（ＣＡＤ）により生成される。（８２３８
５の）製造業者は、８２３８５へのこの入力を用いるこ
とによりメモリの一部をキヤツシユ動作不可能として取
つておくことができる事を示唆している。

第４図に示した構成は、下記の環境のいずれか１つの下
での（ＮＡ信号を用いることによる）効果的なパイプラ
イン動作を提供している。

1)システム・バス２５０又はそれに結合されたいずれか
のバスに対して接続された全ての装置が３２ビツト装置
である場合、又は 2)バス・サイクルの開始時に信号Ｘ１６が利用可能であ
る限り、システム・バス２５０又はそれに結合された任
意のバスに接続された装置が３２ビツト又は１６ビツト
の装置である場合。

所定のバス・サイクルの開始時にＸ１６信号が得られる
時、その情報に基いて８２３８５は、ＮＡ信号が適当か
どうかを判断し、不適当な場合にはＮＡ信号を生成しな
い。例えば８０３８６が３２ビツト装置と一緒に動作し
ている場合、ＮＡ信号は、通常、パイプライン式動作を
達成するために所定サイクルの完了に先立つて生成され
る。一方、装置が１６ビツトの場合、ＮＡ信号は生成さ
れず、１６ビツトの装置と共に適当な動作を行なうため
に８０３８６が第２の必要なサイクルを発生することを
可能にする。

しかし、あるバス・システムのアーキテクチヤ（例えば
マイクロチヤネル・バス）は、８ビツト及び１６ビツト
及び３２ビツトの装置の混在を提供する。信号ＢＳ１６
は、典型的な装置ＭＡＤがバス・サブシステム上のアド
レスを認識した後のある時間まで、返されないので、そ
れはＮＡ信号を発生するかどうかを判定する時に８２３
８５が考慮する程に充分に早期に発生しない。従つて、
マイクロチヤネル・バスにより示されるような柔軟性を
有するバス・サブシステムを用いると、特にＮＡ信号の
発生において、８２３８５の特性によりそれが不適合に
なる。

第１図は第４図と類似のブロツク図であるが、本発明に
従つて使用するために変更されている。第１図に示す装
置の動作を説明する前に、第４図と第１図との間の相違
を説明する。

１つの主要な相違は、信号Ｘ１６及び８２３８５からの
ＮＡがもはや使用されていない事である。

さらに、新しい論理要素ＣＬが８２３８５と８０３８６
との間に介在している。論理要素ＣＬはＣＰＵＮＡ信号
（８２３８５からの不使用のＮＡ信号に取つて替わる）
を発生する。論理ユニツトＣＬは、８２３８５からのＢ
ＡＤＳ信号（キヤツシユ・ミスの有無を示す）及びＣＡ
ＤＲからのＮＣＡ信号に応答する。また論理要素ＣＬ
は、システム・バス・サイクルが読取か書込みかを示す
入力ＢＷ／Ｒも有する。ＢＷ／Ｒは本発明の実施例で使
われているが、不可欠な信号ではない。

デコーダＣＡＤＲは、ＣＰＵＬＢＡのビツトＡ１７〜Ａ
２６及びＡ３１からの入力に加えて、（３ビツトの）プ
ログラマブル・キヤツシユ動作可能性ビツト（ＰＣＢ）
を受け取る。実際に構成された実施例では、これらの３
つのビツトの最初のものは、ＲＯＭ空間のキヤツシング
を可能にする判定を表現する。２番目のビツトは、デコ
ーダＣＡＤＲが、デコードされた情報に基きＮＣＡを出
力するか又は、ＣＰＵＬＢＡ上に出力されたアドレスに
無関係に全てのアクセスをキヤツシユ不可能と宣言す
る、即ちＮＣＡを出力することのいずれかを可能にす
る。最後に３番目のビツトは、１つの状態では、アドレ
ス空間０〜８メガバイトがキヤツシユ可能でありアドレ
ス空間８〜１６メガバイトがキヤツシユ不可能であるこ
とを示す。他方の状態では、そのビツトは、０〜１６メ
ガバイトの範囲内のアドレス空間が全てキヤツシユ可能
であることを示す。もし所望であれば、このビツトの効
果は、単に最初の１６メガバイトの状態をそれに続く１
６メガバイトの範囲に反映させることにより、拡大する
ことが可能である。もちろん、これらの特定のキヤツシ
ユ可能性インジケータの使用は本発明にとつて本質的で
はない。しかし、ＣＡＤＲがその入力を迅速にデコード
してＮＣＡを発生するようにＣＡＤＲを構成することは
重要である。現実に構成された実施例では、ＣＰＵＬＢ
Ａ上の有効なアドレスからＮＣＡの発生のための時間巾
は非常に短かく、 １０ナノ秒のオーダーである。

第４図と第１図との間のさらに別の主要な相違点は、典
型的ＭＡＤが今度は、単一のＢＳ１６信号（第３図の場
合のように）を発生せずに、２つの信号ＣＳ３２及びＣ
Ｓ１６を発生することである。これによりＭＡＤは、そ
れ自身を３２ビツト装置、１６ビツト装置又は８ビツト
装置として識別することが可能になる。信号ＣＳ３２は
フリツプフロツプＦＦへの入力であり、これはＢＳ１６
信号を発生させるために使われる。ＢＳ１６信号は、Ｍ
ＡＤが３２ビツト装置の場合は１状態であり、ＭＡＤが
８ビツト又は１６ビツトの装置の場合は別の状態にな
る。ＣＳ３２又はＣＳ１６のどちらも発生しない場合、
省略時解釈により装置は８ビツト装置である。

これまで参照してきた論理方式を以下に再録する。その
中で、記号は下記の意味を有する。記号 定義 ／ 否定 ：＝ 記録項（等号） ＝ 組み合せ項（等号） ＆ 論理積 ＋ 論理和 /BT2：=BUSCYC385 & PIPECYC385 & /BADS & CLK & BT2 (1) + BUSCYC385 & /PIPECYC385 & BADS & CLK & NACACHE & BT2 + MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY + /MISSI & /BREADY & /BUSCYC385 & CLK + /BT2 & BREADY & NACACHE + /CLK & /BT2 /BUSCYC385:＝BUSCYC385 & /BADS & CLK (2) + BUSCYC385 & /PIPECYC385 & CLK + BUSCYC385 & /BT2 & CLK + /BUSCYC385 & BREADY + /BUSCYC385 & /CLK /CPUNA:＝/MISS1 & CLK & CPUNA & / NACACHE (3) + /MISS1 & CLK & CPUNA & /BREADY & / BUSCYC385 + /CPUNA & /CLK + /CPUNA & /MISS1 & CLK + /CPUNA & CLK & BREADY + /CPUNA & BUSCYC385 & NACACHE & CLK /MISS1:＝MISS1 & BUSCYC385 & CPUNA & /BADS & /(BW/R) & CLK & NCA (4) + MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY + /MISS1 & /CLK + /MISS1 & BREADY /PIPECYC385:＝PIPECYC385 & /BADS & / BUSCYC385 & CLK & /BREADY (5) + PIPECYC385 & /MISS1 & BT2 & / BUSCYC385 & CLK & /BREADY + /PIPECYC385 & /CLK 以上の論理方程式において、下記の信号が、前掲のイン
テル社の刊行物中に記載又は参照されている。

ＢＡＤＳ ＢＲＥＡＤＹ （ＢＷ／Ｒ） 実際にはＢＷ／Ｒとして参照されてい
る。括弧は項全体が１つの信号であることを示すために
使われている。

ＣＬＫ （Ｗ／Ｒ） 実際にはＷ／Ｒとして参照されている。括
弧は項全体が１つの信号であることを示すために使われ
ている。

ＢＡＤＳは、活性の時、システム・バス２５０上の有効
なアドレスを示す。ＢＲＥＡＤＹはシステム・バス２５
０からＣＰＵローカル・バス２３０へのレデイ信号であ
る。ＢＷ／Ｒはシステム・バス２５０の読取又は書込を
定める。ＣＬＫは、プロセツサ２２５と同相のプロセツ
サ・クロツク信号である。（Ｗ／Ｒ）はＣＰＵローカル
・バス２３０に関する通常の書込又は読取信号である。

式(1)〜(5)は、 ＢＴ２ ＢＵＳＣＹＣ３８５ ＣＰＵＮＡ ＭＩＳＳ１ ＰＩＰＥＣＹＣ３８５ を、定義済みの信号、前掲のインテル社の刊行物に記載
された信号、及びＮＣＡ及びＮＡＣＡＣＨＥにより定義
している。

ＢＴ２はシステム・バス２５０の状態を反映する。状態
ＢＴ２は、前記インテル社の刊行物に定義された状態で
ある。

ＢＵＳＣＹＣ３８５もシステム・バス２５０の状態を反
映する。それは、バス状態がＢＴ１、ＢＴ１、ＢＴ１Ｐ
の場合に高であり、バス状態がＢＴ２、ＢＴ２Ｐ及びＢ
Ｔ２Ｉの場合に低である。（これらは同様にインテル社
の前記刊行物に記載されたバス状態である。） ＣＰＵＮＡは、８０３８６にパイプライン動作を可能に
する信号である。これは８２３８５からのＮＡ信号に置
き替わる信号である。

ＭＩＳＳ１は、キヤツシユ可能な装置へ読込まれる６４
ビツトを取り扱うための２重サイクル中の最初のサイク
ルを定める時に活性になる。

ＰＩＰＥＣＹＣ３８５、ＢＴ１Ｐ（これは前記インテル
社の刊行物に示されているバス状態である）の期間中に
活性になる。

ＮＣＡは、活性な時に、キヤツシユ動作可能なアクセス
を示すために、ＣＰＵローカル・バス２３０上のアドレ
ス部分をデコードすることにより形成される信号であ
る。キヤツシユ動作可能性は、タグ成分（Ａ３１〜Ａ１
７）及びプログラム可能な情報（どのタグがキヤツシユ
動作不可能なアドレスではなくキヤツシユ動作可能であ
ると解釈するかを定義する）により決定される。

ＮＡＣＡＣＨＥはＢＮＡ信号に類似した信号である。Ｂ
ＮＡは、ＣＰＵローカル・バス２３０から次のアドレス
を要求するシステム生成信号であり、前記のインテル社
の刊行物に記載されている。ＮＡＣＡＣＨＥは、ＢＮＡ
が３２Ｋキヤツシユに関して形成されるがＮＡＣＡＣＨ
Ｅは６４Ｋキヤツシユに関して形成される点でのみ、Ｂ
ＮＡと異なつている。キヤツシユ・メモリが３２Ｋであ
る限り、前記インテル社の刊行物に記載されているよう
にＮＡＣＡＣＨＥ信号はＢＮＡ信号により置き替えるこ
とができる。

式(3)を見ると、第１行及び第２行にセツト項が見い出
される。第１行の項はパイプライン動作を示す。／ＭＩ
ＳＳ１は３２ビツト動作を示し、従つてＣＰＵＮＡは適
当である。第２行の項は、パイプラインなしに早期に終
了するサイクル、例えば／ＢＲＥＡＤＹである。式(4)
を参照すると、第１行及び第２行の項はセツト項であ
る。両者共にＮＣＡに依存する。

第５図はバツフア及びデコーダ２５４（バス２７０に付
属）並びにバツフア２５３（マイクロチヤネル・バス３
２０に付属）に関連した装置の詳細である。既に述べた
ように、第１図の装置は、３２ビツトのサイクルが８又
は１６ビツトの装置に向けられる時に２つの１６ビツト
のサイクルを供給し、従つて８２３８５に対して透明な
方式で動作する。第５図の装置は、８０３８６に対して
透明な方式で、８ビツト装置に向けられた各１６ビツト
のサイクル毎に２つの８ビツトのサイクルを発生させる
ために用いられている。

より具体的には、この装置は制御論理ＣＬＡ、シーケン
サＳ、及びデータ線の選択的な一方をデータ線の他方に
結合する被制御結合器ＡＬＳを含む。より具体的には、
第５図に示すように、信号ＤＩＲ及び／Ｇの制御の下
に、下位８ビツト（Ｄ０〜Ｄ７）を第２のセグメント
（Ｄ８〜Ｄ１５）に結合することができる。さらに、転
送の方向（左から右へ、又はその逆）もＤＩＲにより制
御される。

より具体的には、８０３８６により生成される１６ビツ
トのサイクル中に、データがデータ・バスの下位１６ビ
ツト上に置かれる。８０３８６により生成された１６ビ
ツトのサイクルを、適当なＭＡＤのための２つの８ビツ
トのサイクルに変換するために、第５図にに示したハー
ドウエアは、１６ビツトの動作が８ビツト装置ＭＡＤに
は２つの８ビツト動作のように見えるようにする一方、
８０３８６には２つの８ビツト・サイクルが単一の１６
ビツト・サイクルのように見えるようにする。

制御論理ＣＬＡは、変換サイクル制御のためにデコード
機能を実行する。それは変換サイクルが生じなければな
らない時を検出し、データ・バスの下位８ビツトをデー
タ・バスの２番目の８ビツト・セグメントに結合するＡ
ＬＳのＧＡＴＥ２４５及びＤＩＲ２４５の信号を制御す
る。ＣＬＡに関する論理式は後述する。変換サイクルの
条件が検出されると、信号ＤＡＴＡＣＯＮＶがシーケン
スを活性化する。信号ＣＳ１６は、不活性の時、８ビツ
ト装置の存在、従つて変換の必要性を知らせる。信号Ｃ
Ｓ１６は、活性の時、１６ビツト又は３２ビツトの装置
を示す。Ｑ１は、変換サイクルの最初の半分の終了を示
すためにシーケンス中で使用される。信号ＤＡＴＡＣＯ
ＮＶ及びＱ１はシーケンサＳへの入力である。シーケン
サＳは２つの機能を実行する。１つは、サイクルの第２
の半分が開始するまで８０３８６を非レデイ状態に保持
することである。ＡＲＤＹＥＮは、８０３８６にサイク
ルを終了させないように、論理１に駆動される。また、
シーケンサは、１つの８ビツト・サイクルの終了及び２
番のサイクルの開始を生じさせる。ＡＬＴＡＬＥは論理
１をＡ０アドレス線にクロツクし、待機状態ジエネレー
タを再始動させる。ＣＮＴＬＯＦＦは活性のコマンド信
号を不活性にし、そして再び活性にして、１つのサイク
ルの終了と他のサイクルの開始を生じさせる。ＣＯＮＶ
Ａ０は、変換サイクルの第２半分に関してＡ０を論理１
にするためにＡ０アドレス・ラッチへの入力として使わ
れる。

完全な１６ビツト−８ビツト変換サイクルは、時間及び
機能において、２つの連続した８ビツト・サイクルと等
価である。

これまで参照し、第５図に示されている信号は、下記の
ように定義される。

ＭＥＭＣＳ１６ １６ビツト・メモリ装置選択 （Ｉ／ＯＣＳ１６） １６ビツトＩ／Ｏ装置選択。括弧
は、この表現が単一の信号に関することを示すために使
われている。

ＡＥＮ１、ＡＥＮ２ ＤＭＡコントローラからのアドレ
ス・エネーブル。

ＭＥＭＲ、ＭＥＭＷ ＣＰＵコマンド信号 ＩＯＲ、ＩＯＷ ＣＰＵコマンド信号 ＸＢＨＥ バス高エネーブル。これはデータがデータ・
バスの高位８ビツト・セグメント上に現れるべき時を示
す。

ＸＡ０ 最下位アドレス線。

Ｑ１ 待機状態ジエネレータ出力（２番目の状態の出
力）。

Ｄ０〜Ｄ７ データ・バスの下位８ビツト・セグメン
ト。

Ｄ８〜Ｄ１５ データ・バスの２番目の８ビツト・セグ
メント。

ＡＲＤＹＥＮ レデイ同期回路に対する非同期的レデイ
・エネーブル。２つの８ビツト・サイクルを発生させる
ために変換サイクルにおいて待機状態を付加する。

ＡＬＴＡＬＥ（活性時に高） 代替アドレス・ラツチ。
Ａ０を論理１にクロツクし、待機状態ジエネレータを第
２の８ビツト転送のために再始動する。

ＣＯＮＶＡＯ（活性時に高） 変換サイクルＡ０。Ａ０
が２番目の８ビツト・サイクルに関して増計数するよう
に、Ａ０アドレス・ラツチに論理１を与える。

ＣＮＴＬＯＦＦ 制御オフ。１つの８ビツト・サイクル
を終了させ２番目の８ビツト・サイクルを開始させるた
めに３クロツクの間、活性コマンド信号をターン・オフ
する。またＣＮＴＬＯＦＦは、最初の８ビツト転送の時
に（読取サイクル中に）ＣＰＵに下位データ・バスをラ
ツチするためにも使われる。

システム・バスのインターフェース・ユニットへの入
力。

/GATE 245:＝MEMCS16 & AEN1 & AEN2 & / MEMR & /XBHE & XA0 (6) + MEMCS16 & AEN1 & AEN2 & /MEMW & / XBHE & XA0 + (I/OCS16) & AEN1 & AEN2 & /IOR & / XBHE & XA0 + (I/OCS16) & AEN1 & AEN2 & /IOW & / XBHE & XA0 + /AEN1 & /MEMCS16 & /XBHE & /IOR + /AEN1 & /MEMCS16 & /XBHE & /MEMR /DIR245:＝/AEN1 & /MEMR (7) + AEN1 & AEN2 & /XBHE & /MEMW + AEN1 & AEN2 & /XBHE & IOW /DATA CONV:＝MEMCS16 & AEN1 & AEN2 & / MEMR & Q1 & /XBHE & /XA0 (8) + MEMCS16 & AEN1 & AEN2 & /MEMW & Q1 & /XBHE & /XA0 + (I/OCS16) & AEN1 & AEN2 & /IOR & Q1 & /XBHE & /XA0 + (I/OCS16) & AEN1 & AEN2 & /IOW & Q1 & /XBHE & /XA0 第７図は、ラツチＤＬ、システム・バス２５０とＣＰＵ
ローカル・バス２３０との間の入力／出力接続及び制御
信号ＬＥＤＭＡの詳細を示している。第６図は、信号Ｌ
ＥＤＭＡを、ＣＰＵローカル・バス２３０上の他の信号
（第６図の上部１／３に「８２３８５ローカル・バス信
号（２５ＭＨｚ）」と表示）、オプシヨン機構バス３２
０上の信号（「マイクロチヤネル・バス３２０信号」と
表示）及びシステム・バス２５００上の信号（図の下部
１／３に「ＤＭＡ信号」と表示）に関係付けられてい
る。第６図の上部１／３に示されているように、ＣＰＵ
ローカル・バス２３０は同期的にクロツクされるバスで
ある（クロツクＣＰＵＣＬＫ２及びＣＰＵＣＬＫが関連
している）。中央の部分（第６図の主要部分を構成す
る）は、ＣＰＵローカル・バス２３０上の単一のサイク
ルを示している。サイクルの開始は左端の垂直線により
示され、サイクルの終りは右端の垂直線により示されて
いる。第６図の下部１／３に示されるように、ＣＰＵロ
ーカル・バス２３０上でサイクルが開始すると、システ
ム・バス２５０からバス３２０に延びるサイクルに関し
て、コマンド信号ＳＳ０＊及びＳＳ１が活性（低）にな
る。その後すぐに、アドレスがバツフア２５３（ＡＤＬ
＊と表記）にラツチされる。その後、信号ＣＭＤ＊も活
性（低）になる。システム・バス２５０及びオプシヨン
機構バス３２０上のＤＭＡサイクルの開始を定めるのは
この時点である。これは第６図の下部１／３に延びる第
３の垂直線（左側）の続きにより示される。ＤＭＡサイ
クルの開始後すぐに、信号ＤＭＡＳ０及びＤＭＡＳ１が
活性（低）になる。第６図に示すように、信号ＤＭＡＲ
ＤＹ＊はその後状態を変える。ＤＭＡＲＤＹ＊の次の遷
移の時（下方への遷移）、必要なデータはシステム・バ
ス２５０上に置かれる。従つて、信号ＬＥＤＭＡは状態
を変化させる（上方への遷移）。これはシステム・バス
２５０上のデータをラツチＤＬにラツチさせる効果を有
する。ＬＥＤＭＡにおける状態の変化を生じさせるのと
同じ遷移が（第６図の矢印に示すように）ＢＲＥＡＤＹ
＊に対しても影響を有する。言い換えると、ＤＭＡＲＤ
Ｙ＊が低であるとサンプルされると、必要なデータは既
にラツチＤＬにラツチされており、ＤＭＡチヤネルはバ
ス２５０を解放している。例えば第６図に示すように、
ＤＭＡＲＤＹ＊の遷移はＢＲＥＡＤＹ＊の遷移に先行す
る。ＢＴ２の次の上方遷移の時に、ＣＰＵサイクルは完
全に終了できる。（これは第６図の右端の垂直線であ
る。）第６図に示すように、ＣＰＵサイクルの終了は
（マイクロチヤネル・バス３２０上の）ＣＭＤ＊の状態
変化を生じ、またＬＥＤＭＡを解放する効果も有する。
というのはサイクルの終了時にＣＰＵ２２５がラツチＤ
Ｌからデータを受け取つたからである。

これまで、ＣＰＵサイクルの終了に先行するもの及びＣ
ＰＵサイクルの終了に必要なものは先行するＤＭＡサイ
クルの終了であることを説明した。この事は、ＣＰＵが
次のサイクルを開始する（第６図の右端の垂直線の右
側）時、ＤＭＡサイクルが早期に完了し、従つてＤＭＡ
サイクルの途中で駆動されていたデータがバスに存在し
ないことが保証される。

従つて本発明は、適当な時にＣＰＵＮＡを選択的に発生
することにより、（マイクロチヤネル・バス３２０に不
可欠の柔軟性を提供する）動的バス・サイジングとパイ
プライン動作との間の調停をはかつている。前述のよう
に、ＣＰＵＮＡは、係属中のサイクルの終了に先立つて
ＣＰＵＮＡが生じる場合は、キヤツシユ動作可能アクセ
スの検出に依存する。一方、キヤツシユ動作不可能アク
セスが検出された場合は、パイプライン動作が制御さ
れ、即ちサイクルが終了した事をシステム・バス２５０
が示す（ＢＲＥＡＤＹが出力される）までＣＰＵＮＡは
出力されない。

同時に、バツフアＤＬを通じて同期的ＤＭＡ機構と同期
的（但し異なつたクロツクにより駆動される）ＣＰＵロ
ーカル・バスの間で調停中が形成される。ＤＭＡサイク
ルがＣＰＵローカル・バス２３０により開始される間、
ＣＰＵローカル・バス２３０上のサイクルはＤＭＡサイ
クルの終了後まで終了しない。

Ｆ．発明の効果 本発明を用いれば、マイクロコンピユータ・システムで
１６ビツト及び３２ビツトの周辺装置の混在と種々のア
ドレスへの割付けが可能になり且つアドレス・パイプラ
イン動作を行なうことが可能になる。

【図面の簡単な説明】

第１図は本発明の実施例に従つた８０３８６と８２３８
５との間の接続を示すブロツク図、 第２図は典型的なマイクロコンピユータ・システムの全
体図、 第３図は本発明を用いた典型的なマイクロコンピユータ
・システムの主要部の詳細なブロツク図、 第４図は従来方式による８０３８６と８２３８５との間
の接続を示すブロツク図、 第５図は８２３８５及び８０３８６に対して透明な１６
−８ビツト・サイクル変換を処理する装置の詳細なブロ
ツク図 第６図はシステム・バス上に生じうる競合を避けるよう
にいかにして同期的ＤＭＡサブシステムがＣＰＵローカ
ル・バスにインターフエースされるかを示すためのラツ
チＤＬ及びその制御信号ＬＥＤＭＡに関するタイミング
図、 第７図はラツチＤＬ及びその制御信号ＬＥＤＭＡに関す
るブロツク図である。

フロントページの続き (72)発明者 マーク・エドワード・デイーン アメリカ合衆国フロリダ州デルライ・ビイ ーチ、ビイーチウツド・ロード5054番地 (56)参考文献 特開 昭63−193230（ＪＰ，Ａ) 特開 昭62−40555（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロ・コンピュータ・システムであっ
   て、ＣＰＵ（２２５）と、 キャッシュ・サブシステム（２６０及び２５５）と、 前記ＣＰＵと前記キャッシュ・サブシステムを接続する
   ローカル・バス（２３０）と、 前記ローカル・バスに接続するシステム・バス（２５
   ０）と、 前記ＣＰＵの動作を制御するロジック手段（図１のＣＬ
   及びＭＡＤ）と、 前記ロジック手段と共に前記ＣＰＵの動作を制御するア
   ドレス・デコーダ（図１のＣＡＤＲ）と、を含み、 前記ＣＰＵ、前記キャッシュ・サブシステムと前記ロー
   カル・バスは同じバス巾を持ち、 前記ＣＰＵは、機能ユニットに対するデータ転送命令を
   実行する手段と、前記命令の実行中に前記ローカル・バ
   ス上に前記機能ユニットのアドレスを生成する手段を含
   み、 前記システム・バスは、前記データ転送命令の実行中
   に、前記ＣＰＵと前記機能ユニットの間でデータを転送
   し、 前記キャッシュ・サブシステムは、前記キャッシュ・サ
   ブシステムと同じデータ巾をもつ前記機能ユニットに割
   り当てるアドレス領域を含み、前記アドレス領域の外側
   のアドレス領域は、前記キャッシュ・サブシステムと同
   じデータ巾、または小さいデータ巾をもつ機能ユニット
   に割り当てるアドレス領域を含み、 前記ＣＰＵは、次の命令サイクルを初期化する手段を含
   み、 前記アドレス・デコーダは、前記データ転送命令の実行
   中に、前記ＣＰＵによって前記ローカル・バス上に生成
   された前記機能ユニットのアドレスが、前記キャッシュ
   ・サブシステムのアドレス領域の内側か外側かを判断
   し、 前記ロジック手段は、前記アドレス・デコーダに応答
   し、デコードされたアドレスが前記アドレス領域の内側
   の場合は、実行中の命令サイクルが完了する前に、次の
   命令の準備を前記ＣＰＵに許可し、また、デコードされ
   たアドレスが前記アドレス領域の外側の場合は、実行中
   の命令サイクルが完了するまで、次の命令の準備を前記
   ＣＰＵに延期する、 ことを特徴とするマイクロ・コンピュータ・システム。