DE68918754T2

DE68918754T2 - Datenverarbeitungsgerät mit selektivem Befehlsvorausholen.

Info

Publication number: DE68918754T2
Application number: DE68918754T
Authority: DE
Inventors: Ralph Murray Begun; Patrick Maurice Bland; Mark Edward Dean
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-05-26
Filing date: 1989-05-25
Publication date: 1995-04-27
Anticipated expiration: 2009-05-26
Also published as: AU615055B2; AU3409989A; KR890017604A; BE1002768A4; EP0343988A2; HK11492A; IT8920648A0; FI95175B; ES2063818T3; DE3914265C2; CN1037976A; DK169492B1; DK189489D0; KR930002321B1; JPH02146645A; MX173139B; AR242671A1; SE8901307L; GB2219110B; EP0343988A3

Description

Die vorliegende Erfindung betrifft ein Datenverarbeitungsgerät mit selektivem Befehlsvorausholen
Hintergrundinformationen zum 80386, seinen Eigenschaften und seiner Verwendung in Mikrocomputersystemen mit Cachespeichersubsystemen sind in "Introduction to the 80386", April 1986, und im 80386 Hardware Reference Manual (1986) beschrieben. Die Eigenschaften und die Betriebsleistung des 82385 sind in der Publikation "82385 High Performance 32-Bit Cache Controller" (1987) beschrieben. Alle diese Publikationen werden von der Intel Corporation produziert.
Bei Mikrocomputersystemen, wie auch bei anderen Computersystemen, ist die Arbeitsgeschwindigkeit ein wichtiges Kriterium, das in den meisten Fällen gegen die Kosten des Systems abgewogen werden muß. Viele Funktionen, die zuerst eingeführt wurden, um die Arbeitsgeschwindigkeit bei Großrechnern und Minicomputern zu steigern, setzen sich nun auch bei Mikrocomputersystemen durch. Zu ihnen zählen Cachespeichersubsysteme und Pipeline-Operationen, wobei letztere das Befehlsvorausholen erfordern. Bei älteren Systemen hatte der Begriff Pipelining auch die Mitbedeutungen Serialität und Timing, doch bei kleineren Systemen wie den obengenannten und im Sprachgebrauch der Hersteller dieser Systeme beschränkt sich die Bedeutung heute auf das Befehlsvorausholen.
Bei einigen Mikrocomputersystemen (zum Beispiel bei Systemen, die den Mikroprozessor 80386 verwenden) stellen Pipeline- Operationen eine attraktive Betriebsmöglichkeit dar. Bei 80386/82385-Mikrocomputersystemen liefert die Cachesteuerungseinheit 82385 das Signal Nächste Adresse (NA), das, so wird empfohlen, einem entsprechenden Eingang am 80386 zugeleitet wird. Dadurch kann der 82385 dem 80386 noch vor dem Abschluß eines gegebenen Buszyklus das NA-Signal geben, damit der 80386 Informationen (Daten, Adressen und/oder Steuerungsinformationen) für den nächsten Betriebszyklus ausgeben kann. Das Timing ist, in Verbindung mit angeschlossenen Komponenten, so arrangiert, daß, wenn eine Cacheoperation die gegebene Operation ist, die Informationen für die gegebene Operation bereits vom Cachespeicher angenommen werden und daher die Veränderung der vom 80386 ausgegebenen Informationen, damit sie dem nächsten Zyklus entsprechen, nicht die Operation stört, die gerade abgeschlossen wird. Dies gilt auch für Situationen, in denen eine Cache-Miss-Bedingung aufgetreten ist, bei der eine Referenz auf den Hauptspeicher anstelle des Cachespeichers erforderlich ist, da der Zugriff auf den Hauptspeicher über verriegelte Puffer erfolgt, die daher Informationen speichern, die die gegebene Operation betreffen.
Der 80386 verfügt auch über die Möglichkeit, mit einer sogenannten dynamischen Busgröße zu operieren. Der 80386 ist nominell eine 32-Bit-Maschine, d. h. die Breite des Datenbusses beträgt 32 Bit. Der 80386 kann jedoch auch mit 16-Bit-Geräten (Geräten, die nur 16 Datenbits übertragen) arbeiten, indem er auf ein Signal BS16 reagiert, das dem 80386 zugeleitet wird, um ihm das Vorhandensein eines 16-Bit- Gerätes mitzuteilen. Das Signal BS16 ist für den 80386 wichtig, wenn er eine 32-Bit-Operation durchgeführt hat. Natürlich kann das 16-Bit-Gerät nicht in einem Arbeitsgang die 32 Datenbits übertragen, die der 80386 generieren und/oder annehmen kann. Dadurch ist eine zweite Operation (ein zweiter Zyklus) erforderlich, und der 80386 reagiert auf das Signal BS16, automatisch den nächsten, notwendigen, Zyklus zu generieren.
Damit dieser Operationstyp erfolgreich ist, wenn der 82385 vorhanden ist, muß der 82385 Informationen darüber haben, welcher Art das an der Operation beteiligte Gerät ist, damit das NA-Signal an den 80386 nicht unbedacht erzeugt wird. Wie in den genannten Intel-Publikationen beschrieben, benötigt der 82385 Geräteinformationen zum Beginn eines Zyklus, während der 80386 Geräteinformationen noch wesentlich später im Zyklus annehmen und berücksichtigen kann.
Bei manchen Mikrocomputersystemen wird diese Einschränkung akzeptiert, indem die Adresse eines Gerätes mit dessen Größe korreliert wird, so daß zum Beispiel alle 32-Bit-Geräte in einem ersten vorbestimmten Adreßbereich liegen und alle 16- Bit-Geräte in einem zweiten, unterschiedlichen Adreßbereich. Durch dieses Verfahren kann dann die Größe eines Gerätes anhand seiner Adresse bestimmt werden.
Bei Systemen, die flexibel genug sein müssen, um eine Vielzahl von Geräten in einer großen Bandbreite von Adreßbereichen zu finden, ist diese Beschränkung dagegen nicht einzuhalten. Eine Klasse solcher Systeme sind diejenigen, die den IBM Micro-ChannelTM-Bus verwenden.
In vielen Systemen, auch in Systemen des obengenannten Typs, gibt ein Gerät seine Größe zurück, wenn es adressiert wird. Da der 82385 jedoch verlangt, daß die Information über die Gerätegröße am Beginn eines Buszyklus verfügbar ist, besteht bei Systemen, bei denen diese Information erst später im Zyklus verfügbar ist, die Möglichkeit eines unbedachten NA- Signals.
Es ist daher ein Ziel der vorliegenden Erfindung, eine Vorrichtung in einem Computersystem bereitzustellen, welche das NA-Signal selektiv steuert, so daß es nur unter den angemessenen Umständen an den Mikroprozessor geleitet wird. Unter anderen Umständen wird verhindert, daß das NA-Signal den Mikroprozessor erreicht. Indem verhindert wird, daß das NA-Signal den Mikroprozessor erreicht, werden zugleich Pipeline-Operationen verhindert, d. h. es wird verhindert, daß Informationen für einen nächsten Zyklus generiert werden, bevor ein gegebener Zyklus abgeschlossen ist. Bei dieser flexiblen Steuerung des NA-Signals kann das Mikrocomputersystem jetzt mit dynamischen Busgrößen arbeiten, d. h. es kann jetzt mit Geräten unterschiedlicher Größe arbeiten, ohne daß zu Beginn des Zyklus Informationen über die Größe des Gerätes vorliegen, mit dem gearbeitet werden soll.
Cachefähige Geräte, d. h. Geräte, die Daten erzeugen, die gecached, also in einem Cachespeicher zwischengespeichert werden können, sind zwangsläufig 32-Bit-Geräte. Alle derartigen Geräte haben Adressen (genauer: Etiketten), die die Cachefähigkeit anzeigen. Alle anderen Geräte (ob 32-Bit- Geräte oder nicht) haben Adressen, die anzeigen, daß die von ihnen generierten Informationen nicht im Cache zu finden sind. Die Steuerung des NA-Signals hängt zum Teil von der Cachefähigkeit ab. Da jedes cachefähige Gerät ein 32-Bit- Gerät ist, stellt sich die Frage unbedachter NA-Signale bei der Arbeit mit cachefähigen Geräten nicht. Außerdem stellt sich bei einem Cache-Hit auch nicht die Frage, ob das NA- Signal angemessen ist, da nur cachefähige Geräte (32-Bit- Geräte) zu einem Cache-Hit führen. Ein wichtiges Element bei der Zulassung von dynamischen Busgrößen und Pipeline- Operationen ist also, daß das NA-Signal daran gehindert wird, den 80386 zu erreichen, wenn eine Adresse an ein nicht cachefähiges Gerät gegeben wird.
Wenn sich im Laufe eines gegebenen Zyklus (bei dem das NA- Signal verhindert wurde) herausstellt, daß das Gerät ein 32- Bit-Gerät ist, wird der Zyklus normal beendet (ohne Pipelining). Wenn sich dagegen im Laufe des Zyklus herausstellt, daß das Gerät ein 16-Bit-Gerät ist (und der Zyklus ein 32-Bit-Zyklus ist), dann generiert der Mikroprozessor den zusätzlich erforderlichen Zyklus. Diese Operation ist für die Cachesteuerungseinheit vollkommen transparent, d. h. sie ist nicht an der Steuerung des zweiten der beiden Zyklen beteiligt. Wenn sich das Gerät, mit dem gearbeitet wird, schließlich als 8-Bit-Gerät herausstellt, dann "sieht" der Mikroprozessor ein 16-Bit-Gerät, so daß er genauso arbeitet, wie es für den Fall beschrieben wurde, daß das Gerät ein 16-Bit-Gerät ist. Er "sieht" mit anderen Worten ein 16-Bit-Gerät, so daß nach dem Abschluß des ersten Zyklus (bei dem er darüber informiert wird, daß er mit einem 16-Bit- Gerät arbeitet) ein zweiter Zyklus generiert wird. Allerdings konvertiert eine andere Logik - nicht nur für die Cachesteuerungseinheit, sondern auch für den Mikroprozessor transparent - jeden der 16-Bit-Zyklen des Mikroprozessors in zwei 8-Bit-Zyklen. In dem Fall also, daß ein 32-Bit-Zyklus sich an ein 8-Bit-Gerät richtet, ist die Cachesteuerungseinheit nicht an der Operation beteiligt, der Mikroprozessor generiert zwei 16-Bit-Zyklen, und eine andere Logik bearbeitet jede der 16-Bit-Mikroprozessorzyklen, um zwei 8-Bit-Zyklen zu generieren.
Gemäß der Erfindung wird daher ein Datenverarbeitungsgerät nach Anspruch 1 und ein Verfahren zum Betrieb eines Datenverarbeitungssystems nach Anspruch 7 bereitgestellt.
Im folgenden wird nun exemplarisch und unter Bezugnahme auf die beiliegenden Zeichnungen ein Ausführungsbeispiel der Erfindung beschrieben und mit Beispielen für den Stand der Technik kontrastiert, wobei:
Fig. 1 eine dreidimensionale Gesamtansicht eines typischen Mikrocomputersystems ist, das die vorliegende Erfindung beinhalten kann;
Fig. 2 ein detailliertes Blockdiagramm einer Mehrheit der Komponenten eines Mikrocomputersystems ist, das die vorliegende Erfindung beinhaltet;
Fig. 3 ein genaueres Blockdiagramm als Fig. 2 ist, das die vom Hersteller empfohlenen Verbindungen zwischen dem Mikroprozessor und der Cachesteuerungseinheit zeigt und das zu verstehen hilft, warum eine derartige Anordnung nicht mit dynamischen Busgrößen zu vereinbaren ist;
Fig. 4 ein genaueres Blockdiagramm, ähnlich wie Fig. 3, ist, aber die Anwendung der vorliegenden Erfindung illustriert, die sowohl das Sequentialisieren von Pipeline-Befehlen als auch dynamische Busgrößen zuläßt;
Fig. 5 ein weiteres genaues Blockdiagramm des Gerätes ist, das die Konvertierung von 16-Bit- zu 8-Bit-Zyklen erledigt; und
Figs. 6 und 7 ein Timing-Diagramm und ein Blockdiagramm des Signalspeichers DL und seines Steuerungssignals LEDMA (Latch Enable from DMA, Signalspeicher-Freigabe von DMA) sind, die illustrieren, wie das synchrone DMA-Subsystem an den (mit einem anderen Takt arbeitenden) lokalen CPU-Bus angeschlossen ist, um mögliche Konflikte auf dem Systembus 250 zu vermeiden.
Fig. 1 zeigt ein typisches Mikrocomputersystem, in dem die vorliegende Erfindung eingesetzt werden kann. Wie dargestellt umfaßt das Mikrocomputersystem 10 eine Anzahl von Komponenten, die miteinander verbunden sind. Im einzelnen ist eine Systemeinheit 30 an einen Monitor 20 (zum Beispiel eine konventionelle Bildschirmanzeige) angeschlossen, den sie auch steuert. Die Systemeinheit 30 ist auch mit Eingabegeräten wie der Tastatur 40 und der Maus 50 verbunden. Ein Ausgabegerät wie etwa ein Drucker 60 kann ebenfalls an die Systemeinheit 30 angeschlossen sein. Zuletzt kann die Systemeinheit 30 ferner ein oder mehrere Disketten- bzw. Plattenlaufwerke wie zum Beispiel das Diskettenlaufwerk 70 umfassen. Wie nachstehend beschrieben reagiert die Systemeinheit 30 auf Eingabegeräte wie die Tastatur 40 und die Maus 50 sowie Eingabe/Ausgabe-Geräte wie das Diskettenlaufwerk 70 zur Bereitstellung von Signalen zur Steuerung von Ausgabegeräten wie dem Monitor 20 und dem Drucker 60. Natürlich ist dem Fachmann klar, daß andere und konventionelle Komponenten ebenfalls an die Systemeinheit 30 angeschlossen werden können, um mit ihr zu interagieren. In dieser Anordnung umfaßt das Mikrocomputersystem 10 (wie nachstehend noch näher beschrieben wird) ein Cachespeichersubsystem, so daß ein lokaler CPU-Bus vorhanden ist, der einen Prozessor, eine Cachesteuerungseinheit und einen Cachespeicher, der selbst wiederum über einen Puffer an einen Systembus angeschlossen ist, miteinander verbindet. Der Systembus ist verbunden mit und interagiert mit den I/O-Geräten wie Tastatur 40, Maus 50, Diskettenlaufwerk 70, Monitor 20 und Drucker 60. Darüber hinaus kann die Systemeinheit 30 auch einen dritten Bus mit Micro-ChannelTM-Architektur zum Anschluß zwischen dem Systembus und anderen Eingabe/Ausgabe-Geräten umfassen.
Fig. 2 ist ein Blockdiagramm einer oberen Ebene, das die verschiedenen Komponenten eines typischen Mikrocomputersystems gemäß der vorliegenden Erfindung zeigt. Ein lokaler CPU-Bus 230 (mit Daten-, Adreß- und Steuerungskomponenten) erlaubt den Anschluß eines Mikroprozessors 225 (zum Beispiel eines 80386), einer Cachesteuerung 260 (die eine Cachesteuerungseinheit 82385 enthalten kann) und eines Cachespeichers 255 mit wahlfreiem Zugriff. Ebenfalls an den lokalen CPU-Bus 230 angeschlossen ist ein Puffer 240. Der Puffer 240 selbst wiederum ist an den Systembus 250 angeschlossen, der ebenfalls Daten-, Adreß- und Steuerungskomponenten umfaßt. Der Systembus 250 erstreckt sich zwischen dem Puffer 240 und einem weiteren Puffer 253. Der Systembus 250 ist außerdem an ein Bussteuerungs- und Timing-Element 265 und eine DMA-Steuerungseinheit 325 angeschlossen. Ein Zuteilungssteuerungsbus 340 verbindet das Bussteuerungs- und Timing-Element 265 und ein zentrales Zuteilungselement 335. Der Hauptspeicher 350 ist ebenfalls an den Systembus 250 angeschlossen. Der Hauptspeicher umfaßt ein Speichersteuerungselement 351, einen Adreßmultiplexer 352 und einen Datenpuffer 353. Diese Elemente sind jeweils mit den Speicherelementen 360 bis 364 verbunden, wie in Fig. 2 dargestellt.
Ein weiterer Puffer 254 ist zwischen dem Systembus 250 und einem Planarbus 270 angeschlossen. Der Planarbus 270 umfaßt Adreß-, Daten- bzw. Steuerungskomponenten. Entlang dem Planarbus 270 sind verschiedene I/O-Adapter und andere Komponenten angeschlossen, wie etwa der Anzeigeadapter 275 (der zur Steuerung des Monitors 20 dient), eine Uhr 280, zusätzlicher Speicher mit wahlfreiem Zugriff 285, ein RS232- Adapter 290 (für serielle I/O-Operationen), ein Druckeradapter 295 (der zur Steuerung des Druckers 60 verwendet werden kann), ein Timer 300, ein Diskettenadapter 305 (der mit dem Diskettenlaufwerk 70 zusammenarbeitet), eine Unterbrechungssteuerungseinheit 310 und ein Nur-Lese-Speicher 315.
Der Puffer 253 (an einer Seite an den Systembus 250 angeschlossen) ist an der anderen Seite an die Micro- ChannelTM-Steckplätze 401 des Micro-ChannelTM-Busses 320 angeschlossen. Der Bus 320 kann Geräte unterschiedlicher Größe unterstützen, darunter 32-Bit-Geräte, 16-Bit-Geräte und 8-Bit-Geräte. Dargestellt ist ein typisches Speichergerät 331, das an den Bus 320 angeschlossen ist. Einer der Vorteile dieses Busses besteht darin, daß er dem Benutzer die Flexibilität gewährt, nach Belieben unterschiedliche Geräte in die verschiedenen Steckplätze zu stecken. Das Mischen dieser Geräte und ihr Vorkommen in verschiedenen Steckplätzen verhindert eine starre Adressierungszuweisung und ist ein Hauptgrund für die Notwendigkeit der vorliegenden Erfindung. Ohne die vorliegende Erfindung könnte das hier beschriebene Mikrocomputersystem 80386/82385 entweder überhaupt keine Pipeline-Operationen verwenden, oder es würde aufgrund unbedachter oder unangemessener Pipeline-Operationen fehlerhaft arbeiten.
Fig. 3 zeigt ausgewählte Verbindungen zwischen dem 80386 und dem 82385, die sich auf die Erzeugung und Verwendung des Signals Nächste Adresse (NA) beziehen, wie sie vom Hersteller empfohlen werden. Im einzelnen wird die Schnittstelle zwischen dem lokalen CPU-Bus 230 und dem Systembus 250 von dem Puffer 240 gebildet, dessen Komponenten einen Steuerungspuffer DL (für Daten) und AL (für Adressen) umfassen. Wie in Fig. 3 gezeigt ist die Datenkomponente des lokalen CPU-Busses (CPULBD) ein Eingabe/Ausgabe-Anschluß für den DL auf der Seite des lokalen CPU-Busses. Ebenso ist die Datenkomponente SBD des Systembusses 250 der Eingabe/Ausgabe- Anschluß zu DL auf der Seite des Systembusses 250. Der Puffer DL wird von seinen Eingangssignalen LDSTB, BT/R und DOE gesteuert. LDSTB speichert Daten in DL, und DOE gibt den Ausgang von DL frei. Die Richtung, aus der Eingaben akzeptiert werden (lokaler CPU-Bus 230 oder Systembus 250) und in die Ausgaben geleitet werden (Systembus 250 oder lokaler CPU-Bus 230) wird von BT/R bestimmt. Ebenso hat die Adreßkomponente des Puffers AL einen Eingang von der Adreßkomponente des lokalen CPU-Busses (CPULBA) her und einen Ausgang zu der Adreßkomponente des lokalen Systembusses 250 (SBA). Auf ähnliche Weise wird die AL-Komponente des Puffers von ihren zwei Steuerungssignalen BACP und BAOE gesteuert, die erstere speichert Adreßinformationen aus CPULBA in AL, und die letztere aktiviert den Ausgang, d. h. zum Systembus 250. Die Steuerungssignale LDSTB, DOE, BACP und BAOE werden durch den 82385 bereitgestellt.
Die Adreßkomponente CPULBA des lokalen CPU-Busses 230 entspringt beim 80386, und die Datenkomponente CPULBD des lokalen CPU-Busses 230 entspringt/endet beim 80386.
Der 82385 verwendet bei der Erzeugung des NA-Signals zwei zusätzliche Signale, X16 und NCA. Das Signal X16 zeigt an, ob das Gerät, mit dem operiert wird, ein 16-Bit- oder ein 32- Bit-Gerät ist. Eine Quelle des Signals X16 ist der lokale Busadressendecodierer (LBAD, Local Bus Address Decoder). Darüber hinaus empfiehlt der Hersteller, daß das Signal BS16 an das Signal X16 geknüpft wird. Das Signal BS16 wird dem 80386 eingegeben, um dem 80386 anzuzeigen, ob die Größe des Gerätes, mit dem operiert wird, 16 Bit oder 32 Bit beträgt.
Eine Quelle des Signals BS16 ist ein Geräteadressendecodierer wie etwa MAD. MAD stellt den Adressendecodierer eines beliebigen Gerätes dar, das an den Systembus 250 oder an jeden anderen mit diesem gekoppelten Bus, wie zum Beispiel an den Bus 270 oder 320, angeschlossen ist. Wenn ein Gerät wie etwa MAD seine Adresse auf einer Busadreßkomponente wie MA erkennt, gibt es das Signal BS16 zurück, das in Abhängigkeit davon, ob das Gerät ein 16-Bit- oder ein 32-Bit-Gerät ist, entweder hoch oder niedrig ist.
NCA (Non Cacheable Address, nicht cachefähige Adresse) ist eine weitere Eingabe an den 823385, die anzeigt, ob eine angegebene Adresse eine cachefähige Adresse ist. Eine cachefähige Adresse ist definiert als eine Adresse für ein Gerät, das zu dem Cachesubsystem kompatibel ist und daher ein 32-Bit-Gerät ist. Dieses Signal wird von dem Cacheadressendecodierer (CAD, Cache Address Decoder) mit Hilfe einer Eingabe aus der Adreßkomponente des lokalen CPU- Busses 230 generiert. Der Hersteller schlägt vor, daß ein Abschnitt des Speichers anhand dieser Eingabe an den 82385 als nicht cachefähig reserviert wird.
Die in Fig. 3 dargestellte empfohlene Architektur sorgt für effektive Pipeline-Operationen (mit Hilfe des NA-Signals) unter jedem der folgenden Umstände:
1) wenn alle Geräte, die an den Systembus 250 oder einen an diesen gekoppelten Bus angeschlossen sind, 32-Bit-Geräte sind oder
2) wenn die Geräte, die an den Systembus 250 oder einen an diesen gekoppelten Bus angeschlossen sind, 32-Bit- oder 16- Bit-Geräte sein können, solange das Signal X16 am Beginn eines beliebigen Buszyklus verfügbar ist.
Wenn das Signal X16 am Beginn eines gegebenen Buszyklus verfügbar ist, bestimmt der 82385 anhand dieser Information, ob das NA-Signal angemessen ist, und wenn es nicht angemessen ist, wird es nicht generiert. Wenn der 80386 daher mit einem 32-Bit-Gerät operiert, wird das NA-Signal im Normalfall vor dem Abschluß eines gegebenen Zyklus generiert, um eine Pipeline-Operation zu veranlassen. Wenn das Gerät aber andererseits ein 16-Bit-Gerät ist, dann wird das NA-Signal nicht generiert, so daß der 80386 den zweiten Zyklus generieren kann, der für den ordnungsgemäßen Betrieb mit einem 16-Bit-Gerät notwendig ist.
Die Architektur mancher Bussubsysteme (wie etwa des Micro- ChannelTM-Busses) ermöglicht jedoch das Mischen von 8-Bit-, 16-Bit- und 32-Bit-Geräten. Da das Signal BS16 erst eine gewisse Zeit später zurückgegeben wird, nachdem das typische Gerät MAD seine Adresse auf dem Bussubsystem erkannt hat, wird es nicht so früh generiert, daß der 82385 es bei der Entscheidung, ob das NA-Signal generiert werden soll, noch berücksichtigen kann. Daher ist der 82385 aufgrund seiner Besonderheiten insbesondere bei der Generierung des NA- Signals zu Bussystemen inkompatibel, die eine Flexibilität haben, wie sie der Micro-ChannelTM-Bus aufweist.
Fig. 4 ist ein Blockdiagramm ähnlich wie Fig. 3, das jedoch zum Einsatz gemäß der vorliegenden Erfindung abgeändert ist. Vor der Beschreibung des Betriebs des in Fig. 4 dargestellten Gerätes wird eine Reihe von Unterschieden zwischen Fig. 3 und Fig. 4 beschrieben.
Ein großer Unterschied besteht darin, daß die Ausgaben X16 und NA des 82385 nicht mehr verwendet werden. Außerdem wird zwischen dem 82385 und dem 80386 ein neues Logikelement CL zwischengeschaltet. Das Logikelement CL generiert das Signal CPUNA (das das ungenutzte Signal NA vom 82385 ersetzt). Die Logikeinheit CL spricht auf das Signal NCA von dem CADR und das Signal BADS vom 82385 an. Das Signal BADS (Bus Address Status, Busadreßstatus) ist ein Signal, das von dem 82385 generiert wird, wenn eine gültige Adresse für den lokalen Adreßbus verfügbar ist. Diese Ausgabe des 82385 hat drei Zustände, wenn der 82385 nicht die Steuerung des lokalen Busses innehat und liefert in deren Abwesenheit außerdem einen Hinweis auf einen Cache-Miss. Das Logikelement CL hat darüber hinaus eine Eingabe BW/R, die angibt, ob ein Systembuszyklus ein Lese- oder ein Schreibzyklus ist. Wie noch beschrieben wird, wird BW/R zwar in einem Ausführungsbeispiel der Erfindung genutzt, ist jedoch kein wesentliches Signal.
Der Decodierer CADR empfängt außer seinen Eingaben von den Bits A17-A26 und A31 des CPULBA programmierbare Cachefähigkeits-Bits (PCB, Programmable Cacheability Bits). In einem tatsächlich gebauten Ausführungsbeispiel repräsentiert das erste dieser drei Bits eine Entscheidung, das Cachen von ROM-Platz zuzulassen. Ein zweites Bit ermöglicht es dem Decodierer CADR, je nach der decodierten Information das Signal NCA zu geben oder aber alle Zugriffe für nicht cachefähig zu erklären, d. h. unabhängig von der angegebenen Adresse auf dem CPULBA das Signal NCA zu geben. Das dritte Bit schließlich gibt in einem Zustand an, daß der Adreßraum zwischen 0 und 8 Megabyte cachefähig ist und der Adreßraum zwischen 8 und 16 Megabyte nicht cachefähig ist. In dem anderen Zustand gibt das Bit an, daß der ganze Adreßraum im Bereich von 0 bis 16 Megabyte cachefähig ist. Auf Wunsch kann der Effekt dieses Bits multipliziert werden, indem der Status der ersten 16 Megabyte einfach auf die nachfolgenden 16-Megabyte-Bereiche reflektiert wird. Natürlich ist die Verwendung dieser besonderen (oder anderer) Indikatoren der Cachefähigkeit für die Erfindung nicht wesentlich. Wichtig ist jedoch, den CADR so zu arrangieren, daß er schnell seine Eingaben decodieren und das Signal NCA generieren kann. In einem tatsächlich gebauten Ausführungsbeispiel war das Timing-Fenster für die Erzeugung von NCA aus gültigen Adressen auf dem CPULBA sehr kurz und lag in der Größenordnung von zehn Nanosekunden.
Ein weiterer großer Unterschied zwischen Fig. 3 und Fig. 4 liegt darin, daß das typische Gerät MAD nun nicht ein einzelnes Signal BS16 generiert (wie es in Fig. 3 der Fall ist), sondern zwei Signale, CS32 und CS16. Dadurch kann sich das MAD als 32-Bit-, 16-Bit- oder 8-Bit-Gerät identifizieren. Das Signal CS32 wird einem Flipflop FF eingegeben, der nun dazu dient, das Signal BS16 zu generieren, das sich in einem Zustand befindet, wenn das MAD ein 32-Bit-Gerät ist, und in einem anderen Zustand, wenn das MAD ein 8-Bit- oder ein 16- Bit-Gerät ist. Wenn weder CS32 noch CS16 von dem Gerät generiert werden, dann handelt es sich bei dem Gerät standardmäßig um ein 8-Bit-Gerät.
Die logischen Gleichungen, auf die oben Bezug genommen wurde, sind nachstehend wiedergegeben. In diesem Material haben die Symbole folgende Bedeutung:
Symbol Definition
/ Negation := Ein registrierter Term, gleich
= Ein kombinatorischer Term, gleich
& Logisch UND
+ Logisch ODER

Logische Gleichungen

/BT2:=BUSCYC385 & PIPECYC385 & /BADS & CLK & BT2 (1)
+ BUSCYC385 & /PIPECYC385 & BADS & CLK & NACACHE & BT2
+ MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY
+ /MISS1 & /BREADY & /BUSCYC385 & CLK & /BT2 & BREADY & NACACHE
+ /CLK & /BT2
/BUSCYC385:=BUSCYC385 & /BADS & CLK (2)
+ BUSCYC385 & /PIPECYC385 & CLK
+ BUSCYC385 & /BT2 & CLK
+ /BUSCYC385 & BREADY
+ /BUSCYC385 & /CLK
/CPUNA:=/MISS1 & CLK & CPUNA & /NACACHE (3)
+ /MISS1 & CLK & CPUNA & /BREADY & /BUSCYC385
+ /CPUNA & /CLK
+ /CPUNA & /MISS1 & CLK
+ /CPUNA & CLK & BREADY
+ /CPUNA & BUSCYC385 & NACACHE & CLK
/MISS1:=MISS1 & BUSCYC385 & CPUNA & /BADS & /(BW/R) & CLK & NCA (4)
+ MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY
+ /MISS1 & /CLK
+ /MISS1 & BREADY
/PIPECYC385:=PIPECYC385 & /BADS & /BUSCYC385 & CLK & /BREADY (5)
+ PIPECYC385 & /MISS1 & BT2 & /BUSCYC385 & CLK & /BREADY
+ /PIPECYC385 & /CLK
In den obigen logischen Gleichungen werden folgende Signale beschrieben oder in den zitierten Intel-Publikationen erwähnt:
BADS
BREADY
(BW/R) wird tatsächlich als BW/R bezeichnet; die Klammer soll darauf hinweisen, daß der gesamte Term ein einziges Signal ist
CLK
(W/R) wird tatsächlich als W/R bezeichnet; die Klammer soll darauf hinweisen, daß der gesamte Term ein einziges Signal ist
BADS weist im aktiven Zustand auf eine Adresse auf dem lokalen Bus 230 hin. BREADY ist ein Bereitschaftssignal vom Systembus 250 an den lokalen CPU-Bus 230. BW/R definiert einen Schreib- oder Lesevorgang auf dem Systembus 250. CLK ist ein Prozessortaktsignal, das mit dem Prozessor 225 phasengleich ist. (W/R) ist das konventionelle Lese- oder Schreibsignal für den lokalen CPU-Bus 230.
Die Gleichungen (1) bis (5) definieren:
BT2
BUSCYC385
CPUNA
MISS1
PIPECYC385
anhand der definierten Signale, der in den genannten Intel- Publikationen beschriebenen oder erwähnten Signale sowie NCA und NACACHE. BT2 reflektiert den Zustand des Systembusses 250. Der Zustand BT2 ist ein Zustand, der in den genannten Intel-Publikationen definiert ist.
BUSCYC385 reflektiert ebenfalls den Zustand des Systembusses 250. Es ist hoch für die Buszustände BTI, BT1, BT1P und niedrig für die Buszustände BT2, BT2P und BT2I. (Dies sind wiederum Buszustände, die in den genannten Intel- Publikationen erwähnt werden.)
CPUNA ist ein Signal an den 80386, das Pipeline-Operationen zuläßt. Dies ist das Signal, das das Signal NA vom 82385 ersetzt.
MISS1 ist aktiv, indem es den ersten Zyklus in einem Doppelzyklus zur Behandlung von 64-Bit-Lesevorgängen auf cachefähigen Geräten definiert.
PIPECYC385 ist während BTIP aktiv (eines Buszustands, der in den genannten Intel-Publikationen erwähnt wird).
NCA ist ein Signal, das durch Decodieren der Adreßkomponente auf dem lokalen CPU-Bus 230 erzeugt wird und einen nicht cachefähigen Zugriff reflektiert, wenn es aktiv ist. Die Cachefähigkeit wird anhand einer Etikettenkomponente (A31 bis A17) und programmierbarer Informationen bestimmt, die definieren, welche Etiketten (wenn überhaupt) sich auf cachefähige im Gegensatz zu nicht cachefähigen Adressen beziehen.
NACACHE ist ein Signal, das dem Signal BNA ähnelt. BNA ist ein vom System generiertes Signal, das eine nächste Adresse vom lokalen CPU-Bus 230 anfordert, und wird in den genannten Intel-Publikationen erwähnt. NACACHE unterscheidet sich von BNA nur dadurch, daß BNA für einen 32K-Cache erstellt wird, während NACACHE für einen 64K-Cache erstellt wird. Solange der Cachespeicher 32K groß ist, wie in den Intel- Publikationen genannt, könnte das hier erwähnte NACACHE- Signal durch das BNA-Signal ersetzt werden.
Überprüft man die Gleichung 3, finden sich die gesetzten Terme in den Zeilen 1 und 2. Der Term auf Zeile 1 weist auf eine Pipeline-Operation hin. /MISS1 verweist auf eine 32-Bit- Operation (wird noch beschrieben), und daher ist CPUNA angemessen. Der Term in Zeile 2 ist ein Zyklus, der vorzeitig ohne Pipelining endet, z. B. /BREADY. In der Gleichung 4 sind die Terme in den Zeilen 1 und 2 die gesetzten Terme. Beide hängen von NCA ab.
Fig. 5 ist ein detailliertes Blockdiagramm einer Vorrichtung, die zu dem Puffer und Decodierer 267 (zum Bus 270 gehörend) und dem Puffer 253 (zu einem Micro-ChannelTM-Bus 320 gehörend) gehört. Wie bereits beschrieben wurde, liefert die Vorrichtung in Fig. 4 zwei 16-Bit-Zyklen, wenn 32-Bit-Zyklen zu 8- oder 16-Bit-Geräten geleitet werden, und zwar in einer Weise, die für den 82385 transparent ist. Die Vorrichtung in Fig. 5 dient zur Generierung von zwei 8-Bit-Zyklen für jeden 16-Bit-Zyklus, der zu einem 8-Bit-Gerät geleitet wird, in einer Weise, die für den 80386 transparent ist.
Im einzelnen umfaßt die Vorrichtung eine Steuerungslogik CLA, einen Sequentialisierer S und einen gesteuerten Koppler ALS, der ausgewählte Datenleitungen mit anderen Datenleitungen koppelt. Im einzelnen können unter der Steuerung des Signals DIR und /G, wie in Fig. 5 gezeigt, die unteren acht Bits (D0- D7) mit dem zweiten 8-Bit-Segment (D8-D15) gekoppelt werden. Ferner wird die Richtung der Übertragung (von links nach rechts oder umgekehrt) ebenfalls durch DIR gesteuert.
Im einzelnen werden in jedem 16-Bit-Zyklus, der von dem 80386 generiert wird, Daten auf den unteren 16 Bits des Datenbusses plaziert. Um einen von dem 80386 generierten 16-Bit-Zyklus in zwei 8-Bit-Zyklen für den angemessenen MAD zu konvertieren, zwingt die in Fig. 5 gezeigte Hardware die 16-Bit-Operation, für das 8-Bit-Gerät MAD wie zwei 8-Bit-Operationen auszusehen, während die zwei 8-Bit-Zyklen für den 80386 wie ein einzelner 16-Bit-Zyklus aussehen.
Die Steuerungslogik CLA führt eine Decodierfunktion für die Konvertierungszyklussteuerung durch. Sie erkennt, wann ein Konvertierungszyklus erfolgen muß, und steuert die Signale GATE 245 und DIR 245 des ALS, die die unteren acht Bits des Datenbusses mit einem zweiten 8-Bit-Segment des Datenbusses verbinden. Die logischen Gleichungen für CLA sind unten aufgeführt. Sobald die Konvertierungszyklusbedingungen erkannt wurden, aktiviert das Signal DATACONV die Sequenz. Wenn das Signal CS16 inaktiv ist, signalisiert es das Vorhandensein eines 8-Bit-Gerätes und somit die Notwendigkeit einer Konvertierung. Wenn es aktiv ist, weist das Signal CS16 auf ein 16- oder 32-Bit-Gerät hin. Q1 wird in der Sequenz verwendet, um das Ende der ersten Hälfte des Konvertierungszyklus anzuzeigen. Die Signale DATACONV und Q1 werden dem Sequentialisierer S eingegeben. Der Sequentialisierer S erfüllt zwei Funktionen. Die eine besteht darin, den 80386 nicht vor dem Beginn der zweiten Zyklushälfte in Bereitschaft zu halten. ARDYEN wird auf logisch 1 gesteuert, um dem 80386 zu signalisieren, daß der Zyklus nicht beendet werden soll. Der Sequentialisierer stimuliert auch das Ende eines 8-Bit-Zyklus am Beginn eines zweiten. ALTALE taktet eine logische 1 auf die A0- Adreßleitung und veranlaßt einen Neustart des Wartezustandsgenerators. CMTLOFF veranlaßt, daß das aktive Befehlssignal inaktiv und dann wieder aktiv wird, um das Ende eines Zyklus und den Beginn eines anderen zu stimulieren. CONVA0 dient als Eingabe für den A0-Adreßsignalspeicher, um A0 für die zweite Hälfte des Konvertierungszyklus auf eine logische 1 zu zwingen.
Der abgeschlossene 16-zu-8-Bit-Konvertierungszyklus entspricht in Zeit und Funktion zwei aufeinanderfolgenden 8- Bit-Zyklen.
Die oben erwähnten und in Fig. 5 dargestellten Signale sind wie folgt definiert:
MEMCS16 Auswahl eines 16-Bit-Speicher-Gerätes
(I/OCS16) Auswahl eines 16-Bit-I/O-Gerätes. Die Klammer deutet an, daß der Ausdruck sich auf ein einzelnes Signal bezieht.
AEN1, AEN2 Adreßfreigaben von DMA-Steuerungseinheiten
MEMR, MEMW, IOR, IOW CPU-Befehlssignale
XBHE Bus-Hoch-Freigabe. Gibt an, wann Daten auf einem oberen 8-Bit-Segment des Datenbusses erscheinen sollen.
XA0 Unterste Adreßbestelleitung
Q1 Ausgabe des Wartezustandsgenerators (2. Statusausgabe)
D0-D7 Unterstes 8-Bit-Segment des Datenbusses
D8-D15 Zweites 8-Bit-Segment des Datenbusses
ARDYEN Asynchrone Bereitschaftsfreigabe für 82284. Fügt Wartezustände im Konvertierungszyklus HINZU, um die Generierung von zwei 8-Bit-Zyklen zu ermöglichen.
ALT ALE (aktiv bei H-Pegel) Anderer Adreßsignalspeicher. Benutzer taktet A0 auf eine logische 1 und startet den Wartezustandsgenerator für die zweite 8-Bit-Übertragung neu.
CONV.A0 (aktiv bei H-Pegel) Konvertierungszyklus A0. Liefert eine logische 1 an den A0- Adreßsignalspeicher, so daß A0 sich für den zweiten 8-Bit-Zyklus inkrementiert.
CNTLOFF Steuerung aus. Schaltet das aktive Befehlssignal für drei Takte aus, um das Ende des einen 8-Bit- Zyklus und den Beginn des zweiten 8-Bit-Zyklus zu simulieren. CNTLOFF dient auch dazu, den unteren Datenbus (während eines Lesezyklus) bei der ersten 8-Bit-Übertragung an die CPU zu leiten.

Logische Gleichungen

/GATE 245:= MEMCS16 & AEN1 & AEN2 & /MEMR & /XBHE & XA0 (6)
+ MEMCS16 & AEN1 & AEN2 & /MEMW & /XBHE & XA0
+ (I/OCS16) & AEN1 & AEN2 & /IOR & /XBHE & XA0
+ (I/OCS16) & AEN1 & AEN2 & /IOW & /XBHE & XA0
+ /AEN1 & /MEMCS16 & /XBHE & /IOR
+ /AEN1 & /MEMCS16 & /XBHE & /MEMR
/D1R245:= /AEN1 & /MEMR (7)
+ AEN1 & AEN2 & /XBHE & /MEMW
+ AEN1 & AEN2 & /XBHE & /IOW
/DATA CONV:=MEMCS16 & AEN1 & AEN2 & /MEMR & Q1 & /XBHE & /XA0 (8)
+ MEMCS16 & AEN1 & AEN2 & /MEMW & Q1 & /XBHE & /XA0
+ (I/OCS16) & AEN1 & AEN2 & /IOR & Q1 & /XBHE & /XA0
+ (I/OCS16) & AEN1 & AEN2 & /IOW & Q1 & /XBHE & /XA0
Fig. 7 zeigt ein Detail des Signalspeichers DL, die Dateneingabe/ausgabeverbindungen zwischen dem Systembus 250 und dem lokalen CPU-Bus 230 sowie das Steuerungssignal LEDMA. Fig. 6 setzt das Signal LEDMA in Beziehung zu anderen Signalen auf dem lokalen CPU-Bus 230 (im oberen Drittel von Fig. 6, gekennzeichnet mit der Legende "Signale auf dem lokalen Bus des 82385 bei 25 MHz"), zu Signalen auf dem Bus 320 für Zusatzeinrichtungen (gekennzeichnet durch den Hinweis "Micro-ChannelTM") und Signalen auf dem Systembus 250 (im unteren Drittel, gekennzeichnet durch die Legende "DMA- Signale"). Wie im oberen Drittel von Fig. 6 angegeben ist der lokale CPU-Bus 230 ein synchron getakteter Bus. (Die Takte CPUCLK 2 und CPUCLK verhalten sich zueinander wie angegeben.) Der mittlere Teil (der den Hauptteil von Fig. 6 umfaßt) zeigt einen einzelnen Zyklus auf dem lokalen CPU-Bus 230. Der Beginn des Zyklus wird durch die vertikale Linie ganz links angedeutet, das Ende des Zyklus durch die vertikale Linie ganz rechts. Wie in Fig. 6 im mittleren Drittel gezeigt, werden bei einem Zyklus, der sich über den Systembus 250 bis zu dem Bus 320 erstreckt, die Befehlssignale SS0* und SS1* aktiv (L-Pegel), sobald ein Zyklus auf dem lokalen CPU-Bus 230 begonnen hat. Kurz darauf wird eine Adresse in dem Puffer 253 (bezeichnet mit ADL*) gespeichert. Daraufhin wird das Signal CMD* ebenfalls aktiv (L-Pegel). Dieser Punkt definiert den Beginn des DMA-Zyklus auf dem Systembus 250 und dem Bus 320 für Zusatzeinrichtungen. Dies wird angedeutet durch die Verlängerung der dritten vertikalen Linie (von links), die sich in das untere Drittel von Fig. 6 hinein fortsetzt. Kurz nach dem Beginn des DMA-Zyklus werden die Signale DMAS0 und DMAS1 aktiv (L-Pegel). Wie in Fig. 6 zu sehen ist, verändert das Signal DMARDY* daraufhin seinen Zustand. Beim nächsten Übergang in DMARDY* (zum L-Pegel) werden die benötigten Daten auf dem Systembus 250 gefunden. Daher verändert das Signal LEDMA seinen Zustand (Übergang zum H-Pegel). Dies bewirkt, daß die Daten auf dem Systembus 250 in dem Signalspeicher DL gespeichert werden. Derselbe Übergang, der zu der Zustandsveränderung von LEDMA geführt hat, wirkt sich auch auf BREADY* aus (angezeigt durch den Pfeil in Fig. 6). Sobald, mit anderen Worten, DMARDY* mit L-Pegel erfaßt wird, sind die benötigten Daten bereits in dem Signalspeicher DL gespeichert, und der DMA-Kanal hat den Bus 250 freigegeben. Wie in Fig. 6 gezeigt führt somit der Übergang in DMARDY* zu einem Übergang in BREADY*. Beim nächsten darauf folgenden Übergang von BT2 zum H-Pegel kann der CPU-Zyklus gefahrlos enden. (Dies ist in Fig. 6 die vertikale Linie ganz rechts.) Wie in Fig. 6 gezeigt führt die Beendigung des CPU-Zyklus zu einer Zustandsveränderung bei CMD* (auf dem Micro-ChannelTM- Bus 320) und wirkt sich auch auf die Freigabe von LEDMA aus, da die CPU 225 bei der Beendigung des Zyklus die Daten aus dem Signalspeicher DL akzeptiert hat.
Das Obengesagte verdeutlicht, daß vor der Beendigung des CPU- Zyklus und als Voraussetzung für die Beendigung des CPU- Zyklus die Beendigung des DMA-Zyklus stattfindet. Dies garantiert, daß bei der Einleitung eines folgenden Zyklus durch die CPU (rechts der vertikalen Linie ganz rechts in Fig. 6) der DMA-Zyklus bereits beendet ist und daher der Bus frei von allen Daten ist, die eventuell während des DMA- Zyklus zu ihm geleitet wurden. Die Erfindung bietet somit eine Anpassung zwischen dynamischen Busgrößen (die die Flexibilität ermöglichen, die für den Micro-ChannelTM-Bus 320 notwendig sind) und Pipeline-Operationen durch die ausgewählte Generierung von CPUNA zur angemessenen Zeit. Wie bereits angedeutet hängt CPUNA einerseits von der Entdeckung eines cachefähigen Zugriffs ab, wenn CPUNA vor dem Abschluß des laufenden Zyklus erzeugt wird. Andererseits wird das Pipelining zurückgehalten, wenn wenn ein nicht cachefähiger Zugriff entdeckt wird, d. h. CPUNA wird erst gegeben, wenn der Systembus 250 angibt, daß der Zyklus abgeschlossen ist (BREADY gegeben wird).
Gleichzeitig erfolgt eine Anpassung zwischen dem synchronen DMA-Mechanismus und dem synchronen (aber von einem anderen Takt gesteuerten) lokalen CPU-Bus über den Puffer DL. Während der DMA-Zyklus durch den lokalen CPU-Bus 230 eingeleitet wird, endet der Zyklus auf dem lokalen CPU-Bus 230 erst nach der Beendigung des DMA-Zyklus.

Claims

1. Ein Datenverarbeitungsgerät, umfassend

eine Befehlsausführungseinheit (225, 80386) mit einer gegebenen Bitbreite,

ein asynchrones Mittel (225, 80386) zur Generierung der nächsten Adresse, das in der Lage ist, wenn es aktiviert ist, die Adresse des nächsten Befehls zu generieren, der von der Befehlsausführungseinheit während der Ausführung des derzeit ausgeführten Befehls benötigt wird, wodurch Befehle vorgeholt werden können,

ein Mittel (240, DL, AL) zum Anschluß der Ausführungseinheit an adressierbare Systemkomponenten von gleicher und/oder geringerer Bitbreite, wobei sich die Systemkomponentenadressen innerhalb eines bestimmten festgelegten Bereichs von Systemkomponentenadressen ausschließlich auf Komponenten mit derselben Bitbreite wie die der Ausführungseinheit beziehen,

ein Mittel (CL) zur Generierung eines Signals Nächste Adresse (CPUNA) als Funktion der Ausführung des derzeit ausgeführten Befehls zur Freigabe des Mittels zur Generierung der nächsten Adresse und

ein Mittel (CADR) zur Generierung eines Steuerungssignals (NCA), wenn die Ausführung eines Befehls, der sich auf eine Adresse außerhalb des festgelegten Bereichs bezieht, erkannt wird, wobei das Gerät dadurch gekennzeichnet ist, daß

als Reaktion auf ein derartiges Steuerungssignal das Mittel zur Generierung eines Signals Nächste Adresse inhibiert wird.

2. Ein Gerät nach Anspruch 1, bei dem die Befehlsausführungseinheit und das Adressengenerierungsmittel zwei Einheiten innerhalb eines Mikroprozessors (225, 80386) sind, wobei der Mikroprozessor an ein Cachespeichersubsystem angeschlossen ist, das eine Cachesteuerungseinheit (260, 82385) und einen Cachespeicher (255) mit der gegebenen Bitbreite umfaßt, und zwar durch einen lokalen Bus (230) mit der gegebenen Bitbreite, der auch an einen Systembus (250) angeschlossen ist, der mit den adressierbaren Systemkomponenten verbunden ist, wobei das Cachespeichersubsystem Daten nur bei diesen Systemkomponenten innerhalb des festgelegten Adreßbereichs cacht, wobei das Mittel, das das Signal Nächste Adresse generiert, zwischen der Cachesteuerungseinheit und dem Adressengenerierungsmittel angeschlossen ist.

3. Ein Gerät nach Anspruch 2, bei dem das Mittel (CL), das das Signal Nächste Adresse generiert, in Abwesenheit jeglicher Aktion des Mittels zur Generierung eines Steuerungssignals freigegeben wird durch ein Signal (BADS) von der Cachesteuerungseinheit, das anzeigt, daß es auf dem lokalen Bus keine gültige Adresse gibt, und durch ein Signal (BNA) vom System, das anzeigt, daß eine nächste Adresse von dem lokalen Bus benötigt wird.

4. Ein Gerät nach Anspruch 3, bei dem das Mittel zur Generierung eines Steuerungssignals einen Adressendecodierer umfaßt, der an die Adreßleitungen (CPULBA) des lokalen Busses angeschlossen ist, um festzustellen, ob eine Adresse auf diesem Bus innerhalb des festgelegten Bereichs liegt, und als Reaktion auf die Feststellung, daß sie nicht in diesem Bereich liegt, ein Signal (NCA) erzeugt, um das Mittel (CL) zu deaktivieren, das das Signal Nächste Adresse generiert.

5. Ein Gerät nach Anspruch 4, bei dem das Mittel zur Generierung eines Steuerungssignals auch auf ein vom System generiertes Signal (NACACHE) reagiert, das anzeigt, daß die auf dem lokalen Bus angegebene Adresse

- selbst wenn sie innerhalb des festgelegten Bereichs liegt - nicht cachefähig ist, um ein Signal zur Deaktivierung des Mittels zu generieren, das das Signal Nächste Adresse generiert.

6. Ein Gerät nach Anspruch 5, bei dem der Mikroprozessor auf ein Signal (CS32, BS16) reagiert, das anzeigt, daß eine adressierte Systemkomponente die halbe Bitbreite des Mikroprozessors aufweist, um einen doppelten Ausführungszyklus zu programmieren, wobei eine Logik (CLA, S, ALS) bereitgestellt wird, die auf Signalkombinationen (CS16) reagiert, die anzeigen, daß eine adressierte Systemkomponente ein Viertel der Bitbreite des Mikroprozessors aufweist, um den Ausführungszyklus wieder zu verdoppeln, und zwar transparent für den Mikroprozessor.

7. Ein Verfahren zum Betrieb eines Datenverarbeitungssystems, umfassend eine Befehlsausführungseinheit (225, 80386) mit einer gegebenen Bitbreite, ein asynchrones Mittel (225, 80386) zur Generierung der nächsten Adresse, das in der Lage ist, wenn es aktiviert ist, die Adresse des nächsten Befehls zu generieren, der von der Befehlsausführungseinheit während der Ausführung des derzeit ausgeführten Befehls benötigt wird, wodurch Befehle vorgeholt werden können, und ein Mittel (240, DL, AL) zum Anschluß der Ausführungseinheit an adressierbare Systemkomponenten von gleicher und/oder geringerer Bitbreite, wobei das Verfahren umfaßt:

Zuweisen von Systemkomponentenadressen innerhalb eines festgelegten Bereichs ausschließlich an Komponenten mit derselben Bitbreite wie die der Ausführungseinheit,

Generieren eines Signals Nächste Adresse (CPUNA) als Funktion der Ausführung des derzeit ausgeführten Befehls zur Freigabe der frühzeitigen Generierung der nächsten Adresse und daher des Befehlsvorholens, und

Generieren eines Steuerungssignals (NCA), wenn die Ausführung eines Befehls hinsichtlich einer Adresse außerhalb des festgelegten Adreßbereichs entdeckt wird,

wobei das Verfahren dadurch gekennzeichnet ist, daß

als Reaktion auf die Generierung eines solchen Steuerungssignals die Generierung des Signals Nächste Adresse inhibiert wird.