DE3914265C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Computersystem nach dem Oberbegriff des Patentanspruchs 1, insbesondere auf Mikrocomputersysteme, die dynamische Busanpassung und Fließbandbetrieb anwenden, und speziell auf solche Systeme, welche außerdem ein Vorratsspeicheruntersystem verwenden.

Stand der Technik über den 80 386, seine Eigenschaften und seine Anwendung in Mikrocomputersystemen mit Vorratsspeicheruntersystemen wird in "Introduction to the 80 386", April 1986 sowie dem 80 386 Hardware Reference Manual, 1986 von Intel beschrieben. Die Eigenschaften und die Leistung des 82 385 werden in der Intel Veröffentlichung "82 385 High Performance 32 Bit Cache Controller" (1987) beschrieben.

In Mikrocomputersystemen wie auch in anderen Computersystemen ist die Betriebsgeschwindigkeit ein wichtiges Kriterium, das in der Mehrheit der Fälle gegenüber den Systemkosten abgewogen werden muß. Viele Ausführungen, die zuerst zur Betriebsbeschleunigung in Großsystemen und Minicomputer aufgenommen wurden, werden nun in Mikrocomputersystemen angewandt. Zu ihnen gehören die Vorratsspeicheruntersysteme und der Fließbandbetrieb.

In einigen Mikrocomputersystemen (z. B. jenen, welche den Intel 80 386 anwenden) ist der Fließbandbetrieb eine interessante Betriebsmöglichkeit. Für 80 386/82 385- Mikrocomputersysteme liefert der 82 385 ein NA-Signal, welches an einen entsprechenden Eingang des 80 386 angelegt werden soll. Der 82 385 könnte so das NA-Signal vor dem Abschluß eines bestimmten Buszyklus an den 80 386 anlegen und den 80 386 zur Ausgabe von Information (Daten, Adresse und/oder Steuerung) für den nächsten Betriebszyklus aktivieren. Der zeitliche Ablauf sowie die angeschlossenen Einheiten sind festgelegt, so daß, wenn eine Vorratsspeicherung der gegebene Vorgang ist, die Information für den gegebenen Vorgang bereits vom Vorratsspeicher akzeptiert ist und daher die Änderung der Ausgangsinformation vom 80 386 entsprechend dem nächsten Zyklus den gerade zur Ausführung gelangenden Vorgang nicht stört. Dies trifft auch für Situationen zu, in welchen ein erfolgloser Vorratsspeicherungszugriff auftritt, welche einen Rückgriff nicht auf den Vorratsspeicher, sondern auf den Hauptspeicher erfordert, da der Zugriff zum Hauptspeicher über Zwischenspeicher geschieht, welche daher Informationen über den gegebenen Vorgang speichern. Der 80 386 besitzt außerdem die Fähigkeit, einen dynamischen Busanpassung genannten Vorgang auszuführen. Der 80 386 ist nominell ein 32-Bit-System, d. h. die Breite des Datenbus beträgt 32 Bits. Der 80 386 kann jedoch auch mit Geräten mit 16 Bits arbeiten (d. h. Vorrichtungen, die lediglich 16 Datenbits übertragen), und zwar dadurch, daß er auf ein BS16- Signal antwortet, welches an den 80 386 angelegt wurde, um das Vorhandensein einer 16-Bit-Vorrichtung anzuzeigen. Das BS16-Signal ist für den 80 386 dann wichtig, wenn er einen Vorgang mit 32 Bits ausgeführt hat. Natürlich kann die 16-Bit-Vorrichtung nicht in einem Vorgang die 32 Datenbits übertragen, welche der 80 386 erzeugen und/oder aufnehmen kann. Es ist somit ein zweiter Vorgang (Zyklus) erforderlich, und der 80 386 antwortet auf das BS16-Signal und erzeugt automatisch den nächsten und notwendigen Zyklus.

Um diese Art Vorgang beim 82 385 erfolgreich durchführen zu können, muß der 82 385 Informationen über die Art der Vorrichtung haben, welche am Vorgang teilnimmt, so daß das NA-Signal zum 80 386 nicht unvorhergesehen erzeugt wird. Wie in der oben erwähnten Intel-Veröffentlichung beschrieben, braucht der 82 385 Informationen über die Vorrichtung am Beginn eines Zyklus, im Gegensatz zum 80 386, der solche Information über die Vorrichtung wesentlich später im Zyklusverlauf annehmen und darauf reagieren kann.

Bei einigen Mikrocomputersystemen wird diese Beschränkung dadurch akzeptiert, daß die Adresse einer Vorrichtung mit ihrer Größe korreliert wird, so daß z. B. alle Vorrichtungen mit 32 Bits in einem ersten bestimmten Adressenbereich vorgesehen sind, und alle Vorrichtungen mit 16 Bits in einem zweiten unterschiedlichen Adressenbereich. Nach dieser Technik kann die Größe einer Vorrichtung durch ihre Adresse bestimmt werden.

In Systemen jedoch, welche die Flexibilität des Auffindens einer großen Anzahl von Vorrichtungen innerhalb einer großen Anzahl von Adressenbereichen erfordern, kann diese Einschränkung nicht befolgt werden. Eine Klasse solcher Systeme sind diejenigen mit dem IBM- Mikrokanal-Bus.

In vielen Systemen, einschließlich denen des oben genannten Typs, gibt eine angesteuerte Vorrichtung einen Hinweis auf ihre Größe. Da jedoch der 82 385 Angaben über die Vorrichtungsgröße schon am Beginn eines Buszyklus braucht, kann bei Systemen, in welchen diese Information erst später im Verlauf des Zyklus verfügbar ist, ein unvorhergesehenes NA-Signal entstehen.

In der älteren, jedoch nachveröffentlichten EP 03 09 985 A2 ist ein Verfahren zur selektiven Steuerung des Fließbandbetriebs einer 80386-Zentraleinheit offenbart. Bei diesem Verfahren wird das von der 82385-Steuereinrichtung abgegebene Next-Adreß-Signal mit bestimmten Adreßbits verknüpft. Danach wird dann für die zugehörigen Adreßbereiche der Fließbandbetrieb zugelassen oder nicht.

Aufgabe der Erfindung ist es, ein fehlerhaftes Verhalten des Computersystems bei einem Fließbandbetrieb im Zusammenhand mit einem externen Gerät mit einer von der Bitbreite des Computersystems abweichenden Bitbreite zu überwinden.

Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, eine Anordnung in einem 80 386/82 386-Mikrocomputersystem vorzusehen, welche das NA-Signal selektiv steuert, so daß es mit dem 80 386 nur unter entsprechenden Bedingungen gekoppelt ist. Unter davon abweichenden Bedingungen kann das NA-Signal den 80 386 nicht erreichen. Wird das NA-Signal am Erreichen des 80 386 gehindert, so kann auch kein Fließbandbetrieb stattfinden, d. h. das Erzeugen einer Information für einen nächsten Zyklus wird verhindert, bevor der gegebene Zyklus ausgeführt worden ist. Mit dieser flexiblen Steuerung des NA-Signals kann das Mikrocomputersystem nunmehr mit dynamischer Busanpassung arbeiten, d. h. das System kann mit Vorrichtungen verschiedener Größe arbeiten, ohne daß zu Beginn des Zyklus eine Information über die Größe der benutztten Vorrichtung mitgeteilt wird.

Diese Aufgabe ist bei einem Computersystem nach dem Patentanspruch 1 gelöst.

Pufferbare Vorrichtungen, d. h. Vorrichtungen, welche pufferbare Daten erzeugen, sind automatisch 32-Bit-Vorrichtungen. Alle solche Vorrichtungen haben Adressen (insbesondere Markierungen), welche Pufferbarkeit anzeigen. Alle anderen Vorrichtungen (ob 32-Bit-Vorrichtungen oder nicht) haben Adressen, die anzeigen, daß die von ihnen erzeugte Information nicht im Vorratsspeicher gefunden wird. Die Steuerung des NA-Signals hängt teilweise von der Pufferbarkeit ab. Da jede pufferbare Vorrichtung eine 32-Bit-Vorrichtung ist, können beim Betrieb mit pufferbaren Vorrichtungen insbesondere keine unvorhergesehenen NA-Signale auftreten. Besonders bei einem erfolgreichen Puffervorgang kann das NA-Signal nur passend sein, da nur pufferbare Vorrichungen (32-Bit-Vorrichtungen) einen Vorratsspeichertreffer ausführen können. So besteht ein wichtiges Merkmal der dynamischen Busanpassung und des Fließbandbetriebs darin, daß das NA-Signal am Erreichen des 80 386 gehindert wird, wenn eine Adresse an eine nicht pufferbare Vorrichtung vorliegt.

Wenn sich im Verlauf eines gegebenen Zyklus (bei dem das NA-Signal blockiert wurde) herausstellt, daß es sich bei der Vorrichtung um eine 32-Bit-Vorrichtung handelt, dann wird der Zyklus auf bekannte Weise (ohne Fließbandbetrieb) durchgeführt. Zeigt sich jedoch im Verlauf eines Zyklus, daß die im Betrieb befindliche Vorrichtung eine 16-Bit-Vorrichtung ist (und der Zyklus ein 32-Bit- Zyklus), dann erzeugt der 80 386 den zusätzlichen notwendigen Zyklus. Dieser Vorgang ist für den 82 385 völlig transparent, d. h. er nimmt am Steuern des zweiten der zwei Zyklen nicht teil. Ist die im Betrieb befindliche Vorrichtung eine 8-Bit-Vorrichtung, dann "sieht" der 80 386 schließlich eine 16-Bit-Vorrichtung, so daß er genau so arbeitet, wie oben im Zusammenhang mit der 16-Bit-Vorrichtung beschrieben wurde. In anderen Worten, der 80 386 "sieht" eine 16-Bit-Vorrichtung, so daß nach dem Abschluß des ersten Zyklus (während dem er darüber informiert wird, daß er mit einer 16-Bit-Vorrichtung arbeitet) ein zweiter Zyklus erzeugt wird. Transparent jedoch nicht nur für den 82 385, sondern auch für den 80 386 wandelt eine andere Logik jeden der 16-Bit-Zyklen des 80 386 in zwei 8-Bit-Zyklen um. Wird daher ein 32-Bit-Zyklus an eine 8-Bit-Vorrichtung gesandt, so nimmt der 82 385 an diesem Vorgang nicht teil, der 80 386 erzeugt zwei 16-Bit-Zyklen, und eine andere Logik erzeugt für jeden der 16-Bit-Zyklen des 80 386 zwei 8-Bit-Zyklen.

Gemäß einem Aspekt sieht also die Erfindung ein Mikrocomputersystem mit Fließbandbefehlsabfolge als Antwort auf ein nachfolgendes Adressensignal vor Beendigung eines anstehenden Vorgangs vor, wobei das Mikrocomputersystem folgendes umfaßt:
einen Prozessor einer gegebenen Bitbreite,
ein Vorratsspeicher-Untersystem der gegebenen Bitbreite, das durch einen lokalen Bus mit dem Prozessor verbunden ist,
einen weiteren Bus, welcher den lokalen Bus mit anderen Einheiten verbindet, die dieselbe Bitbreite aufweisen, und mit zumindest einer Einheit reduzierter Bitbreite, wobei zumindest einige der Einheiten mit der gegebenen Bitbreite eine Adresse in einem dem Vorratsspeicher-Untersystem zugeordneten Bitbereich haben, und wobei die zumindest eine Einheit reduzierter Bitbreite eine Adresse außerhalb des dem Vorratsspeicher- Untersystem zugeordneten Adressenbereichs hat, und weiterhin folgendes enthaltend:

• a) einen Adressendekodierer, der als Antwort auf eine auf dem lokalen Bus anliegende Adresse durch ein Signal angibt, ob sich die anstehende Adresse innerhalb des dem Vorratsspeicher-Untersystem zugeordneten Adressenbereiches befindet oder nicht, und
• b) auf das Signal vom Adressendekodierer ansprechende logische Mittel zum Erzeugen eines nachfolgenden Adressensignals an den Mikroprozessor zum Zwecke des Fließbandbetriebs, wenn der Adressendekodierer nicht eine Adresse außerhalb eines dem Vorratsspeicher- Untersystem zugeordneten Bereichs anzeigt.

Fig. 1 ist eine dreidimensionale Gesamtansicht eines typischen Mikrocomputersystems, bei dem die vorliegende Erfindung zum Einsatz kommen kann;

Fig. 2 ist ein detailliertes Blockdiagramm einer Mehrheit der Bestandteile eines typischen Mikrocomputersystems, bei dem die vorliegende Erfindung zum Einsatz kommen kann;

Fig. 3 ist ein Blockdiagramm, welches detaillierter ist als Fig. 2 und die Verbindungen zwischen dem 80 386 und 82 386 zeigt, die vom Hersteller empfohlen werden, und das für das Verständnis darüber hilfreich ist, warum eine solche Anordnung mit einer dynamischen Busanpassung unvereinbar ist;

Fig. 4 ist ein ausführliches Blockdiagramm ähnlich der Fig. 3, aber mit der Darstellung der Anwendung der vorliegenden Erfindung, mit welcher sowohl der Fließbandbetrieb wie auch die dynamische Busanpassung möglich sind;

Fig. 5 ist ein weiteres ausführliches Blockdiagramm der Anordnung, mit welcher die Umwandlung eines Zyklus von 16 auf 8 Bits erfolgt, und zwar transparent sowohl für den 82 385 und den 80 386; und

Fig. 6 und 7 sind ein Zeitdiagramm bzw. ein Blockdiagramm des Zwischenspeichers DL und seines Steuersignals LEDMA (Zwischenspeicher aktivieren von DMA), um darzustellen, wie das synchrone DMA-Untersystem mittels einer Schnittstelle mit dem lokalen Bus der Zentraleinheit verbunden wird (mit einem unterschiedlichen Takt), um mögliche Konkurrenzprobleme auf dem Systembus zu vermeiden.

Fig. 1 zeigt ein typisches Mikrocomputersystem, in welchem die vorliegende Erfindung verwendet werden kann. Wie dargestellt, enthält das Mikrocomputersystem 10 eine Anzahl von untereinander verbundenen Komponenten. Eine Systemeinheit 30 ist mit einem Monitor 20 (wie z. B. einem konventionellen Videoschirm) verbunden und treibt diesen an. Die Systemeinheit 30 ist außerdem mit Eingabevorrichtungen wie einer Tastatur 40 und einer Maus 50 verbunden. Eine Ausgabevorrichtung wie ein Drucker 60 kann ebenfalls mit der Systemeinheit 30 verbunden werden. Schließlich kann die Systemeinheit 30 einen oder mehrere Plattenspeicher wie den Plattenspeicher 70 enthalten. Wie unten beschrieben, spricht die Systemeinheit 30 auf Eingabevorrichtungen wie die Tastatur 40 und die Maus 50 an sowie auf Eingabe/Ausgabevorrichtungen wie den Plattenspeicher 70, um Signale an Ausgabevorrichtungen wie den Monitor 20 und den Drucker 60 abzugeben. Für den Fachmann ist es offensichtlich, daß auch andere konventionelle Einheiten zum Betrieb mit der Systemeinheit 30 angeschlossen werden können. Gemäß der vorliegenden Erfindung enthält das Mikrocomputersystem 10 (wie im folgenden ausführlicher beschrieben) ein Vorratsspeicher- Untersystem, bei dem ein lokaler Zentraleinheitsbus einen Prozessor, eine Vorratsspeicher-Steuervorrichtung und einen Vorratsspeicher untereinander verbindet, welcher selbst über einen Puffer mit einem Systembus verbunden ist. Der Systembus befindet sich in Wirkverbindung mit den Eingabe/Ausgabevorrichtungen wie der Tastatur 40, der Maus 50, dem Plattenantrieb 70, dem Monitor 20 und dem Drucker 60. Außerdem kann gemäß der vorliegenden Erfindung die Systemeinheit 30 auch einen dritten Bus mit einer Mikrokanal-Architektur zur Verbindung zwischen dem Systembus und anderen E/A-Vorrichtungen enthalten.

Fig. 2 ist ein ausführliches Blockdiagramm und stellt die verschiedenen Einheiten eines typischen Mikrocomputersystems dar. Ein lokaler Zentraleinheitsbus 230 (mit Adreß-, Daten- und Steuerbestandteilen) verbindet einen Mikroprozessor 225 (z. B. einen 80 386), eine Vorratsspeicher-Steuervorrichtung 260 (die einen 82 385-Cache-Controller enthalten kann) und einen Speicher 255 mit wahlfreiem Zugriff. Mit dem lokalen Zentraleinheitsbus 230 ist außerdem ein Puffer 240 verbunden, welcher selbst mit dem Systembus 250 verbunden ist, der auch Adreß-, Daten- und Steuerbestandteile enthält. Der Systembus 250 erstreckt sich zwischen dem Puffer 240 und einem weiteren Puffer 253. Der Systembus 250 ist ebenfalls mit einer Bussteuereinheit und dem Zeitgeber 265 sowie einer DMA-Steuervorrichtung 325 verbunden. Ein Zuteilungssteuerbus 340 verbindet die Bussteuereinheit und den Zeitgeber 265 sowie einen zentralen Zuteilungsbusüberwacher 335. Der Hauptspeicher 350 ist ebenfalls mit dem Systembus 250 verbunden und enthält ein Speichersteuerelement 351, einen Adressenmultiplexer 352 und einen Datenpuffer 353. Diese Elemente sind mit den Speicherelementen 360 bis 364 wie in Fig. 2 gezeigt verbunden.

Ein weiterer Puffer 254 ist zwischen dem Systembus 250 und einem planaren Bus 270 vorgesehen. Der planare Bus 270 enthält Adreß-, Daten- und Steuerbestandteile. Entlang dem planaren Bus 270 sind mehrere E/A-Adapter und andere Bestandteile angeschlossen, wie zum Beispiel ein Anzeigeadapter 275 (zum Antrieb des Monitor 20), ein Taktgeber 280 ein zusätzlicher Speicher 285 mit wahlfreiem Zugriff, ein RS-332-Adapter 290 (für serielle E/A-Vorgänge), ein Druckeradapter 295 (der zum Antreiben des Druckers 60 verwendet werden kann), ein Zeitgeber 300, ein Diskettenadapter (der mit dem Plattenspeicher 70 zusammenarbeitet), eine Unterbrechungssteuerung 310 und ein Festwertspeicher 315.

Der Puffer 253 (auf einer Seite mit dem Systembus 250 verbunden) ist auf der anderen Seite mit den Anschlüssen 401 des Mikrokanal-Bus 320 verbunden. Der Bus 320 kann Vorrichtungen verschiedener Größen einschließlich solchen mit 32 Bits, 16 Bits und 8 Bits bedienen. Eine typische Speichervorrichtung 331 ist als an dem Bus 320 angeschlossen gezeigt. Einer der Vorteile dieses Bus liegt in der Flexibilität, die er dem Anwender bietet, so daß dieser nach Wunsch unterschiedliche Vorrichtungen an den verschiedenen Anschlüssen anschließen kann. Das Mischen dieser Vorrichtungen und ihr Auftreten an unterschiedlichen Anschlüssen verhindert eine starre Adressenzuteilung und ist ein Hauptgrund für die Notwendigkeit der vorliegenden Erfindung. Ohne diese wäre das 80 386/82 385- Mikrocomputersystem wie hier beschrieben entweder gänzlich am Anwenden des Fließbandbetriebs gehindert oder müßte aufgrund von unvorhergesehenem oder unkorrektem Fließbandbetrieb fehlerhaft arbeiten.

Fig. 3 zeigt ausgewählte Verbindungen zwischen dem 80 386 und 82 385 bezüglich der Erzeugung und Anwendung des Signals für die nächste Adresse (NA), wie vom Hersteller empfohlen. Genauer ist die Schnittstelle zwischen dem lokalen Zentraleinheitsbus 230 und dem Systembus 250 der Puffer 240, dessen Bestandteile einen Steuerpuffer DL (für Daten) und AL (für Adressen) umfassen. Wie in Fig. 3 gezeigt, ist der Datenbestandteil des lokalen Zentraleinheitsbus (CPULBD) ein E/A-Anschluß des DL, auf der Seite des lokalen Zentraleinheitsbus. Ebenso ist der Datenbestandteil SBD des lokalen Systembus 250 ein E/A-Anschluß des DL, auf der Seite des Systembus 250. Der Puffer DL wird durch seine Eingangssignale LDSTB, BT/R und DOE gesteuert. Das LDSTB speichert Daten in den DL, und DOE aktiviert den Ausgang von DL. BT/R bestimmt die Richtung, aus welcher der Eingang akzeptiert wird (lokaler Zentraleinheitsbus 230 oder Systembus 250) und in welche der Ausgang gerichtet ist (Systembus 250 oder lokaler Zentraleinheitsbus 230).

Ebenso hat die Adresseneinheit des Puffers AL einen Eingang von dem Adreßbestandteil des lokalen Zentraleinheitsbus (CPULBA) und einen Eingang von dem Adreßbestandteil des lokalen Systembus 250 (SBA). Auf ähnliche Weise wird die AL-Einheit des Puffers durch ihre zwei Steuersignale BACP und BAOE gesteuert, das erstere speichert Adreß-Informationen vom CPULBA in den AL, und das letztere gibt den Ausgang frei, z. B. zum Systembus 250. Die Kontrollsignale LDSTB, DOE, BACP und BAOE werden vom 82 385 geliefert.

Der Adreßbestandteil CPULBA des lokalen Zentraleinheitsbus 230 kommt vom 80 386, und der Datenbestandteil CPULBD des lokalen Zentraleinheitsbus 230 beginnt/endet am 80 386.

Der 82 385 verwendet zwei zusätzliche Signale X16 und NCA beim Erzeugen des NA-Signals. Das X16-Signal zeigt an, ob die in Betrieb befindliche Vorrichtung eine Vorrichtung mit 16 oder 32 Bits ist. Eine Quelle des Signals X16 ist der Adressendecodierer des lokalen Bus (LBAD). Außerdem empfiehlt der Hersteller, das Signal BS16 mit dem Signal X16 zu verbinden. Das Signal BS16 wird in den 80 386 eingelesen, um dem 80 386 mitzuteilen, ob die in Betrieb befindliche Vorrichtung 16 oder 32 Bits umfaßt. Eine Quelle des Signals BS16 ist ein Geräteadreßdecoder, z. B. MAD. MAD stellt den Adressendecodierer jedes Geräts dar, welches mit dem Systembus 250 oder einem anderen damit verbundenen Bus, wie z. B. 270 oder 320 verbunden ist. Wenn ein Gerät wie MAD seine Adresse auf einem Busadreßbestandteil wie MA erkennt, gibt sie das Signal BS16 zurück, das "High" oder "Low" ist, je nachdem, ob es sich bei dem Gerät um ein 16- oder 32-Bit-Gerät handelt.

Die nicht pufferbare Adresse (NCA) ist ein weiterer Eingang zum 82 385, welche anzeigt, ob eine anstehende Adresse eine pufferbare Adresse ist. Eine pufferbare Adresse wird als Adresse für ein Gerät definiert, die mit dem Vorratsspeicher-Untersystem kompatibel und daher ein 32-Bit-Gerät ist. Dieses Signal wird vom Vorratsspeicher-Adressendecodierer (CAD) mittels eines Eingangs von dem Adreßbestandteil des lokalen Zentraleinheitsbus 230 erzeugt. Der Hersteller schlägt vor, daß ein Teil des Speichers als nicht pufferbar durch die Verwendung dieses Eingangs zum 82 285 beiseite gesetzt wird.

Die die Fig. 3 dargestellte vorgeschlagene Architektur ermöglicht einen wirkungsvollen Fließbandbetrieb (durch die Anwendung des NA-Signals) unter jeder der folgenden Bedingungen:

• 1. Wo alle mit dem Systembus 250 oder einem daran angeschlossenen Bus verbundenen Vorrichtungen 32-Bit- Vorrichtungen sind, oder
• 2. wo die mit dem Systembus 250 oder einem daran angeschlossenen Bus verbundenen Vorrichtungen 32-Bit- oder 16-Bit-Vorrichtungen sein können, solange das Signal X16 zu Beginn jedes Buszyklus verfügbar ist.
  Ist das X16-Signal zu Beginn eines gegebenen Buszyklus verfügbar, so bestimmt der auf dieser Information basierende 82 385, ob das NA-Signal passend ist, und ist dies nicht der Fall, so wird es nicht erzeugt. Arbeitet daher der 80 386 mit einer 32-Bit-Vorrichtung, dann wird das NA-Signal normalerweise vor dem Abschluß eines gegebenen Zyklus zum Erzielen eines wirkungsvollen Fließbandbetriebs erzeugt. Handelt es sich bei der Vorrichtung jedoch um eine 16-Bit-Vorrichtung, dann wird das NA-Signal nicht erzeugt, so daß der 80 386 den zweiten erforderlichen Zyklus für korrekten Betrieb mit einer 16-Bit-Vorrichtung erzeugen kann.
  Die Architektur einiger Busuntersysteme (z. B. der Mikrokanal-Bus) ermöglicht jedoch das Mischen von 8-, 16- und 32-Bit-Vorrichtungen. Da das Signal BS16 erst einige Zeit nach dem Zeitpunkt zurückkehrt, an welchem die typische MAD-Vorrichtung ihre Adresse auf dem Busuntersystem erkannt hat, wird es nicht früh genug für den 82 385 erzeugt, um bei der Entscheidung über die Erzeugung eines NA mit in Betracht gezogen zu werden. Die Eigenarten des 82 385 machen ihn daher inkompatibel, insbesondere hinsichtlich der Erzeugung des NA-Signals, mit Busuntersystemen mit einer Flexibilität wie z. B. der Mikrokanal-Bus.

Fig. 4 ist ein Blockdiagramm ähnlich der Fig. 3, jedoch geändert zur Anwendung gemäß der vorliegenden Erfindung. Vor der Beschreibung des Betriebs der in Fig. 4 gezeigten Anordnung wird eine Anzahl der Unterschiede zwischen den Fig. 3 und 4 beschrieben.

Ein Hauptunterschied besteht darin, daß die Ausgänge X16 und NA des 82 385 nicht länger angewandt werden. Zusätzlich wurde ein neues logisches Element CL zwischen dem 82 385 und dem 80 386 eingefügt. Das logische Element CL erzeugt das CPUNA-Signal (welches das nicht benützte NA-Signal vom 82 385 ersetzt). Die logische Einheit CL spricht auf das NCA-Signal vom CADR- und das BADS-Signal vom 82 385 an (welches anzeigt, ob eine erfolglose Vorratsspeicherung vorliegt). Das logische Element CL hat außerdem einen Eingang BW/R, welcher anzeigt, ob es sich bei einem Systembuszyklus um einen Lese- oder einen Schreibzyklus handelt. Wie unten beschrieben, wird BW/R zwar in einem Ausführungsbeispiel der Erfindung benützt, ist jedoch ein Signal, das nicht von wesentlicher Bedeutung ist.

Der Decodierer CADR empfängt außer seinen Eingaben der Bits A17-A26 und A31 des CPULBA programmierbare Pufferbarkeitsbits (PCB). In einem ausgeführten Ausführungsbeispiel stellt das erste dieser drei Bits eine Entscheidung dar zum Gewähren von pufferbarem ROM-Raum. Ein zweites Bit gibt entweder den Decodierer zur Ausgabe von NCA basierend auf der decodierten Information frei, oder zur Erklärung, daß alle Zugriffe nicht pufferbar sind, das heißt zur Erklärung von NCA unabhängig von der anstehenden Adresse auf dem CPULBA. Schließlich zeigt ein drittes Bit in einem Zustand an, daß Adressenraum zwischen 0 und 8 Megabytes pufferbar und Adressenraum zwischen 8 und 16 Megabytes nicht pufferbar ist. Im anderen Zustand zeigt das Bit an, daß Adressenraum in einem Bereich von 0 bis 16 Megabytes gänzlich pufferbar ist. Wenn gewünscht, kann der Effekt dieses Bits dadurch vervielfacht werden, daß einfach der Status der ersten 16 Megabytes durch die nachfolgenden 16-Megabyte-Bereiche reflektiert wird. Es ist offensichtlich, daß die Anwendung dieser speziellen Pufferbarkeitsindikatoren (oder anderer) für die Erfindung nicht von wesentlicher Bedeutung ist. Es ist jedoch wichtig, den CADR so anzuordnen, daß er seine Eingänge schnell decodieren und NCA liefern kann. In einem ausgeführten Ausführungsbeispiel war der Zeitraum zum Erzeugen des NCA aus gültigen Adressen auf dem CPULBA sehr kurz, und zwar in der Größenordnung von 10 Nanosekunden.

Ein weiterer größerer Unterschied zwischen den Fig. 3 und 4 besteht darin, daß der typische MAD nunmehr nicht ein einzelnes BS16-Signal (wie im Fall der Fig. 3) sondern zwei Signale erzeugt, und zwar CS32 und CS16. Er kann dadurch sich selbst als eine Vorrichtung für 32 Bits, 16 Bits oder 8 Bits identifizieren. Das Signal CS32 wird in ein Flip-Flop eingelesen, das nun das BS16-Signal erzeugt, welches sich in einem Zustand befindet, wenn der MAD eine 32-Bit-Vorrichtung ist, und in einem anderen Zustand, wenn der MAD eine 8-Bit- oder eine 16-Bit-Vorrichtung ist. Wird weder CS32 noch CS16 von der Vorrichtung erzeugt, dann ist in deren Abwesenheit die Vorrichtung eine 8-Bit-Vorrichtung.

Die oben erwähnten logischen Gleichungen werden nun im folgenden wiedergegeben. Hier haben die Symbole die folgenden Bedeutungen:

Symbol
Definition
/
Negation
:=	Ein registrierter Ausdruck ist gleich
=	Ein kombinatorischer Ausdruck ist gleich
&	Logisches UND
+	Logisches ODER

Logische Gleichungen

/BT2:=BUSCYC385 & PIPECYC385 & /BADS & CLK & BT2
+BUSCYC385 & /PIPECYC385 & BADS & CLK & NACACHE & BT2
+MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY
+/MISS1 & /BREADY & /BUSCYC385 & CLK
+/BT2 & BREADY & NACACHE
+/CLK & /BT2 (1)

/BUSCYC385:=BUSCYC385 & /BADS & CLK
+BUSCYC385 & /PIPECYC385 & CLK
+BUSCYC385 & /BT2 & CLK
+/BUSCYC385 & BREADY
+/BUSCYC385 & / CLK (2)

/CPUNA:=/MISS1 & CLK & CPUNA & /NACACHE
+/MISS1 & CLK & CPUNA & /BREADY & /BUSCYC385
+/CPUNA & /CLK
+/CPUNA & /MISS1 & CLK
+/CPUNA & CLK & BREADY
+/CPUNA & BUSCYC385 & NACACHE & CLK (3)

/MISS1:=MISS1 & BUSCYC385 & CPUNA & /BADS & /(BW/R) & CLK & NCA
+MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY
+/MISS1 & /CLK
+/MISS1 & BREADY (4)

/PIPECYC385:=PIPECYC385 & /BADS & /BUSCYC385 & CLK & /BREADY
+PIPECYC385 & /MISS1 & BT2 & /BUSCYC385 & CLK & /BREADY
+/PIPECYC385 & /CLK (5)

In den oben aufgeführten logischen Gleichungen werden die folgenden Signale beschrieben, oder es wird in den erwähnten Intel-Veröffentlichungen Bezug darauf genommen:

BADS
BREADY @	(BW/R)	wird als BW/R aufgeführt - die Klammern weisen darauf hin, daß der gesamte Ausdruck ein Signal darstellt.
CLK @	(W/R)	wird als W/R aufgeführt - die Klammern weisen darauf hin, daß der gesamte Ausdruck ein Signal darstellt.

BADS im aktiven Zustand weist auf eine gültige Adresse auf dem Systembus 250 hin. BREADY ist ein Bereit-Signal vom Systembus 250 zum lokalen Zentraleinheitsbus 230. BW/R definiert einen Systembus 250-Schreib- oder Lesevorgang. CLK ist ein Prozessor-Takt-Signal, phasengleich mit dem Prozessor 225. (W/R) ist das konventionelle Schreib- oder Lesesignal für den lokalen Zentraleinheitsbus 230.

Die Gleichungen (1)-(5) definieren folgendes:

BT2
BUSCYC385
CPUNA
MISS1
PIPECYC385 . . .

als Ausdrücke der definierten Signale, der in den oben genannten Intel-Veröffentlichungen beschriebenen oder erwähnten Signale, und von NCA und NACACHE. BT2 gibt den Status des Systembus 250 wieder. Der BT2-Status wird in den genannten Intel-Veröffentlichungen definiert.

BUSCYC385 stellt ebenfalls den Status des Systembus 250 dar. Er ist "High" für den Busstatus BTI, BT1, BT1P und "Low" für BT2, BT2P und BT2I (ebenfalls in den erwähnten Intel-Veröffentlichungen erwähnt).

CPUNA ist ein Signal zum 80 386 und erlaubt Fließbandbetrieb. Dieses Signal ersetzt das NA-Signal vom 82 385.

MISS1 definiert im aktiven Zustand den ersten Zyklus in einem Doppelzyklus zur Ausführung von 64-Bit- Lesevorgängen zu pufferbaren Vorrichtungen.

PIPECYC385 ist im aktiven Zustand während BT1P (einem Buszustand, der in den erwähnten Intel-Veröffentlichungen aufgeführt wird).

NCA ist ein Signal, das dadurch erzeugt wird, daß der Adressenbestandteil auf dem lokalen Zentraleinheitsbus 230 so decodiert wird, daß er im aktiven Zustand einen nicht pufferbaren Zugriff wiedergibt. Pufferbarkeit wird durch eine Markierungseinheit (A31-A17) sowie durch programmierbare Information darüber bestimmt, welche Markierungen (wenn überhaupt) sich auf hinsichtlich der Bitbreite des Vorratsspeichers pufferbare gegenüber nicht pufferbaren Adressen beziehen.

NACACHE ist ein dem BNA-Signal ähnliches Signal. BNA ist ein systemerzeugtes Signal, das eine nächste Adresse vom lokalen Zentraleinheitsbus 230 anfordert und in den erwähnten Intel-Veröffentlichungen aufgeführt ist. NACACHE unterscheidet sich von BNA nur darin, daß BNA für einen 32K-Vorratsspeicher erzeugt wird, während NACACHE für einen 64K-Speicher gebildet wird. Soweit der Vorratsspeicher ein 32K-Speicher ist, wie in den INTEL-Veröffentlichungen erwähnt, kann das hier erwähnte NACACHE-Signal durch das BNA-Signal ersetzt werden.

Eine Prüfung der Gleichung 3 ergibt, daß sich die gesetzten Ausdrücke in den Zeilen 1 und 2 befinden. Der Ausdruck auf Zeile 1 gibt einen Fließbandbetrieb an. /MISS1 zeigt einen 32-Bit-Betrieb (wie unten beschrieben) an, und somit ist CPUNA zutreffend. Der Ausdruck auf Zeile 2 ist ein Zyklus, der früh ohne Fließbandbetrieb abgeschlossen wird, z. B. /BREADY.

In der Gleichung 4 sind die Ausdrücke auf den Zeilen 1 und 2 die gesetzten Ausdrücke. Beide hängen von NCA ab.

Fig. 5 ist ein Detail einer Anordnung, die dem Puffer und Decodierer 254 zugeordnet ist (welcher dem Bus 270 zugeordnet ist) sowie dem Puffer 253 (welcher einem Mikrokanal-Bus 320 zugeordnet ist). Wie bereits oben beschrieben, sieht die Anordnung der Fig. 4 zwei 16-Bit-Zyklen vor, wenn 32-Bit-Zyklen auf 8- oder 16-Bit-Vorrichtungen gerichtet sind, und zwar in einer für den 82 385 transparenten Weise. Die Anordnung nach Fig. 5 erzeugt für jeden auf eine 8-Bit-Vorrichtung gerichteten 16-Bit-Zyklus zwei 8-Bit-Zyklen, und zwar in einer für den 80 386 transparenten Weise.

Im einzelnen umfaßt die Anordnung eine Steuerlogik CLA, eine Folgesteuerungseinheit S und eine gesteuerte Verbindungseinheit ALS, welche ausgewählte Datenleitungen mit anderen Datenleitungen verbindet. Im einzelnen können wie in Fig. 5 gezeigt die 8 Bits niedriger Ordnung (D0-D7) mit dem zweiten 8-Bit-Segment (D8-D15) unter Steuerung durch das Signal DIR und /G verbunden werden. Außerdem wird die Übertragungsrichtung (links nach rechts oder umgekehrt) ebenfalls durch DIR gesteuert.

Im einzelnen werden in jeden vom 80 386 erzeugten 16-Bit- Zyklus Daten in die 16 Bits niedriger Ordnung des Datenbus gelesen. Um einen vom 80 386 erzeugten 16-Bit-Zyklus in zwei 8-Bit-Zyklen für den entsprechenden MAD umzuwandeln, wird mittels der in Fig. 5 gezeigten Hardware der 16-Bit-Vorgang so behandelt, daß er für die 8-Bit-Vorrichtung MAD wie zwei 8-Bit-Vorgänge aussieht, während für den 80 386 die zwei 8-Bit-Zyklen wie ein einziger 16-Bit-Zyklus aussehen.

Die Steuerlogik CLA führt eine Decodierfunktion für die Steuerung des Umwandlungszyklus durch. Sie stellt fest, wann ein Umwandlungszyklus ausgeführt werden muß und steuert die GATE-254- und DIR-245-Signale des ALS, welche die 8 Bits niedriger Ordnung des Datenbus mit einem zweiten 8-Bit-Segment des Datenbus verbinden. Die logischen Gleichungen für CLA sind unten aufgeführt. Wenn die Bedingungen für einen Umwandlungszyklus festgestellt sind, aktiviert das Signal DATACONV die Sequenz. Das Signal CS16 gibt im nicht aktiven Zustand das Vorhandensein einer 8-Bit-Vorrichtung und somit die Notwendigkeit einer Umwandlung an. Das Signal CS16 zeigt im aktiven Zustand eine 16- oder 32-Bit-Vorrichtung an.

Q1 wird in der Sequenz verwendet, um das Ende der ersten Hälfte des Umwandlungszyklus anzuzeigen. Die Signale DATACONV und Q1 werden in die Folgesteuerungseinheit S eingelesen, welche zwei Funktionen ausführt. Eine besteht darin, den 80 386 nicht bereit zu halten, bis die zweite Hälfte des Zyklus eingeleitet worden ist. ARDYEN wird logisch "1" gesetzt, um dem 80 386 mitzuteilen, daß der Zyklus nicht beendet werden soll. Die Folgesteuerungseinheit stimuliert auch das Ende eines 8-Bit-Zyklus und den Beginn eines zweiten Zyklus. ALTALE taktet eine logische "1" auf die A0-Adressenleitung und startet den Wartezustandsgenerator wieder. CMTLOFF macht das aktive Befehlssignal inaktiv und wieder aktiv, um das Ende eines Zyklus und den Beginn eines anderen zu stimulieren. CONVA0 wird als Eingang zum A0- Adressenzwischenspeicher verwendet, um A0 auf eine logische "1" für die zweite Hälfte des Umwandlungszyklus zu bringen.

Der abgeschlossene 16- auf 8-Bit-Umwandlungszyklus ist in bezug auf Zeit und Funktion zwei aufeinanderfolgenden 8-Bit-Zyklen äquivalent.

Die oben erwähnten und in Fig. 5 gezeigten Signale werden wie folgt definiert:

MEMCS16
16-Bit-Speichervorrichtung wählen.
(I/OCS16)	16-Bit-E/A-Vorrichtung wählen. Die Klammern weisen darauf hin, daß der gesamte Ausdruck sich auf ein einzelnes Signal bezieht.
AEN1, AEN2	Adressenfreigabe von den DMA-Steuereinheiten
MEMR, MEMW, IOR, IOW	Zentraleinheitsbefehlsignale.
IBHE	Bus-"High"-Freigabe, zeigt an, wenn Daten auf einem 8-Bit-Segment höherer Ordnung erscheinen sollen.
XA0	Bit-Segment des Datenbus; Zeile für die Reihenfolge der am wenigsten wichtigen Adressen.
Q1	Warte-Generatorausgang (Ausgang des zweiten Status).
D0-D7	8-Bit-Segment niedrigster Ordnung des Datenbus.
D8-D15	Zweites 8-Bit-Segment des Datenbus.
ARDYEN	Asynchrone Bereitfreigabe an 82 284. Addiert Wartezustände im Umwandlungszyklus, um das Erzeugen der zwei 8-Bit-Zyklen zu ermöglichen.
ALT ALE	(aktiv "High") alternierender Adressenzwischenspeicher zum Takten einer Logik und zum erneuten Starten der Wartebit-Übertragung.
CONV.A0	(aktiv "High") Umwandlungszyklus A0. Gibt eine logische "1" an den A0-Adressenzwischenspeicher, so daß A0 stufenweise für den zweiten 8-Bit-Zyklus schaltet.
CNTLOFF	Steuerung aus. Schaltet das aktive Befehlssignal für drei Taktvorgänge aus, um das Ende eines 8-Bit-Zyklus und den Beginn des zweiten 8-Bit-Zyklus zu simulieren. CNTLOFF wird ebenso verwendet, um den Datenbus niedriger Ordnung in der Zentraleinheit (während des Lesezyklus) bei der Übertragung der ersten 8 Bit zwischenzuspeichern.

Logische Gleichungen

/GATE245:= MEMCS16 & AEN1 & AEN2 & /MEMR & /XBHE & XA0
+MEMCS16 & AEN1 & AEN2 & /MEMW & /XBHE & XA0
+(I/OCS16) & AEN1 & AEN2 & /IOR & /XBHE & XA0
+(I/OCS16) & AEN1 & AEN2 & /IOW & /XBHE & XA0
+/AEN1 & /MEMCS16 & /XBHE & /IOR
+/AEN1 & /MEMCS16 & /XBHE & /MEMR (6)

/DIR245:= /AEN1 & /MEMR
+AEN1 & AEN2 & /XBHE & /MEMW
+AEN1 & AEN2 & /XBHE & /IOW (7)

/DATA CONV:=MEMCS16 & AEN1 & AEN2 & /MEMR & Q1 & /XBHE & /XA0
+MEMCS16 & AEN1 & AEN2 & /MEMW & Q1 & /XBHE & /XA0
+(I/OCS16) & AEN1 & AEN2 & /IOR & Q1 & /XBHE & /XA0
+(I/OCS16) & AEN1 & AEN2 & /IOW & Q1 & /XBHE & /XA0 (8)

Fig. 7 zeigt ein Detail des Zwischenspeichers DL, die Dateneingangs/-ausgangsverbindungen zwischen dem Systembus 250 und dem lokalen Zentraleinheitsbus 230 sowie das Steuersignal LEDMA. Fig. 6 stellt die Verbindung her zwischen dem Signal LEDMA und anderen Signalen auf dem lokalen Zentraleinheitsbus 230 (angegeben im oberen Drittel der Fig. 6 mit der Legende "82 385 lokale Bussignale und 25 MHz"), Signalen auf dem wahlfreien Bus 320 (gekennzeichnet durch die Bezeichnung "Mikrokanal") und Signalen auf dem Systembus 250 (gekennzeichnet im unteren Drittel durch die Legende "DMA- Signale"). Wie im oberen Drittel der Fig. 6 angegeben, ist der lokale Zentraleinheitsbus 230 ein synchron getakteter Bus (Takt CPU CL K2 und CPU CLK sind wie angegeben verbunden). Der Mittelteil (mit dem Hauptteil der Fig. 6) zeigt einen einzelnen Zyklus auf dem lokalen Zentraleinheitsbus 230. Der Beginn des Zyklus wird durch die senkrechte Linie links außen markiert, und das Ende des Zyklus wird durch die senkrechte Linie rechts außen angezeigt. Wie in Fig. 6 im mittleren Drittel gezeigt, sind die Befehlssignale SS0* und SS1* für einen sich durch den Systembus 250 zum Bus 320 erstreckenden Zyklus aktiv ("Low"), sobald ein Zyklus auf dem lokalen Zentraleinheitsbus 230 begonnen hat. Kurz danach wird eine Adresse in dem Puffer 253 (Bezugszeichen ADL*) zwischengespeichert. Anschließend wird das Signal CMD* ebenfalls aktiv ("Low"). Dieser Punkt definiert den Beginn des DMA-Zyklus auf dem Systembus 250 und dem wahlfreien Bus 320. Dies wird durch die Fortsetzung der dritten senkrechten Linie (von links) angezeigt, welche sich in das untere Drittel der Fig. 6 fortsetzt. Kurz nach dem Beginn des CMA-Zyklus werden die Signale DMA S0 und DMA S1 aktiv ("Low"). Wie in Fig. 6 gezeigt, verändert das Signal DMARDY* anschließend seinen Zustand. Beim nächsten Übergang in DMARDY* (der niedrige Übergang) werden die erforderlichen Daten auf dem Systembus 250 vorgesehen. Darauf verändert das Signal LEADMA seinen Status (steigender Übergang) mit der Folge, daß die Daten auf dem Systembus 250 in den Zwischenspeicher DL gespeichert werden. Derselbe Übergang, welcher die Statusveränderung in LEADMA bewirkt, beeinflußt ebenfalls BREADY* (wie durch den Pfeil in Fig. 6 angezeigt). In anderen Worten: sobald DMARDY* "Low" ist, sind die erforderlichen Daten bereits im Zwischenspeicher DL gespeichert und der DMA-Kanal hat den Bus 250 freigegeben. Wie in Fig. 6 gezeigt, führt daher der Übergang in DMARDY* zu einem Übergang in BREADY*. Beim nächsten "High"-Übergang von BR2, kann der Zentraleinheitszyklus gesichert beendet werden (dies ist die senkrechte Linie rechts außen in Fig. 6). Wie in Fig. 6 dargestellt, verursacht das Ende des Zentraleinheitszyklus eine Statusveränderung in CMS* auf dem Mikrokanal-Bus 320) und hat außerdem den Effekt, daß LEDMA freigegeben wird, da bei Abschluß des Zyklus die Zentraleinheit 225 die Daten vom Zwischenspeicher DL akzeptiert hat.

Das oben Gesagte zeigt, daß vor dem Abschluß des Zentraleinheitszyklus und als Erfordernis für das Abschließen des Zentraleinheitszyklus der DMA-Zyklus abgeschlossen sein muß. Dies garantiert, daß wenn die Zentraleinheit einen nachfolgenden Zyklus einleitet, (rechts von der senkrechten Linie rechts außen in Fig. 6) der DMA-Zyklus zuvor abgeschlossen wurde und somit der Bus frei von jeglichen Daten ist, die während des Verlaufs des DMA-Zyklus bewegt wurden.

Die Erfindung sieht somit ein Mittel zwischen dynamischer Busanpassung (welche die für den Bus 320 des Mikrokanals wesentliche Flexibilität liefert) und dem Fließbandbetrieb vor durch das selektive Erzeugen von CPUNA zum gegebenen Zeitpunkt. Wie oben erwähnt, hängt CPUNA vom Feststellen eines pufferbaren Zugriffs ab, wenn CPUNA vor dem Abschluß des anstehenden Zyklus erzeugt wird. Wird jedoch ein nicht pufferbarer Zugriff festgestellt, kann kein Fließbandbetrieb stattfinden, d. h. CPUNA tritt erst auf, wenn der Systembus 250 anzeigt, daß der Zyklus abgeschlossen ist (BREADY tritt auf).

Gleichzeitig ist eine Anpassung geschaffen zwischen dem synchronen DMA-Mechanismus und dem synchronen (doch durch einen anderen Takt angetriebenen) lokalen Zentraleinheitsbus durch den Puffer DL. Während der DMA-Zyklus durch den lokalen Zentraleinheitsbus 230 initiiert wird, wird der Zyklus auf dem lokalen Zentraleinheitsbus 230 erst nach Beendigung des DMA- Zyklus abgeschlossen.

Obwohl ein bestimmtes Ausführungsbeispiel der Erfindung beschrieben wurde, ist es offensichtlich, daß die Erfindung in vielen unterschiedlichen Formen ausgeführt werden kann. Sie ist darum nicht gemäß dem hier beschriebenen Beispiel auszulegen, sondern gemäß den beigefügten Ansprüchen.

Claims (3)

1. Computersystem
mit einer Zentraleinheit (225), einem Vorratsspeicher (255) mit einer bestimmten Bitbreite (32 Bit), einer Steuereinrichtung (260) und einem Zwischenspeicher (240), die durch einen Zentraleinheitsbus (230) miteinander verbunden sind,
sowie mit einem mit dem Zwischenspeicher verbundenen Systembus (250), an den Geräte (z. B. 275, 280, . . ., 370) unter vorgebbaren Adressen anschließbar sind,
wobei ein Fließbandbetrieb, d. h. das Erzeugen von Informationen für einen nächsten Zyklus durch die Zentraleinheit vor Abschluß des laufenden Zyklus ausführbar ist, der mit Hilfe eines der Zentraleinheit zugeführten ersten Bereitsignals auslösbar ist,
und wobei die Steuereinrichtung ein Signal (NA) abgibt, das als erstes Bereitsignal verwendbar ist,
dadurch gekennzeichnet, daß der Steuereinrichtung eine Zusatzlogik (CADR, CL) zugeordnet ist,
der zumindest teilweise die zu dem laufenden Zyklus zugehörige Adresse (CADR: A17-A26) zugeführt und die mit der Zentraleinheit verbunden ist,
die die zugeführte Adresse prüft, ob sie einem Gerät mit einer der Bitbreite des Vorratsspeichers entsprechenden Bitbreite zugeordnet ist oder nicht,
und die bei einer Adresse, die einem Gerät mit einer der Bitbreite des Vorratsspeichers entsprechenden Bitbreite zugeordnet ist.
das der Zentraleinheit zugeführte erste Bereitsignal (CL: CPUNA) vor Abschluß des laufenden Zyklus erzeugt (Fließbandbetrieb), unabhängig von dem von der Steuereinrichtung abgegebenen und als erstes Bereitsignal verwendbaren Signal (NA).

2. Computersystem
nach Anspruch 1, dadurch gekennzeichnet, daß der Zusatzlogik (CADR, CL) ein nach Abschluß des laufenden Zyklus von dem Systembus (250) abgegebenes zweites Bereitsignal (CL: BREADY) zugeführt ist, und daß
die Zusatzlogik bei einer Adresse, die einem Gerät mit einer der Bitbreite des Vorratsspeichers nicht-entsprechenden Bitbreite zugeordnet ist,
das der Zentraleinheit zugeführte erste Bereitsignal (CL: CPUNA) erst nach Erhalt des zweiten Bereitsignals (CL: BREADY) erzeugt (kein Fließbandbetrieb).

3. Computersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Zusatzlogik (CADR, CL) programmierbare Steuersignale (PCB) zugeführt sind, die auf die Erzeugung des ersten Bereitsignals (CL: CPUNA) einwirken.