NO174788B - Mikrodatamaskinsystem omfattende en mikroprosessor med en gitt databredde samt fremgangsmåte for å operere et slikt mikrodatamaskinsystem - Google Patents

Description

Foreliggende oppfinnelse angår mikrodatamaskinsystem omfattende en mikroprosessor med en gitt databredde som angitt i innledningen til krav 1 samt en fremgangsmåte for å operere et mikrodatamaskinsystem av den typen angitt i innledningen til krav 6.

Bakgrunnsinformasjon med hensyn til prosessoren 80386, og dens karakteristikk og dens bruk ved mikrodatamaskinsystemer innbefattende midlertidige hurtiglagerdelsystemer er beskrevet i "Introduction to the 80386", april 1986 og "The 80386 Hardware Reference Manual" (1986). De karakteristiske operasjonsytelsene til 82385 midlertidig hurtiglager er beskrevet i publikasjon "82385 High Performance 32-Bit Cache Controller" (1987). Alle disse publikasjonene er produsert av Intel Corporation.

Ved mikrodatamaskinsystemer, som ved andre datamaskinsy-stemer, er operasjonshastigheten et viktig kriterie som i de fleste tilfellene må bli balansert i forhold til system-kostnadene. Mange trekk som først ble innført for å øke operasjonshastigheten ved hovedrammedatamaskiner og mikro-datamaskiner finner nå deres anvendelse ved mikrodatamaskinsystemer. Dette innbefatter imidlertid hurtiglagerdelsystemer og parallellutført operasjon.

Ved noen mikrodatamaskinsystemer (f.eks. de som anvender mikroprosessoren 80386) er parallellutførte operasjonen et attraktivt operasjonsvalg. For et 80386/82385 mikrodatamaskinsystem, gir 82385-hurtiglagerstyreren neste adresse (NÅ) signal som det er antydet skulle bli forbundet med en korresponderende inngang til 80386-prosessoren. Med uttrykket hurtiglager menes det i det påfølgende et midlertidig hurtiglager (cachelager). Dette tillater 82385-hurtiglagerstyreren å bekrefte NA-signalene til 80386-prosessoren før fullførelsen av en gitt bussyklus for å klargjøre 80386-prosessoren for utføring av informasjon (data, adresse og/eller styring) for neste operasjonssyklus. Taktingen er anordnet, sammen med forbundne komponenter, slik at dersom en hurtiglageroperasjon er den gitte operasjonen har informasjonen fra den gitte operasjonen allerede blitt akseptert av hurtiglageret og derfor vil endringen av 80386-prosessorens utgangsinformasjon for å korrespondere med neste periode ikke interferere med operasjonen som er i prosessen som er ved å bli fullført. Dette holder også stikk for situasjoner ved hvilke et hurtiglagers tapstilstand har forekommet som krever ikke referanse til hurtiglageret, men til hovedlageret siden aksess til hovedlageret er via midlertidige buffere som derfor lagrer informasjon med hensyn til den gitte operasjonen.

80386-prosessoren har også evnen til å kunne operere med hva som er henvist til som dynamisk bussdimensjonering. 80386-prosessoren er nominelt en 32-bit-maskin, dvs. bredden på databussen er 32 biter. 80386-prosessoren kan imidlertid operere med 16 bits-anordninger (anordninger som vil overføre kun 16 biter med data) ved å reagere på et BS16-signal som er tilført 80386-prosessoren for å indikere tilstedeværelsen av en 16-bit-anordning. BS16-signalet er viktig, for 80386-prosessoren i tilfelle av, at den har utført en 32-bis-operasjon. 16-bit-anordningen kan naturligvis ikke i en operasjon overføre 32 biter med data som 80386-prosessoren er i stand til å generere og/eller akseptere. En andre operasjon (periode) er således nødvendig, og 80386-prosessoren reagerer på BS16-signal for å automatisk generere neste nødvendige periode.

For at denne type operasjon skal være vellykket når 82385-hurtiglagerstyreren er tilstede, er det også nødvendig for 82385-hurtiglagerstyreren å ha informasjon med hensyn til anordningens art som tar del i operasjonen, slik at NÅ-signalet til 80386-prosessoren ikke blir generert ut tilstrekkelig. Som beskrevet i den nevnte Intel-publikasjonen, krever 82385-hurtiglagerstyreren anordnet informasjon ved begynnelsen av en periode i motsetning til 80386-prosessoren, som kan akseptere å virke på anordningsinforma-sjonen vesentlig senere i perioden.

Ved noen mikrodatamaskinsystem blir denne motsetningen akseptert ved korrelatering av adressen til anordningen med sin størrelse, slik at f.eks. alle 32-bit-anordningene er ved første forutbestemte adresseområde og alle 16-bit-anordningene er i et andre, annet adresseområde. Ved hjelp av denne teknikken, kan således størrelsen på en anordning bli bestemt ved hjelp av sin adresse.

Ved systemer som krever fleksibilitet med hensyn til lokaliseringen av et stort antall anordninger innenfor et bredt varierende adresseområde, kan det imidlertid ikke bli tatt hensyn til denne motsetningen. En type slike systemer er de som anvender IBM mikrokanal (TM) bussen.

Ved mange systemer, innbefattende systemer av ovenfor nevnte type, vil en anordning når adressert returnere en indikasjon angående sin størrelse. Siden 82385-hurtiglagerstyreren imidlertid krever anordningsstørrelsesinformasjon for å være tilgjengelig ved begynnelsen av en bussperiode, ved systemer hvor denne informasjonen kun er tilgjengelig senere i perioden, er det mulighet for et utilstrekkelig NA-signal.

Det er derfor formålet med foreliggende oppfinnelse å tilveiebringe en anordning ved mikrodatamaskinsystemer som selektivt styrer NA-signalet slik at det er koblet til mikroprosessoren kun ved egnede forhold. Ved andre forhold blir NA-signalet forhindret fra å nå mikroprosessoren. Forhindringen av NA-signalet fra å nå mikroprosessoren for å hindre parallellutført operasjon, dvs. det forhindrer generering av informasjon for en neste periode før den gitte perioden har blitt fullført. Ved denne fleksible styringen av NA-signalet kan mikrodatamaskinsystemet nå operere med dynamisk bussdimensjonering, dvs. den kan nå operere med anordninger av forskjellige størrelser uten informasjon ved begynnelsen av perioden med hensyn til størrelsen på anordningen som blir operert med.

Midlertidig hurtiglagerbare anordninger, dvs. anordninger som genererer data som kan bli midlertidig hurtiglagret, er nødvendigvis 32-bits-anordninger. Alle slike anordninger har adresser (spesielle merker) som indikerer hurtiglageradres-serbarhet. Alle andre anordninger (om eller ikke 32-bis-anordninger) har adresser som indikerer informasjon de genererer vil ikke bli funnet i hurtiglageret. Styring av NA-signalet avhenger delvis på hurtiglagerbarheten. Siden enhver hurtiglagerbar anordning er en 32-bit-anordning er det spesielt ikke noe spørsmål om utilstrekkelig NA-signaler når det opereres med hurtiglagerbare anordninger. I tilfelle av et hurtiglagertreff er det dessuten ikke noe spørsmål om det NA-signalet er egnet, siden kun hurtiglagerbare anordninger (32-bit-anordninger) vil frembringe et hurtiglagertreff. Et viktig trekk ved å tillate dynamisk bussdimensjonering og parallellførte operasjoner er forhindringene eller sperrin-gene av NA-signalet fra å nå 80386-prosessoren i tilfelle av bekreftelse av en adresse til en ikke-hurtiglagerbar anordning.

Dersom, det i løpet av en gitt periode (hvor NA-signalet har blitt sperret), det viser seg at anordningen er en 32-bit-anordning, så fullføres perioden på normal måte (uten parallellutføring). Dersom det viser seg i løpet av perioden at anordningen er blitt operert med en 16-bit-anordning (og perioden er en 32-bit-anordning) så vil på den andre side mikroprosessoren generere den ytterligere nødvendige perioden. Denne operasjonen er helt transparent for hurtiglagerstyreren, dvs. den tar ikke del i styringen av den andre av de to periodene. Dersom anordningen som blir operert viser seg å være en 8-bi ts-anordning, så ser mikroprosessoren en 16-bis-anordning, slik at den opererer eksakt som om den er blitt beskrevet for tilfelle når anordningen er en 16-bis-anordning. Den ser, med andre ord, en 16-bis-anordning slik at etter første periode er fullført (i løpet av hvilke periode det er informert at den opererer med en 16-bis-anordning) genereres en andre periode. Dersom ikke transparent mot hurtiglagerstyreren, men også transparent mot mikroprosessoren, vil imidlertid andre logikker omforme hver av de 16-bis-periodene til mikroprosessoren til 8-bits-perioder. I et hvert tilfelle, hvor en 32-bits-periode er rettet ved en 8-bits-anordning deltar hurtiglagerstyreren således ikke på noen måte i operasjonen og mikroprosessoren genererer to 16-bits-perioder og den andre logikken opererer på hver av mikroprosessorens 16-bits-perioder for å generere to 8-bits-perioder.

Ifølge foreliggende oppfinnelse er det tilveiebrakt et mikrodatamaskinsystem av den innledningsvis nevnte art hvis karakteristiske trekk fremgår av krav 1, samt en fremgangsmåte for å operere et mikrodatamaskinsystem av den innledningsvis nevnte art hvis karakteristiske trekk fremgår av krav 6.

Ytterligere trekke ved oppfinnelsen fremgår av de øvrige kravene.

I det påfølgende skal en utførelsesform av oppfinnelsen bli beskrevet ved hjelp av eksempel med henvisning til medfølg-ende tegninger, hvor: Fig. 1 viser et totalt tredimensjonalt riss av et typisk mikrodatamaskinsystem som kan oppta foreliggende oppfinnelse; Fig. 2 viser til et detaljert blokkdiagram av hovedkomponen-tene til et mikrodatamaskinsystem som utgjøre foreliggende oppf innelse; Fig. 3 viser et blokkdiagram mer detaljert enn det vist på fig. 2, hvor forbindelsen mellom mikroprosessoren og hurtiglagerstyreren anbefalt av fremstilleren er vist og hvilke hurtiglagerstyrer er nyttig for å forstå hvorledes en slik anordning er inkonsistent med dynamisk bussdimensjonering; Fig. 4 viser et nærmere detaljert blokkdiagram lignende fig. 3, mens som viser anvendelse av foreliggende oppfinnelse som tillater både parallellutført instruksjonssekvensering og dynamisk bussdimensjonering; Fig. 5 viser et ytterligere detaljert blokkdiagram av anordninger som håndterer 16-8-bit-periodeomforming; Fig. 6 og 7 viser tidsdiagrammer og et blokkdiagram over det midlertidige DL og dens styresignal LEDMA (Latch Enable from DMA) for å illustrere hvorledes det synkrone DMA-delsystemet er grensekoblet med CPU-lokalbussen (som opererer under en annen klokke) for å unngå mulig konflikt på systembussen 250. Fig. 1 viser et typisk mikrodatamaskinsystem ved hvilke foreliggende oppfinnelse kan anvendes. Som vist innbefatter mikrodatamaskinsystemet 10 et antall komponenter som er innbyrdes forbundet. Nærmere bestemt er en systemenhet 30 koblet til og driver en monitor 20 (slik som en konvensjonell videofremvisningsinnretning). Systemenheten 30 er også koblet med inngangsanordninger, slik som et tastatur 40 og en mus 50. En utgangsanordning, slik som en skriver 60, kan være forbundet med systemenheten 30. Systemenheten 30 kan innbefatte en eller flere diskdrev, slik som diskdrev 70. Som det skal bli beskrevet nærmere nedenfor, reagerer systemenheten 30 på inngangsanordninger, slik som tastaturet 40 og musen 50, og inngangs/utgangsanordninger, slik som diskdrev 70, for å tilveiebringer signaler til drivut-gangsanordningene slik som monitoren 20 og skriveren 60. Fagmannen på området vil naturligvis se at andre og kon-vensjonelle komponenter også kan være forbundet med systemenheten for samvirke med denne. I samsvar med foreliggende oppfinnelse innbefatter mikrodatamaskinsystemet 10 (som vil bli nærmere beskrevet nedenfor) et hurtiglagerdelsystem, slik at det er en CPU-lokalbuss som forbinder en prosessor, en hurtiglagerstyrer og et hurtiglager som i seg selv er koblet via en buffer med en systembuss. Systembussen er forbundet med og samvirker med I/O-anordninger slik som tastaturet 40, musen 50, diskrevet 70, monitoren 20 og skriveren 60. I

samsvar med foreliggende oppfinnelse kan dessuten systemenheten 30 også innbefatte en tredje buss, som innbefatter mikrokanal (TM) arkitektur for innbyrdes forbindelse mellom systembussen og andre inngangs/utgangsanordninger.

Fig. 2 viser et høynivåblokkdiagram over de forskjellige komponentene til et typisk mikrodatamaskinsystem i samsvar med foreliggende oppfinnelse. En CPU-lokalbuss 230 (som innbefatter data, adresser og styrekomponenter) er anordnet for forbindelse av en mikroprosessor 225 (slik som en 80386-prosessor), en hurtiglagerstyrer 260 (som kan innbefatte en 82385-hurtiglagerstyrer) og et direktehurtiglager 255. Også koblet til CPU-lokalbussen 230 er en buffer 240. Bufferen 240 er igjen forbundet med systembussen 250, som altså innbefatter adresser, data og styrekomponenter. Systembussen 250 strekker seg mellom bufferen 240 og en ytterligere buffer 253. Systembussen 250 er også forbundet med en busstyrer og et taktelement 265 og en DMÅ-styrer 325. En arbitrær styrebuss 340 kobler busstyreren og taktelementet 265 og et sentralt arbitrær element 335. Hovedlageret 350 er også forbundet med systembussen 250. Hovedlageret innbefatter et lagerstyreelement 351, en adressemultiplekser 352 og en databuffer 353. Disse elementene er forbundet innbyrdes med lagerelementene 360 til 364, som vist på fig. 2.

En ytterligere buffer 254 er koblet mellom systembussen 250 og en planbuss 270. Planbussen 270 innbefatter adresser, data og styrekomponenter hhv. Koblet langs planbussen 270 er forskjellige I/O-adaptorer og andre komponenter slik som fremviseradaptoren 275 (som er anvendt for å drive monitoren 20), en klokke 280, et ytterligere direktelager 285, en RS 232 adaptor 290 (anvendt for seriell I/0-operasjoner), en skriveradaptor 295 (som kan bli anvendt for å drive skriveren 60), og en takter 300, en diskettadaptor 305 (som samvirker med et diskdrev 70), en avbruddsstyrer 310 og et leselager 315.

Bufferen 253 (koblet på ene siden med systembussen 250) er koblet på den andre siden med mikro-kanalen (TM) soklene 401 til mikrokanal (TM) bussen 320. Bussen 320 kan understøtte anordninger av forskjellige størrelser innbefattende 32-bit-anordninger, 16-bit-anordninger og 8-bit-anordninger. En typisk lageranordning 331 er vist koblet til bussen 320. En av fordelene til denne bussen, er fleksibiliteten brukeren får med fri innføring av forskjellige anordninger i de forskjellige soklene etter ønske. Blandingen av disse anordningene og deres tilsynekomst ved forskjellige sokler, forhindrer en vid adressetildeling og er primærgrunnen for nødvendigheten av foreliggende oppfinnelse. Uten foreliggende oppfinnelse, ville 80386/82385-mikrodatamaskinsystemet som beskrevet her, enten være fullstendig forhindret fra å bruke parallellutføringsoperasjoner eller alternativt underlagte feiloperasjoner som følge av utilstrekkelig eller uegnede parallellutføringsoperasjoner.

Fig. 3 viser valgte innbyrdes forbindelser mellom 80386-prosessoren og 82385-hurtiglagerstyreren, relativt til genereringen og bruk av neste adresse (NA) signalet som anbefalt av fremstilleren. Nærmere bestemt, er grensesnittet mellom CPU-lokalbussen 230 og systembussen 250 bufferen 240 hvis komponenter innbefatter en styrebuffer DL (for data) og AL (for adresser). Som vist på fig. 3 er datakomponenten til CPU-lokalbussen (CPULBD) en inngangs/utgangsforbindelse for DL, på CPU-lokalbussiden. Datakomponenten SBC til systemlokalbussen 250 er likeledes inngangs/utgangsforbindelsen med DL på siden av systembussen 250. Bufferen DL styres av sine inngangssignaler LDSTB, BT/R og DOE. LDSTB fører data inn til DL og DOE klargjøring utgangen til DL. Retningen for hvilke inngangen er akseptert (CUP-lokalbussen 230 og systembussen 250) og til hvilke utgangene er dirigert (systembussen 250 eller CPU-lokalbussen 230) bestemmes av BT/R. Adressekomponentene til bufferen AL har sansynlig en inngang fra adressekomponenten CPU-lokalbussen (CPULBA) og en utgang til adressekomponenten til systemlokalbussen 250

(SBA). På en lignende måte blir AL-komponenten i bufferen styrt av sine to styresignaler BACP og BAOE, idet den første sperre (låtenes) adresseinformasjon fra CPULBA til AL og sistnevnte klargjør utgangen, dvs. til systembussen 250.

Styresignalene LDSTB, DOE, BACP og BAOE tilveiebringes av 82385-hurtiglagerstyreren.

Adressekomponenten CPULBA til CPU-lokalbussen 230 oppstår ved 80386-prosessoren og datakomponenten CPULBC til CPU-lokalbussen 230 oppstår/avsluttes ved 80386-prosessoren.

82385-hurtiglagerstyreren bruker to ytterligere signaler X16 og NCA ved genereringen av NA-signalet. X16-signalet indikerer om anordningen som er operert med er en 16-bits-eller 32-bits-anordning. En kilde for signalet X16 er lokalbussadressedekoderen (LBAD). Fremstilleren anbefaler dessuten at signalet BS16 blir knyttet til signalet X16. Signalet BS16 er ført til 80386-prosessoren for å indikere om 80386-prosessoren opereres med en 16-bits- eller 32-bits. En kilde for signalene BS16 er en anordningsadressedekoder, slik som MAD. MAD representerer adressedekoderen til enhver anordning koblet med systemet 250 eller enhver annen buss koblet dertil, slik som bussen 270 eller 320. Når en anordning, slik som MAD gjenkjenner sin adresse på en bussadressekomponent, slik MA, returnerer den signalet BS16, som er høyt eller lavt avhengig av om anordningen er en 16-bits- eller en 32-bits-anordning.

Den ikke-hurtiglagerbare adressen (NCA) er en annen inngang til 82385-hurtiglagerstyreren som bekrefter om disse er en hurtiglagerbar adresse. En hurtiglagerbar adresse er definert som en adresse for en anordning som er kompatibel med hurtiglagerdelsystemet og følgelig er en 32-bit-anordning. Dette signalet genereres av hurtiglageradressedekode-ren (CAD) i kraft av et inngangssignal fra adressekomponenten til CPU-lokalbussen 230. Fremstilleren antyder at en del av lageret kan bli satt tilside som ikke-hurtiglagerbart ved bruk av denne inngangen til 82385-hurtiglagerstyreren.

Den anbefalte arkitekturen vist på fig. 3 sørger for effektiv parallellføringsoperasjoner (ved bruk av NA-signalet) ved en hver av de følgende omstendighetene: 1) hvor alle anordninger forbundet med systembussen 250 eller en hver annen buss koblet dertil er en 32-bits-anordning, eller 2) hvor anordninger forbundet med systembussen 250 eller en hver annen buss koblet dertil kan være et 32-bits- eller 16-bits-anordninger så lenge som signalet X16 er tilgjengelig ved begynnelsen av en hver bussperiode.

Når X16-signalet er tilgjengelig ved begynnelsen av en gitt bussperiode, bestemmer 82385-hurtiglagerstyreren basert på den informasjonen om NA-signalet er egnet og om det ikke er egnet blir det ikke generert. I tilfelle av at 80386-prosessoren opererer med en 32-bits-anordning så blir NA-signalet normalt generert før fullføringen av en gitt periode for å bevirke parallellføringsoperasjonen. På den andre side, dersom anordningen er en 16-bits-anordning, så blir NA-signalet ikke generert som tillater 80386-prosessoren å generere den andre nødvendige perioden for egnet operasjon med en 16-bits-anordning.

Arkitekturen til noen bussdelsystemer (f.eks. mikrokanal (TM) buss) sørger imidlertid for blanding av 8-bit og 16-bit og 32-bits-anordninger. P.g.a. at signalet BS16 ikke blir returnert inntil en gang etter en typisk anordning MAD har gjenkjent sin adresse på bussdelsystemet, blir den ikke generert tidlig nok for. 82385-hurtiglagerstyreren for å ta med i beregningen bestemmelsen om eller ikke en generering av NA. Særegenhetene ved 82385-hurtiglagerstyreren gjør den følgelig inkompatibel spesielt ved generering av NA-signalet med bussdelsystemer som har fleksibilitet slik som det ved mikrokanal (TM) bussen.

Fig. 4 viser et blokkdiagram lignende det på fig. 3, men endret for bruk i samsvar med foreliggende oppfinnelse. Før beskrivelsen av operasjonen av anordningen vist på fig. 4, skal en del forskjeller mellom fig. 3 og fig. 4 bli beskrevet .

En hovedforskjell er at utgangssignalene X16 og NA fra 82385-hurtiglagerstyreren ikke lengre anvendes. Dessuten blir et nytt logisk element CL anbragt mellom 82385-hurtiglagerstyreren og 80386-prosessoren. Det logiske elementet CL genererer CPTJNA-signal et (som erstatter det ubrukte NA-signalet fra 82385-hurtiglagerstyreren). Den logiske enheten CL reagerer på NCA-signalet fra CADR og BADS-signalet fra 82385-hurtiglagerstyreren. BADS (bussadressestatus) signalet er et signal generert av 82385-hurtiglagerstyreren når en gyldig adresse for lokaladressebussen er tilgjengelig. Denne 82385-hurtiglagerstyrerens utgang er tre-tilstand når 82385-hurtiglagerstyreren ikke er under styring av lokalbussen og den også i sitt fravær frembringer indikasjon av et hur-tiglagertap. Det logiske elementet CL har også en inngang BV//R som indikerer om en hver systembussperiode er en lese-eller skriveperiode. Som det nå skal bli beskrevet, er, mens BW/R anvendes ved en utførelsesform av oppfinnelsen, det et signal som ikke er vesentlig.

Dekoderen CADR mottar i tillegg til sine inngangssignaler fra bitene A17-A26 og A31 til CPULBA, programmerbare hurtiglagerbare biter (PCB). Ved en utførelsesform representerer den første av de tre bitene en avgjørelse for å tillate hurtig-lagring av ROM plass. En andre bit enten klargjør dekoderens CADR for å sende ut NCA basert på dekodert informasjon eller alternativt for å deklarere alle aksesser ikke hurtiglagerbare, dvs. bekrefte NCA uten hensyn til bekreftet adresse på CPULBA. En tredje bit indikerer i en tilstand at adresserommet mellom 0 og 8 megabyter er hurtiglagerbart og adresserommet mellom 8 til 16 megabyter er ikke hurtiglagerbart. I den andre tilstanden indikerer biten at adresserommet i området 0 til 16 megabyter at alle er hurtiglagerbare. Om ønskelig, kan virkningen av denne biten bli multiplisert ved ganske enkelt å reflektere statusen ved første 16 megabyten til påfølgende 16 megabytområde. Bruk av disse spesielle hurtiglagerbarhetsindikatorer (eller andre) er naturligvis ikke vesentlig for oppfinnelsen. Det er imidlertid viktig å anordne CADR slik at den kan hurtig dekodere sine inngangssignaler og frembringe NCA. Ved en utførelsesform var tidsvinduet for frembringelse av NCA fra gyldig adresser på CPULBA svært kort, i størrelsesorden av 10 nanosekunder.

En ytterligere hovedforskjell mellom fig. 3 og fig. 4 er at typisk MAD nå genererer ikke et enkelt BS16-signal (som er tilfelle ved fig. 3), men to signaler CS32 og CS16. Dette klargjør MAD til å identifisere seg selv som en 32-bit-anordning, en 16-bit-anordning eller en 8-bits-anordning. Signalet CS32 blir ført til en flip-flop FF som nå anvendes for å generere BS16-signalet som er i en tilstand i tilfelle av at MAD er en 32-anordning og i en annen tilstand dersom MAD er en 18-bit eller en 16-bits-anordning. Dersom hverken CS32 eller CS16 er generert av anordningen, er normalt anordningen en 8-bits-anordning.

De logiske ligningene som det har blitt henvist til ovenfor er vist nedenfor. Her har symbolene tilknyttet til ligningen følgende betydning:

I de foregående logiske ligningene ble følgende signaler beskrevet eller henvist til i de nevnte Intel-publikasjonene:

BADS

BREADY

(BW/R) henviser til BW/R, idet parentesen er anvendt for å

indikere at hele uttrykket er et signal

CLK

(W/R) henvist til som W/R, idet parentesen er anvendt for å

indikere at hele uttrykket er et signal.

BADS, når aktive signaler indikerer en gyldig adresse på systembussen 250. BREADY er et klarsignal fra systembussen 250 til CPU-lokalbussen 250. BW/R definerer systembussen 250 som lese eller skrive. CLK er et prosessorklokkesignal som er i fase med prosessoren 225. (W/R) er konvensjonelt skrive- eller lesesignal for CPU-lokalbussen 230.

Ligningene (l)-(5) definerer:

BT2

BUSCYC385

CPUNA

MISSI

PIPECYC385

uttrykt i definerte signaler, hvor signalene beskrevet eller henvist til i den nylige nevnte Intel-publikasjonen og NCA og NACACHE. BT2 viser tilstanden på systembuss 250. Tilstanden BT2 er en tilstand definert i de nevnte Intel-publikasjonene. BUSCYC385 viser også tilstanden til systembussen 250. Den er høy for busstilstanden BTI, BT1, BT1P og lavt for busstilstandene BT2, BT2P og BT2I (igjen er disse busstilstandene henvist til i de nevnte Intel-publikasjonene).

CPUNA er et signal til 80386-prosessoren som tillater parallellført operasjon. Dette er et signal som erstatter NA-signalet fra 82385-hurtiglagerstyreren.

MISSI er aktiv og definerer den første syklusen i en dobbeltsyklus for håndtering av 64-bit lesing til hurtiglagerbare anordninger.

PIPECYC385 er aktiv i løpet av BT1P (som er en busstilstand henvist til i de siterte Intel-publikasjonene).

NCA er et signal dannet ved dekodering av adressekomponenten på CPU-lokalbussen 230, for å vise, når aktiv, en ikke-hurtiglagerbar aksess. Eurtiglagerbarheten er bestemt av en merket komponent (A31 til A17) og programmerbar informasjon som definerer hvilke merke (om noen) henviser til hur-tiglagerbarhet da motsatt av ikke-hurtiglagerbare adresser.

NACACEE er et signal lignende BNA-signalet. BNA er et systemgenerert signal som anmoder om neste adresse fra CPU-lokalbussen 230, og er henvist til i de nevnte Intel-publikasjonene. NACACHE adskilles fra BNA kun med hensyn til det faktum at BNA er dannet for 32K hurtiglager mens NACACHE er dannet for et 64K hurtiglager. Så lenge som hurtiglageret er 32K, som nevnt i Intel-publikasjonene, skulle NACACHE-signalet henvist til her kunne bli erstattet av BNA-signalet.

Betrakter man ligningen 3, er de innstilte uttrykkene funnet i linje 1 og 2. Uttrykket på linje 1 indikerer en paral-lellført operasjon. /MISSI indikerer en 32-bit operasjon (som vil bli beskrevet) og således er CPUNA egnet. Uttrykket på linje 2 er en periode som slutter tidlig uten parallell-føring, f.eks. /BREADY. Henvisning til ligning 4, er uttrykkene på linje 1 og 2 innstilte uttrykk, begge avhengig av NCA.

Fig. 5 viser en detalj ved anordningen forbundet med bufferen og dekoderen 254 (forbundet med bussen 270) og buffer 253 (forbundet med en mikrokanal (TM) buss 320). Som allerede beskrevet, sørger anordningen på fig. 4 for to 16-bits-perioder når 32-bit-periodene er rettet mot 8- eller 16-bit-anordninger, og gjør dette på en måte som er transparent mot 82385-hurtiglagerstyreren. Anordningen på fig. 5 anvendes således for å generere for hver 16-bit-periode direkte til en 8-bits-anordning to 8-bits-perioder på en måte som er transparent for 80386-prosessoren.

Anordningen innbefatter nærmere bestemt styrelogikken CLA, en sekvens S og en styrt kobler ALS som kobler selektivt en av datalinjene med andre av datalinjene. Som vist på fig. 5 kan nærmere bestemt lavordens 8-bitene (D0-D7) bli koblet med det andre 8-bits-signalet (D8-D15) under styring av signalet DIR og /G. Retningen av overføringen (venstre mot høyre eller motsatt) blir dessuten også styrt av DIR.

I en hver 16-bits-periode generert av 80386-prosessoren, blir nærmere bestemt data anbragt på lavordens 16-bitene til databussen. For å omforme en 16-bits-periode generert av 80386-prosessoren til to 8-bits-perioder for egnet MAD, tvinger hardwaren vist på fig. 5 16-bit-operasjonen til å se ut som to 8-bits-operasjoner for 8-bits-anordningen MAD mens den for 80386-prosessoren ser de to 8-bits-periodene ut som en enkel 16-bits-periode.

Styrelogikken CLA utfører en dekoderingsfunksjon for omformingsperiodestyringen. Det detekterer når en omfor-mingsperiode må forekomme og styrer GATE 245 og DIR 245 signaler til ALS som forbinder lavordens 8-bitene til databussen med et andre 8-bits segment til databussen. De logiske ligningene for CLA er vist nedenfor. Så snart omformingsperiodetilstandene har blitt detektert, aktiverer signalet DATACONV sekvensen. Signalet CS16, når inaktiv, signaliserer tilstedeværelsen av en 8-bits-anordning og følgelig nødvendigheten for omformingen. Signalet CS16, når aktiv, indikerer en 16- eller 32-bits-anordning. Ql er anvendt ved sekvensen for å indikere slutten av første halvdelen av omformingssyklusperioden. Signalene DATACONV og Ql blir ført til sekvenseren S. Sekvenseren S utfører to funksjoner. Det ene er å holde 80386-prosessoren ikke klar inntil den andre halvdelen av perioden har blitt initiali-sert. ARDYEN blir drevet til en logisk 1 til signalet 80386 ikke for å avslutte perioden. Sekvenseren stimulerer også slutten av en 8-bits-periode og begynnelsen av en andre. ALTALE klokker er logisk 1 på A0 adresselinjen og bevirker ventetilstandsgeneratoren å starte på nytt. CMTLOFF bevirker at det aktive kommandosignålet går inaktivt og aktivt igjen for å stimulere slutten av en syklus og begynnelsen av en annen. CONVAO ble anvendt som et inngangssignal til AO adressesperren for å tvinge AO til en logisk 1 for en andre halvdel av omformingssyklusen.

Den fullstendige 16- til 8-bits-omformingsperioden er ekvivalent i tid og funksjon med to etter hverandre følgende 8-bits-perioder.

Signalene henvist til ovenfor og vist på fig. 5 er definert som følgende:

Logiske ligninger

/GATE 245:= MEMCS16 & AEN1 & AEN2 & /MEMR & /XBHE & XAO (6) + MEMCS16 & AEN1 & AEN2 & /MEMW & /XEHE & XAO

+ (I/0CS16) & AEN1 & AEN2 & /IOR & /XBHE & XAO

+ (I/OCS16) & AEN1 & AEN2 & /IOW & /XBHE & XAO

* + /AEN1 & /MEMCS16 & /XBHE &/I0R

+ /AEN1 & /MEMCS16 & /XBHE & /MEMR

/DIR245:= /AEN1 & /MEMR (7)

+ AEN1 & AEN2 & /XBHE & /MEMW

+ AEN1 & AEN2 & /XBHE & /IOW

/DATA CONV:=MEMCS16 & AEN1 & AEN2 & /MEMR & Ql & /XBHE & /XAO (8) + MEMCS16 & AEN1 & AEN2 & /MEMW & Ql & /XBHE & /XAO

+ (I/OCS16) & AEN1 & AEN2 & /IOR & Ql & /XBHE & /XAO

+ (I/OCS16) & AEN1 & AEN2 & /IOW & Ql & /XBHE & /XAO

Fig. 7 viser en detalj ved sperren DL, datainngangs/ut-gangsforbindelsene mellom systembussen 250 og CPU-lokalbussen 230 så vel som styresignalet LEDMA. Fig. 6 angår signalet LEDMA til andre signaler på CPU-lokalbussen 230 (vist som en tredje ovenfra på fig. 6 med betegnelsen "82385-lokalbus-signaler & 25 MHz"), signaliserer på valgtrekkbussen 320 (indikert med henvisningen "Micro-kanal (TM)") bussen 320 signaler og signaliserer på systembussen 250 (vist med den tredje nedenfra av uttrykket "DMA-signaler"). Som angitt i den tredje ovenfor på fig. 6 er CPU-lokalbussen 230 en synkronklokket buss (klokker CPUCLK2 og CPUCLK er bragt i forhold som antydet). Sentraldelen (som innbefatter hoveddelen på fig. 6) viser en periode på CPU-lokalbussen 230. Begynnelsen av perioden er indikert med den venstre vertikale linjen og slutten av perioden er indikert med den lengst til høyre liggende vertikale linje. Som vist på fig. 6, i den tredje fra midten, så snart en periode er begynt på CPU-lokalbussen 230, for en periode som strekker seg gjennom systembussen 250 til bussen 320, blir kommandosignalene SS0<* >og SS1<*> aktive (lav). Kort tid deretter, blir en adresse-sperret inn i bufferen 253 (henvist til som ADL<*>). Signalet CMD<*> blir deretter aktivt (lavt). Det er dette punktet som definerer begynnelsen av DMA-perioden på systembussen 250 og valgbussen 320. Dette er indikert av en kontinuering av den tredje vertikallinje (fra venstre) som strekker seg ned til en nedre tredje på fig. 6. Kort etter begynnelsen av DMA-perioden blir signalene DMAS0 og DMAS1 aktive (lave). Som vist på fig. 6, endrer signalet DMARDY<*> i den påfølgende tilstand. Ved den neste overgangen ved DMARDY** (den lavtgående overgangen), blir de nødvendig dataene lokalisert på systembussen 250. Signalet LEADMA endres følgelig i tilstand (stigende overgang). Dette har den virkningen, at sperringen av dataen på systembussen 250 til sperren DL. Den samme overgangen som frembringer endringer i tilstanden i LEDMA har også en virkning på BREADY<*> (som vist med pil på fig. 6). Med andre ord, så snart DMARDY<*> er samplet lav, er den nødvendige dataen allerede sperret i sperren DL og DMA-kanalen har frigjort bussen 250. Som vist på fig. 6, fører overgangen ved DMARDY<*> til en overgang ved BREADY<*.> Ved den neste påfølgende høytgående overgangen til BT2, kan CPU-perioden sikkert sluttes (og dette er den lengst til høyre liggende vertikallinje på fig. 6). Som vist på fig. 6,

frembringer slutten av CPU-perioden en endring av tilstanden ved CMD<*> (på mikrokanalen (TM) bussen 320) og har også virkningen av frigjøring av LEDMA, siden ved slutten av perioden aksepterer CPU 225 data fra sperren DL.

Ovenfor nevnte viser at forutsetningen for å avslutte CPU-perioden og kravet for å avslutte CPU-perioden er før avslutning av DMA-perioden. Dette garanterer at når CPU starter den følgene periode (til høyre for den lengst til høyre liggende vertikal linjen på fig. 6) har DMA-perioden allerede blitt fullført og bussen er således fri for enhver data som kan ha blitt drevet iløpet av DMA-perioden. Oppfinnelsen tilveiebringer således en tilpasning mellom en dynamisk bussdimensjonering (som gir fleksibilitet med hensyn til mikro-kanalen (TM) bussen 320) og parallellføringsopera-sjon gjennom en valgt generering av CPUNA ved egnet tidspunkt. Som vist avhenger CPUNA enten på detektering av et hurtiglagerbart aksess hvor CPUNA frembringer før fullføring av pågående periode. På den andre siden, hvor ikke-hurtiglagerbar aksess er detektert, blir parallellføringen holdt tilbake, dvs. DPUNA blir ikke bekreftet inntil systembussen 250 indikerer at en periode er blitt fullført (BREADY blir bekreftet).

Ved samme tidspunkt, blir tilpasningen dannet mellom synkron DMA-mekanismen og synkron (men drevet av en annen klokke) CPU-lokalbussen gjennom bufferen DL. Mens DMA-perioden blir initiert av CPU-lokalbussen 230, vil perioden på CPU-lokalbussen 230 ikke avsluttes inntil etter avslutning av DMA-perioden.

Claims (6)

1. Mikrodatamaskinsystem omfattende en mikroprosessor med en gitt databredde, opererbar ved en parallellført instruksjonssekvensmodus og som reagerer på neste adressesignal innført for å generere en adresse relatert til en operasjon umiddelbart etter en pågående operasjon, et hurtiglagerdelsystem for den gitte databredden og koblet med mikroprosessoren ved hjelp av en lokalbuss som har den gitte databredden, en ytterligere buss koblet med lokalbussen og forbundet med første adresserbare systemkomponenter med en gitt databredde og en eller flere andre adresserbare systemkomponenter for mindre enn den gitte databredden, idet i det minste noen av de første adresserbare komponentene har adresser innenfor adresseområdet til det hurtiglagerbare delsystemet og at det, eller hvert av de andre komponentene har en adresse utenfor adresseområdet til det hurtiglagerbare delsystemet, karakterisert ved en adressedekoder som reagerer på en adresse på lokalbussen ved å generere et styresignal indikativt for om eller ikke adressen er innenfor hurtiglagerdelsystemområdet, og en logisk innretning som reagerer på styresignalet for å generere det neste adresse-signalet kun når styresignalet indikerer en adresse innenfor hurtiglagerdelsystemområdet.

2. System ifølge krav 1, karakterisert ved at adressedekoderen reagerer på forutbestemte biter til en neste adresse på lokalbussen for å generere styresignalet.

3. System ifølge krav 2, karakterisert ved at adressedekoderen reagerer videre på et andre styresignal, som i en tilstand klargjør alle hurtiglageraksesser, og i en andre tilstand sperrer alle hurtiglageraksesser hvorved styresignalet kan indikere en adresse innenfor hurtiglagerdelsystemområdet kun når det andre signalet er i nevnte ene tilstand.

4 . System ifølge krav 3, karakterisert ved at adressedekoderen ytterligere reagerer på et tredje styresignal som i en tilstand indikerer et første hurtiglagerbart adresseområdet og i en andre tilstand indikerer et andre hurtiglagerbart adresseområde, hvorved styresignalet kan indikere en adresse innenfor hurtiglagerdelsystemområdet kun når adressen definert av de forutbestemte bitene faller innenfor adresseområdet indikert av det tredje styresignalet.

5 . System ifølge krav 1 eller 2, karakterisert ved at hurtiglagerdelsystemet innbefatter et hurtiglager og en hurtiglagerstyrer, og at den logiske innretningen reagerer ytterligere på et hurtiglagerstyresignal som indikerer en gyldig adresse for lokalbussen, for å generere de neste adressesignaler kun når en gyldig adresse innenfor hurtiglagerdelsystemområdet er generert.

6. Fremgangsmåte for å operere et mikrodatamaskinsystem av den typen innbefattende en mikroprosessor med en gitt databredde, opererbar i en parallellført instruksjonssekvensmodus og som reagerer på neste adressesignal innført for å generere en adresse relatert til en operasjon som umiddelbart følger en pågående operasjon, et hurtiglagerdelsystem med den gitte databredden og koblet med mikroprosessoren av en lokalbuss med en gitt databredde, en ytterligere buss koblet med lokalbussen og forbundet med de første adresserbare system-komponentene med nevnte gitte databredde og en eller flere andre adresserbare systemkomponenter med mindre enn den gitte databredden, idet i det minste en av de første adresserbare komponentene har adresser innenfor adresseområdet i hur-tilagerdelsystemet og at den eller hver av de andre komponentene har en adresse utenfor hurtiglagerdelsystemadresseom-rådet.karakterisert ved generering av et styresignal indikativ for om eller ikke adressen er innenfor hurtiglagerdelsystemområdet som reaksjon for en adresse på lokalbussen, og generering som reaksjon på nevnte styresignal av et neste adressesignal kun når styresignalet indikerer en adresse innenfor hurtiglagerdelsystemområdet.