FI95175B - Välimuistillinen mikrotietokonejärjestelmä - Google Patents
Välimuistillinen mikrotietokonejärjestelmä Download PDFInfo
- Publication number
- FI95175B FI95175B FI891787A FI891787A FI95175B FI 95175 B FI95175 B FI 95175B FI 891787 A FI891787 A FI 891787A FI 891787 A FI891787 A FI 891787A FI 95175 B FI95175 B FI 95175B
- Authority
- FI
- Finland
- Prior art keywords
- address
- signal
- bus
- generating
- bit
- Prior art date
Links
- 238000012545 processing Methods 0.000 claims description 16
- AFHIIJICYLMCSH-VOTSOKGWSA-N 5-amino-2-[(e)-2-(4-benzamido-2-sulfophenyl)ethenyl]benzenesulfonic acid Chemical compound OS(=O)(=O)C1=CC(N)=CC=C1\C=C\C(C(=C1)S(O)(=O)=O)=CC=C1NC(=O)C1=CC=CC=C1 AFHIIJICYLMCSH-VOTSOKGWSA-N 0.000 claims description 12
- 108050001922 30S ribosomal protein S17 Proteins 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 238000011161 development Methods 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- XNPBVLLNKJHQAO-UHFFFAOYSA-N 1-(benzylamino)-3-chloropropan-2-ol Chemical compound ClCC(O)CNCC1=CC=CC=C1 XNPBVLLNKJHQAO-UHFFFAOYSA-N 0.000 description 2
- 101100190527 Arabidopsis thaliana PIN5 gene Proteins 0.000 description 2
- 241000030538 Thecla Species 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101150026467 DMAS1 gene Proteins 0.000 description 1
- 101100387487 Triticum aestivum DMAS1-A gene Proteins 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
Description
95175 Välimuistillinen mikrotietokonejärjestelmä
Esillä oleva keksintö liittyy mikrotietokonejärjes-telmien parannuksiin, erityisesti mikrotietokonejärjestel-5 missä, joissa käytetään liukuhihnakäsittelyä, erityisemmin sellaisiin järjestelmiin, joihin lisäksi sisältyy välimuisti-ali j ärj estelmä.
Taustatietoa 80386-mikroprosessorista, sen ominaisuuksista ja sen käytöstä mikrotietokonejärjestelmissä, 10 jotka sisältävät välimuisti-alijärjestelmiä, on selitetty julkaisuissa "Introduction to the 80386", huhtikuu 1986, ja "80386 Hardware Reference Manual" (1986). Välimuistioh-jaimen 82385 ominaisuuksia ja suorituskykyä selitetään julkaisussa "82385 High Performance 32-Bit Cache 15 Controller" (1987). Nämä julkaisut on tuottanut Intel Corporation.
Mikrotietokonejärjestelmissä, kuten muissakin tietokonejärjestelmissä, on toimintanopeus tärkeä kriteeri, jota useimmissa tapauksissa on tasapainotettava järjestelmän 20 kustannusten kanssa. Useat ominaisuudet, jotka ensin otettiin käyttöön suurtietokoneissa ja minitietokoneissa, löytävät nyt tiensä mikrotietokonejärjestelmiin. Näihin sisältyvät välimuisti-alijärjestelmät ja liukuhihnakäsittely.
Joissakin mikrotietokonejärjestelmissä (esimerkiksi . 25 niissä, joissa käytetään mikroprosessoria 80386), muodos- tavaa liukuhihnakäsittely kiintoisan käyttövaihtoehdon. 80386/82385-mikrotietokonejärjestelmille välimuistin ohjain 82385 antaa seuraavan osoitteen (NA) signaalin, joka on ehdotettu liitettäväksi vastaavaan tuloon 80386:ssa. Täl-30 löin 82385 voi esittää NA-signaalin 80386: lie ennen annetun väyläjakson lopettamista, jotta 80386 voisi tulostaa tietoa (data, osoite, ja/tai ohjaus) seuraavaa käyttöjaksoa varten. Ajastus on järjestetty, liitettyjen komponenttien lisäksi, siten että jos annettu toiminta on välimuisti-35 toiminta, niin välimuisti on jo hyväksynyt tiedon seuraavaa 2 95175 toimintaa varten, ja näin ollen 80386:n lähtötiedon muuttaminen vastaamaan seuraavaa jaksoa ei häiritse valmistu- [ massa olevaa toimintaa. Tämä koskee myös sellaisia tapauksia, joissa on esiintynyt välimuistin huti, jolloin tarvi-5 taan viittaus välimuistin sijasta keskusmuistiin, koska keskusmuistiin päästään pitopiiri-puskurien kautta, jotka tätä varten tallettavat tietoa annettua toimintaa koskien.
80386 pystyy myös toimimaan tavalla, jota kutsutaan dynaamiseksi väylän muodostukseksi. 80386 on nimellisesti 10 32-bittinen kone, ts. dataväylän leveys on 32 bittiä. 80386 voi kuitenkin toimia 16-bittisten laitteiden kanssa (laitteita, jotka siirtävät ainoastaan 16 databittiä), reagoimalla BS16-signaaliin, joka johdetaan 80386:lie 16-bittisen laitteen läsnäolon ilmaisemiseksi. BS16-signaali on tärkeä 15 80386:lie siinä tapauksessa, että se on suorittanut 32-bittisen toiminnan. 16-bittinen laite ei tietenkään voi saman toiminnan aikana siirtää niitä 32 bittiä, joita 80386 pystyy kehittämään ja/tai vastaanottamaan. Siten toinen toiminta (jakso) on välttämätön, ja 80386 reagoi 20 BS16-signaaliin kehittäen automaattisesti seuraavan, välttämättömän jakson.
Jotta tämän tyyppinen toiminta onnistuisi kun 82385 on läsnä, 82385:llä on myös oltava tietoa toimintaan osallistuvasta laitteesta, niin ettei NA-signaalia 80386:lie 25 kehitetä varomattomasti. Kuten viitatuissa Intel:in julkaisuissa selitetään, vaatii 82385 laitetiedon jakson alussa toisin kuin 80386, joka voi hyväksyä jaksossa oleellisesti myöhemmin esiintyvän laitetiedon ja toimia sen perusteella.
Eräissä mikrotietokonejärjestelmissä tämä välttä-30 mättömyys hyväksytään liittämällä laitteen osoite sen kokoon, niin että esimerkiksi kaikki 32-bittiset laitteet ovat ensimmäisellä ennalta määrätyllä osoitealueella, ja kaikki 16-bittiset laitteet toisella, eri osoitealueella.
Tällä menetelmällä voidaan siten laitteen koko määritellä 35 sen osoitteen avulla.
3 95175
Sellaisissa järjestelmissä, joissa vaaditaan joustavuutta sijoitettaessa monia erilaisia laitteita vaihte-leville osoitealueille, ei tätä rajoitusta kuitenkaan voida hyväksyä. Erään sellaisten järjestelmien joukon muodostavat 5 IBM Micro Channel (TM) -väylää käyttävät laitteet.
Monissa järjestelmissä, mukaan lukien edellä mainittua tyyppiä olevat järjestelmät, palauttaa laite osoituksen koostaan, kun sitä osoitetaan. Koska 82385 vaatii laite-kokot iedon käytettäväkseen jo väyläjakson alussa, saattaa 10 virheellinen NA-signaali esiintyä sellaisissa järjestelmissä, joissa tällainen tieto on käytettävissä vasta myöhemmin jakson aikana.
Esillä olevan keksinnön tarkoituksena on siten sellaisen järjestelyn aikaansaaminen mikrotietokonejärjestel-15 mässä, jolla selektiivisesti ohjataan NA-signaalia, niin että se kytketään mikroprosessorille vain soveltuvissa olosuhteissa. Muissa oloissa estetään NA-signaalin pääsy mikroprosessorille. Estämällä NA-signaalin pääsy mikroprosessorille estetään myös liukuhihnakäsittely, ts. este-20 tään seuraavan jakson tiedon kehittäminen ennen kuin annettu jakso on lopetettu. Tällä NA-signaalin joustavalla ohjauksella mikrotietokonejärjestelmä voi nyt toimia dynaamisella väylän muodostuksella, ts. se voi nyt toimia erikokoisilla laitteilla ilman jakson alussa olevaa tietoa 25 käsiteltävän laitteen koosta.
Välimuistin kautta toimivat laitteet, ts. laitteet, jotka kehittävät sellaista dataa, joka voidaan tallettaa välimuistiin, ovat välttämättä 32-bittisiä laitteita. Kaikilla tällaisilla laitteilla on niiden välimuistin käyttö-30 mahdollisuutta osoittavat osoitteet (erityisesti: merkit). Kaikilla muilla laitteilla on (riippumatta siitä ovatko ne 32-bittisiä laitteita) sellaiset osoitteet, jotka osoittavat ettei niiden tuottamaa tietoa löydetä välimuistista. NA-signaalin ohjaaminen riippuu osaksi välimuistin käyttö-35 mahdollisuudesta. Tarkemmin sanoen, koska jokainen väli- 4 95175 muistia käyttävä laite on 32-bittinen laite, eivät kyseessä voi olla virheelliset NA-signaalit toimittaessa välimuistia käyttävien laitteiden kanssa. Lisäksi välimuistin osuman esiintyessä ei ole muuta mahdollisuutta kuin että 5 NA-signaali on sopiva, koska vain välimuistia käyttävät laitteet (32-bittiset laitteet) tuottavat välimuistiosuman. Siten dynaamisen väylän muodostuksen ja liukuhihnakäsit-telyn sallimiseksi on tärkeänä piirteenä se, että estetään NA-signaalin pääsy 80386teen siinä tapauksessa, että esi-10 tetään sellaisen laitteen osoite, joka ei käytä välimuistia.
Jos annetun jakson aikana (kun NA-signaali on estetty) osoittautuu, että laite on 32-bittinen laite, jakso viedään loppuun normaalilla tavalla (ilman liukuhihnakäsit-15 telyä). Toisaalta, jos jakson aikana osoittautuu, että käsiteltävä laite on 16-bittinen laite (ja jakso on 32-bittinen jakso), niin mikroprosessori kehittää toisen, välttämättömän jakson. Tämä toiminta on täysin transparenttia välimuistin ohjaimen kannalta, ts. se ei osallistu 20 toisen jakson ohjaamiseen. Lopuksi, jos käsiteltävä laite osoittautuu 8-bittiseksi laitteeksi, niin mikroprosessori "näkee" 16-bittisen laitteen, joten se toimii täsmälleen samalla tavalla kuin on kuvattu 16-bittisen laitteen osalta. Toisin sanoen, se "näkee" 16-bittisen laitteen, niin . 25 että sen jälkeen kun ensimmäinen jakso on saatettu loppuun (jonka jakson aikana seille ilmoitettiin että se toimii 16-bittisen laitteen kanssa), kehitetään toinen jakso. Välimuistin ohjaimelle ja lisäksi mikroprosessorille transparentisti muu logiikka kuitenkin muuntaa jokaisen jokaisen 30 mikroprosessorin 16-bittisen jakson kahdeksi 8-bittiseksi jaksoksi. Jos näin ollen 32-bittinen jakso kohdistetaan 8-bittiseen laitteeseen, välimuistin ohjain ei osallistu toimintaan, mikroprosessori kehittää kaksi 16-bittistä jaksoa, ja muu logiikka toimii mikroprosessorin kummallakin 35 16-bittisellä jaksolla kehittäen kaksi 8-bittistä jaksoa.
Il ! mi «m M 4 -M > 5 95175
Keksinnön mukaisesti aikaansaadaan siten mikrotieto-konejärjestelmä, joka sisältää: mikroprosessorin, jolla on annettu datan leveys, jota voidaan käyttää käskyjen peräkkäisellä liukuhihnakäsittelyllä, ja joka reagoi 5 seuraavaan osoitesignaalituloon kehittäen sen hetkistä toimintaa välittömästi seuraavaan toimintaan liittyvän osoitteen; välimuisti-alijärjestelmän, jolla on mainittu annettu datan leveys, ja joka on kytketty mikroprosessoriin mainitun annetun datan levyisen paikallisväylän kautta; 10 mainittuun paikallisväylään kytketyn toisen väylän, joka on kytketty ensimmäisiin osoitettavissa oleviin järjestelmän osiin, joilla on mainittu annettu datan leveys, ja yhteen tai useampiin toisiin osoitettavissa oleviin järjestelmän osiin, joilla on pienempi kuin mainittu annettu 15 datan leveys, jolloin ainakin joillakin mainituista ensimmäisistä osoitettavissa olevista osista on osoitteet välimuisti-alijärjestelmän osoitealueella, ja jolloin yhdellä tai kaikilla toisilla osilla on osoite välimuisti-alijärjestelmän osoitealueen ulkopuolella; osoitteen dekooderin, 20 joka reagoi mainitulla paikallisväylällä olevaan osoitteeseen kehittäen ohjaussignaalin, joka ilmaisee sen, onko osoite välimuisti-alijärjestelmän osoitealueen puitteissa; sekä loogiset elimet, jotka reagoivat mainittuun ohjaussignaaliin kehittäen mainitun seuraavan osoitteen signaalin 25 vain silloin, kun mainittu ohjaussignaali osoittaa välimuisti-alijärjestelmän alueen puitteissa olevaa osoitetta.
Seuraavassa selitetään keksinnön erästä suoritusmuotoa esimerkin avulla viitaten oheisiin piirustuksiin, joissa: 30 Kuvio 1 on kolmiulotteinen kokonaiskuvanto tyypil lisestä mikrotietokonejärjestelmästä, jossa voidaan käyttää esillä olevaa keksintöä;
Kuvio 2 on yksityiskohtainen lohkokaavio useimmista komponenteista tyypillisessä mikrotietokonej är jestelmässä, 35 jossa käytetään esillä olevaa keksintöä; 6 95175
Kuvio 3 on yksityiskohtaisempi lohkokaavio kuin kuviossa 2, jossa esitetään valmistajan suosittelemat mikroprosessorin ja välimuistin ohjaimen väliset yhteydet, ja joka on hyödyllinen sen ymmärtämiseksi, miksi sellainen 5 järjestely on ristiriidassa dynaamisen väylän muodostuksen kanssa;
Kuvio 4 on yksityiskohtainen lohkokaavio samaan tapaan kuin kuvio 3, mutta se havainnollistaa esillä olevan keksinnön sellaista soveltamista, jolla sallitaan sekä 10 käskyjen peräkkäinen liukuhihnakäsittely että dynaaminen väylän muodostus;
Kuvio 5 on toinen yksityiskohtainen lohkokaavio laitteesta, jolla käsitellään 16/8-bitin muunnos; ja
Kuviot 6 ja 7 ovat pitopiirin DL ja sen ohjaus-15 signaalin LEDMA (pitopiirin käynnistys DMA:sta) ajastus-kaavio ja lohkokaavio, joill ahavainnollistetaan miten synkroninen DMA-alijärjestelmä sovitetaan CPU:n paikallisväylään (joka toimii eri kellon alaisuudessa), jotta vältettäisiin mahdollinen ristiriita järjestelmäväylällä 250.
20 Kuvio 1 esittää tyypillisen mikrotietokonejärjes- telmän, jossa esillä olevaa keksintöä voidaan soveltaa. Kuten on esitetty, käsittää mikrotietokonejärjestelmä 10 joukon osia, jotka on kytketty toisiinsa. Tarkemmin ottaen, järjestelmäyksikkö 30 on kytketty monitoriin 20 (kuten ; 25 esimerkiksi tavanomaiseen videonäyttöön), jota se ohjaa.
Järjestelmäyksikkö 30 on myös kytketty syöttölaitteisiin, kuten näppäimistöön 40 ja hiireen 50. Tulostuslaite, kuten kirjoitin 60, voidaan myös liittää järjestelmäyksikköön 30. Lopuksi järjestelmäyksikkö 30 voi sisältää yhden tai 30 useampia levyasemia, kuten levyaseman 70. Kuten alla selitetään, järjestelmäyksikkö 30 reagoi syöttölaitteisiin, näppäimistöön 40 ja hiireen 50, ja syöttö/tulostus-lait-teisiin, kuten levyasemaan 70, signaalien aikaansaamiseksi tulostuslaitteiden, kuten monitorin 20 ja kirjoittimen 60 35 ohjaamiseksi. Alan ammattilaiset ovat tietenkin selvillä <i ia i Hiin Mia 7 95175 siitä, että järjestelmäyksikköön 30 myös voidaan liittää muita ja tavanomaisia osia vuorovaikutusta varten. Esillä olevan keksinnön mukaisesti mikrotietokonejärjestelmä 10 sisältää (kuten alempana tarkemmin selitetään) välimuis-5 ti-alijärjestelmän, niin että on olemassa CPU:n paikallis väylä, joka yhdistää prosessorin, välimuistin ohjaimen ja välimuistin, joka CPU:n paikallisväylä on kytketty puskurin kautta järjestelmäväylään. Järjestelmäväylä on liitetty ja on vuorovaikutuksessa I/O-laitteisiin, kuten näppäimis-10 töön 40, hiireen 50, levyasemaan 70, monitoriin 20 ja kirjoittimeen 60. Lisäksi järjestelmäyksikkö 30 keksinnön mukaisesti voi sisältää kolmannen väylän, joka käsittää Micro Channel(TM)-rakenteen, järjestelmäväylän ja muiden (valinnaisten) syöttö/tulostus-laitteiden liittämiseksi.
15 Kuvio 2 on ylemmän tason lohkokaavio, joka havain nollistaa tyypillisen mikrotietokonejärjestelmän eri osia esillä olevan keksinnön mukaisesti. CPU:n paikallisväylä 230 (joka sisältää data-, osoite- ja ohjausosat) hoitaa mikroprosessorin 225 (kuten 80386), välimuistin ohjaimen 20 260 (joka voi sisältää 82385 välimuistiohjaimen) ja haja- saantityyppisen välimuistin 255. CPU:n paikallisväylään 230 on myös kytketty puskuri 240. Puskuri 240 on kytketty järjestelmäväylään 250, joka myös käsittää osoite-, data ja ohjausosat. Järjestelmäväylä 250 ulottuu puskurin 240 , 25 ja toisen puskurin 253 välille. Järjestelmäväylä 250 on myös kytketty väylän ohjaus- ja ajastuselementtiin 265 sekä DMA-ohjaimeen 325. Hallinnan ohjausväylä 340 yhdistää väylän ohjaus- ja ajastuselementin 265 ja hallinnan valvontaelimen 335. Keskusmuisti 350 on myös kytketty järjes-30 telmäväylään 250. Keskusmuisti sisältää muistin ohjaus-elementin 351, osoitemultiplekserin 352 ja datapuskurin 353. Nämä elementit on kytketty muistielementteihin 360 -364, kuten kuviossa 2 on esitetty.
Toinen puskuri 254 on kytketty järjestelmäväylän 35 250 ja planaariväylän 270 väliin. Planaariväylä 270 sisäl- δ 95175 tää vastaavasti osoite-, data- ja ohjausosat. Planaari-väylälle 270 on kytketty erilaisia I/O-sovittimia ja muita komponentteja, kuten näytön sovitin 275 (jota käytetään monitorin 20 ohjaamiseksi), kello 280, toinen hajasaanti-5 muisti 285, RS232-sovitin 290 (jota käytetään sarjamuotoisia I/O-toimintoja varten), kirjoittimen sovitin 295 (jota voidaan käyttää kirjoittimen 60 ohjaamiseen), ajastin 300, levykeaseman sovitin 305 (joka on yhteistoiminnassa levyaseman 70 kanssa), keskeytysohjain 310 ja lukumuisti 315.
10 Puskuri 253 (joka on kytketty järjestelmäväylän 250 toiselle puolelle) on kytketty toiselta puolelta Micro Channel(TM)-väylän 320 Micro Channel(TM)-kantoihin 401. Väylä 320 voi tukea erikokoisia laitteita, mukaan lukien 32-bittisiä laitteita, 16-bittisiä laitteita ja 8-bittisiä 15 laitteita Tyypillinen muistilaite 331 on esitetty kytkettynä väylään 320. Tämän väylän eräänä etuna on se joustavuus, jonka se tarjoaa käyttäjälle eri laitteiden sijoittamiseksi haluttaessa eri kantoihin. Näiden laitteiden järjestely ja niiden esiintyminen eri kannoissa estää 20 osoitteiden kiinteän järjestämisen, ja on perimmäisenä syynä esillä olevan keksinnön välttämättömyyteen. Ilman esillä olevaa keksintöä tässä selitettyä 80386/82385-mikro-tietokonejärjestelmää joko kokonaan estettäisiin käyttämästä liukuhihnakäsittelyä tai vaihtoehtoisesti sillä voisi . 25 tapahtua virheellistä toimintaa, jonka aiheuttaisi virheel liset tai sopimattomat liukuhihnakäsittelyn toiminnat.
Kuviossa 3 esitetään eräitä valittuja liitäntöjä 80386:n ja 82385:n välillä, koskien seuraavan osoitteen (NA) signaalin kehittämistä ja käyttöä, niinkuin valmistaja 30 sitä suosittelee. Erityisesti CPU:n paikallisväylän 230 ja järjestelmäväylän 250 välisenä rajapintana on puskuri 240, jonka komponentit sisältävät ohjauspuskurit DL (dataa varten) ja AL (osoitteita varten). Kuten kuviossa 3 on esitetty, on CPU:n paikallisväylän dataosa (CPULBD) DL:n 35 eräänä tulö/lähtöliitäntänä, CPU:n paikallisväylän puolel- il u.» mu lii * s« : : 9 95175 la. Samaten on järjestelmäväylän 250 dataosa SBD DL:n eräänä tulö/lähtöliitäntänä, järjestelmäväylän 250 puolella. Puskuria DL ohjataan sen tulosignaaleilla LDSTB, BT/R ja DOE. LDSTB lukitsee dataa DL:ään ja DOE vapauttaa DL:n 5 lähdön. Suunta, josta tulot hyväksytään (CPU:n paikallisväylä 239 tai järjestelmäväylä 250) ja johon lähtö ohjataan (järjestelmäväylä 250 tai CPU:n paikallisväylä 230) määritellään BT/R:llä. Samalla tavalla on puskurin osoiteosalla AL tulo CPU:n paikallisväylältä (CPULBA) ja lähtö järjes-10 telmän paikallisväylän 250 osoiteosalle (SBA). Samalla tavalla puskurin SL osaa ohjataan sen kahdella ohjaussignaalilla BACP ja BAOE, joista edellinen lukitsee osoitetiedon CPULBA:lta AL:ään ja toinen vapauttaa lähdön, ts. järjestelmäväylälle 250. Ohjaussignaalit LDSTB, DOE, BACP 15 ja BAOE tulevat 82385:Itä.
CPU:n paikallisväylän 230 osoiteosa CPULBA kehitetään 80386:11a, ja CPU:n paikallisväylän 230 dataosa DPULBD kehitetään 80386:lla/päätetään 80386:lie.
82385 käyttää kahta lisäsignaalia X16 ja NCA kehit-20 täessään NA-signaalin. X16-signaali osoittaa sen, onko käsiteltävä laite 16-bittinen vai 32-bittinen laite. Xl6-signaalin eräänä lähteenä on paikallisväylän osoite-dekooderi (LBAD). Sen lisäksi valmistaja suosittelee, että BS16-signaali kytkettäisiin X16-signaaliin. BS16-signaali 25 syötetään 80386:lie osoittamaan, onko käsitelvä laite kooltaan 16- vai 32-bittinen. BS16-signaalin lähteenä on laitteen osoitedekooderi, kuten MAD. MAD edustaa minkä tahansa järjestelmäväylään 250 kytketyn laitteen tai muun väylän, kuten väylien 270 tai 320, osoitetta. Kun laite, 30 kuten MAD tunnistaa osoitteensa väylän osoiteosassa, kuten MA:ssa, se palauttaa BS16-signaalin, joka on ylhäällä tai alhaalla, riippuen siitä, onko laite 16- vai 32-bittinen.
Välimuistia käyttämätön osoite (NCA) on 82385:n eräs toinen tulo, joka osoittaa onko esitetty osoite välimuistia 35 käyttävä osoite. Välimuistia käyttävä osoite määritellään 10 95175 sellaisen laitteen osoitteena, joka on yhteensopiva välimuisti-alijärjestelmän kanssa, ja siten 32-bittinen laite. [ Tämä signaali kehitetään välimuistin osoitedekooderilla (CAD), CPU:n paikallisväylän 230 osoiteosan tulon perus-5 teella. Valmistaja suosittelee, että osa muistista voidaan tätä 82385:n tuloa käyttäen erottaa välimuistia käyttämättömäksi .
Kuviossa 3 esitetty suositeltu rakenne aikaansaa tehokasta liukuhihnakäsittelyä (NA-signaalia käyttäen) 10 minkä tahansa seuraavan tilan vallitessa: 1) kun järjestelmäväylään 250 tai siihen kytkettyyn mihin tahansa väylään liitetyt kaikki laitteet ovat 32-bittisiä laitteita, tai 2) kun kun järjestelmäväylään 250 tai siihen kytket-15 tyyn mihin tahansa väylään liitetyt kaikki laitteet voivat olla 32-bittisiä tai 16-bittisiä laitteita, kunhan X16-signaali on käytettävissä minkä tahansa väyläjakson alussa.
Kun X16-signaali on käytettävissä annetun väylä-20 jakson alussa, määrittää 82385 tämän tiedon perusteella onko NA soveltuva, ja ellei se sovellu, sitä ei kehitetä.
Jos siten 80386 toimii 32-bittisen laitteen kanssa, kehitetään NA-signaali normaalisti ennen annetun jakson päättymistä liukuhihnakäsittelyn aikaansaamiseksi. Jos laite 25 toisaalta on 16-bittinen laite, ei NA-signaalia kehitetä, jolloin 80386 voi kehittää toisen välttämättömän jakson 16-bittisen laitteen käsittelemiseksi.
Eräiden väylien alijärjestelmien (esimerkiksi Micro-Channel (TM)-väylän) rakenne sallii 8-bittisten, ja 30 16-bittisten ja 32-bittisten laitteiden sekoittamisen.
Koska BS16-signaalia ei paluteta, ennenkuin jonkin aikaa sen jälkeen kun tyypillinen laite MDA on tunnistanut osoitteensa väylän alijärjestelmällä, sitä ei kehitetä riittävän aikaisen, jotta 82385 voisi ottaa sen huomioon päättäessään 35 NA:n kehittämestä. Näin ollen 82385:n erikoisuudet tekevät
Il : ittik li» l i t ui i u 95175 siitä yhteensopimattoman, erityisesti NA-signaalin kehittämisen osalta, sellaisten väylien alijärjestelmien kanssa, joilla on sellainen joustavuus kuin Micro Channel(TM) -väylällä.
5 Kuvio 4 on saman tapainen lohkokaavio kuin kuvio 3, mutta muunnettuna käytettäväksi esillä olevan keksinnön yhteydessä. Ennen kuin selitetään kuviossa 4 esitetyn laitteen toimintaa, kuvataan joukko eroja kuvioiden 3 ja 4 välillä.
10 Eräänä pääasiallisena erona on se, ettei 82385:n lähtöjä X16 ja NA enää käytetä. Sen lisäksi uusi looginen elin CL on sijoitettu 82385:n ja 80386:n väliin. Looginen elin CL kehittää CPUNA-signaalin (joka korvaa 82385:n käyttämättömän NA-signaalin). Looginen elin CL reagoi 15 82385:n CADR- ja BADS-signaalien NCA-signaaliin.
BADS-signaali (väylän osoitetila) on signaali, jonka 82385 kehittää, kun paikallisen osoiteväylän kelvollinen signaali on käytettävissä. Tämä 82385:n lähdön tila on kolmitilai-nen, kun 82385 ei itse ohjaa paikallisväylää, ja se antaa 20 myös, puuttuessaan, osoituksen välimuistin hutista. Loogisella elimellä CL on myös tulo BW/R, joka osoittaa, onko jokin järjestelmäväylän jakso kirjoittamis- tai lukemis-jakso. Kuten tullaan selittämään, vaikka BW/R-signaalia käytetään keksinnön eräässä suoritusmuodossa, se ei ole 25 oleellinen signaali.
Dekooderi CADR vastaanottaa, CPULBA:n bittien A17 - A26 ja A31 tulojen lisäksi, ohjelmoitavat välimuistin käyttöbitit (PCB). Eräässä käytännössä toteutetussa suoritusmuodossa ensimmäinen näistä kolmesta bitistä edus-30 taa päätöstä ROM-tilan välimuistin käyttämisestä. Toinen bitti joko käynnistää dekooderin CADR tulostamaan NCA:n dekoodatun tiedon perusteella, tai vaihtoehtoisesti se osoittaa kaikki pääsyt välimuistia käyttämättömiksi, ts. se esittää NCA:n riippumatta esitetystä CPULBA:n osoittees-35 ta. Lopuksi kolmas bitti osoittaa toisessa tilassaan, että X2 95175 osoiteavaruus välillä 0-8 megatavua on välimuistin käytettävissä ja että osoiteavaruus välillä 8-16 megatavua ei ole välimuistin käytettävissä. Toisessa tilassaan tämä bitti ilmoittaa, että osoiteavaruus välillä 0-16 megata-5 vua on kokonaan välimuistin käytettävissä. Haluttaessa tämän bitin vaikutus voidaan moninkertaistaa yksinkertaisesti heijastamalla ensimmäisen 16 megatavun tila seuraa-vien 16 megatavun alueiden läpi. Näiden erityisten väli-muistiosoittimien (tai muiden) käyttäminen ei tietenkään 10 ole keksinnölle oleellista. On kuitenkin tärkeätä, että CADR järjestetään siten, että se nopeasti voi dekoodata tulonsa ja tuottaa NCA:n. Käytännössä toteutetussa suoritusmuodossa ajastusikkuna NCA:n tuottamiseksi CPULBA:lla voimassa olevista osoitteista oli hyvin lyhyt, suuruusluok-15 kaa kymmenen nanosekuntia.
Eräänä toisena erona kuvioiden 3 ja 4 välillä on se, että tyypillinen MAD nyt kehittää, ei vain yhden ainoan BS16-signaalin (kuten kuvion 3 tapauksessa), vaan kaksi signaalia CS32 ja CS16. Tämän ansiosta MAD voi tunnistaa • 20 itsensä 32-bittiseksi laitteeksi, 16-bittiseksi laitteeksi tai 8-bittiseksi laitteeksi. Signaali CS32 syötetään kiikulle FF, jota nyt käytetään kehittämään BS16-signaali, joka on toisessa tilassa kun MAD on 32-bittinen laite ja toisessa tilassa kun MAD on joko 16-bittinen tai 8-bittinen 25 laite. Ellei laite kehitä CS32-signaalia tai CS16-signaa-lia, niin laite on oletusarvon mukaan 8-bittinen laite.
Edellä mainitut loogiset yhtälöt esitetään tässä alla. Tässä yhteydessä symboleilla on seuraavat merkitykset: 30 Symboli Määritelmä / negaatio := rekisteröity termi, yhtä suuri kuin = kombinatorinen termi, yhtä suuri kuin
& looginen JA
35 + looginen TAI
il in nm l i m i 13 95175
Loogiset yhtälöt /BT2jsBUSCYC385 & PIPECYC385 & /BADS & CLK & BT2 (1) + BUSCYC385 & /PIPECYC385 & BADS & CLK & NACACHE & BT2 5 + HISSI & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY + /MISSI & /BREADY & /BUSCYC385 & CLK + /BT2 & BREADY & NACACHE + /CLK & /BT2 /BUSCYC385;=BUSCYC385 & /BADS & CLK (2)
-fr BUSCYC385 & /PIPECYC385 & CLK + BUSCYC385 & /BT2 & CLK 10 + /BUSCYC385 & BREADY
+ /BUSCYC385 & /CLK
15 /CPUNA;=/HISSl & CLK & CPUNA & /NACACHE (3) + /MISSI & CLK & CPUNA & /BREADY & /BUSCYC385
+ /CPUNA & /CLK
+ /CPUNA & /MISSI & CLK
-fr /CPUNA & CLK & BREADY
+ /CPUNA & BUSCYC385 & NACACHE & CLK
__ /HISSI>-HISSl & BUSCYC385 & CPUNA & /BADS & /(BW/R) & CLK & NCA (4) ZU + MISSI & /BUSCYC385 & /BADS & /(BU/R) & CLK & NCA & /BREADY + /HISSI & /CLK + /HISSI & BREADY
/PIPECYC385:=PIPECYC3S5 & /BADS & /BUSCYC385 & CLK & /BREADY (5)
+ PIPECYC385 & /MISSI & BT2 & /BU5CYC385 & CLK & /BREADY + /PIPECYC385 & /CLK
25
Edellä olevissa loogisissa yhtälöissä olevia seuraa-via signaaleja selitetään, tai niihin viitataan, edellä 30 viitatuissa Intel:in julkaisuissa:
BADS
BREADY
(BW/R) tähän viitataan itse asiassa muodossa BW/R; sulkuja käytetään sen osoittamiseksi, että kyseinen 35 termi on yksi signaali 14 95175
CLK
(W/R) tähän viitataan itse asiassa muodossa W/R; sulkuja käytetään sen osoittamiseksi, että kyseinen termi on yksi signaali 5 Aktiivinen BADS ilmaisee järjestelmäväylällä 250 olevan kelvollisen osoitteen. BREADY on järjestelmäväylän 250 valmis-signaali CPU:n paikallisväylälle 230. BW/R määrittelee järjestelmäväylän 250 kirjoittamisen tai lukemisen. CLK on prosessorin kellosignaali, joka on samanvai-10 heinen prosessorin 225 kanssa. (W/R) on tavanomainen kirjoittamis- tai lukemis-signaali CPU:n paikallisväylälle 230.
Yhtälöt (1) - (5) määrittelevät: BT2 15 BUSCYC385
CPUNA
MISSI
PIPECYC385 määriteltyjen signaalien, viitatuissa Intel:in jul-20 kaisuissa selitettyjen tai viitattujen signaalien, sekä NCA:n, NACACHE:n perusteella.BT2 edustaa järjestelmäväylän 250 tilaa. Tila BT2 on viitatuissa Intel:in julkaisuissa määritelty tila.
BUSCYC385 edustaa myös järjestelmäväylän 250 tilaa. 25 Se on ylhäällä väylän tiloilla BTI, BT1, BT1P, ja alhaalla väylän tiloilla BT2, BT2P ja BT2I (nämä ovat jälleen väylän tiloja, joihin viitataan viitatuissa Intel:in julkaisuissa ).
CPUNA on signaali 80386:lie, joka sallii liukuhih-30 nakäsittelyn. Tämä on se signaali, joka korvaa 82385:n NA-signaalin.
MISSI on aktiivinen, määritellen kaksoisjakson ensimmäisen jakson, 64-bittisten lukemisten käsittelemiseksi välimuistia käyttäville laitteille.
35 PIPECYC385 on aktiivinen BTlP:n aikana (joka on tila, johon viitataan viitatuissa Intel:in julkaisuissa).
Il III j lii il i t » fr» 15 95175 NCA on signaali, joka kehitetään dekoodaamalla CPU:n paikallisväylällä 230 oleva osoitekomponentti, ja joka aktiivisena edustaa sellaista osoitusta, jolla välimuistia ei voida käyttää. Välimuistin käyttömahdollisuus määritel-5 lään merkkikomponentilla (A31 - A17), jolloin ohjelmoitava informaatio määrittelee mitkä merkit (jos niitä ylipäätään käytetään) viittaavat välimuistia käyttäviin osoitteisiin, välimuistia käyttämättömien osoitteiden vastakohtana.
NACACHE on samantapainen signaali kuin BNA. BNA on 10 järjestelmän kehittämä signaali, joka pyytää seuraavaa osoitetta CPU:n paikallisväylältä 230, ja jota käsitellään viitatuissa Intel:in julkaisuissa. NACACHE eroaa BNA:sta vain siinä suhteessa, että BNA on kehitetty 32K-välimuis-tille, kun taas NACACHE on luotu 64K-välimuistille. Jos 15 välimuisti on 32K, kuten mainitaan Intel:in julkaisuissa, voitaisiin tässä mainittu NACACHE korvata BNA-signaalilla.
Kun tarkastellaan yhtälöä 3, löydetään asetustermit riveillä 1 ja 2. Rivillä 1 oleva termi osoittaa liukuhihna-käsittelyä. /MISSI osoittaa 32-bittistä toimintaa (kuten • 20 tullaan selittämään) ja näin ollen CPUNA on sopiva. Termi rivillä 2 on jakso, joka päättyy aikaisin ilman liukuhihna-käsittelyä, esimerkiksi /BREADY. Yhtälöön 4 viitaten termit riveillä 1 ja 2 ovat asetustermejä. Kummatkin riippuvat NCA:sta.
25 Kuvio 5 on yksityiskohta laitteesta, joka liittyy puskuriin ja dekooderiin 254 (joka liittyy väylään 270) ja puskuriin 253 (joka liittyy Micro Channel(TM) -väylään 320). Kuten jo on selitetty, niin kuvion 4 laite aikaansaa kaksi 16-bittistä jaksoa, kun 32-bittisiä jaksoja kohdis-30 tetaan 8- tai 16-bittisille laitteille, ja se tekee sen tavalla, joka on transparentti 82385:lie. Kuvion 5 laitetta käytetään kehittämään jokaiselle 8-bittiselle laitteelle kohdistettua 16-bittistä jaksoa kohti kaksi 8-bittistä jaksoa, tavalla joka on transparentti 80386:lie.
16 95175
Laite sisältää erityisesti ohjauslogiikan CLA, jaksoelimen S ja ohjatun kytkimen ALS, joka selektiivisesti kytkee jonkin datajohdoista toisiin datajohtoihin. Erityisesti, kuten kuviossa 5 esitetään, alemman tason kahdeksan 5 bittiä (DO - D7) voidaan kytkeä toiseen 8-bitiseen osaan (D8 - D15) dignaalin DIR ja /G ohjauksessa. Lisäksi siirron suunta (vasemmalta oikealle tai päinvastoin) ohjataan myös DIR:n avulla.
Erityisesti jokaisella 80386:n kehittämällä 10 16-bittisellä jaksolla dataa sijoitetaan dataväylän kuuteentoista alemman tason bittiin. 80386:n kehittämän 16-bittisen jakson muuntamiseksi kahdeksi 8-bittiseksi jaksoksi kyseistä MAD:a varten, pakottaa kuviossa 5 esitetty laitteisto 16-bittisen toiminnat vaikuttamaan kah-15 delta 8-bittiseltä toiminnalta 8-bittisen laitteen MAD kannalta, vaikka nämä kaksi 8-bittistä jaksoa näyttävät yhdeltä 16-bittiseltä jaksolta 80386:n kannalta.
Ohjauslogiikka CLA suorittaa dekoodausfunktion muuntojakson ohjaukselle. Se ilmaisee sen, milloin muunto-20 jakso on suoritettava ja ohjaa ALS:n GATE 245 ja DIR 245 -signaaleja, jotka kytkevät dataväylän kahdeksan alemman tason bittiä dataväylän toiselle 8-bittiselle osalle. CLA: loogiset yhtälöt on esitetty alla. Kun muunnosjakson ehtona oleva tila on havaittu, niin signaali DATACONV aktivoi 25 toimintajakson. Signaali CS16 osoittaa passiivisena 8-bittisen laitteen läsnäoloa, ja siten muunnoksen välttämättömyyttä. Signaali CS16 osoittaa aktiivisena 16- tai 31-bittisen laitetta. Jaksossa Q1 käytetään osoittamaan muunnosjakson ensimmäisen osan päättymistä. Signaalit 30 DATACONV ja Q1 syötetään jaksoelimelle S. Jaksoelin S suorittaa kaksi tehtävää. Toisena on 80386:n pitäminen ei-valmis -tilassa kunnes jakson toinen osa on aloitettu. ARDYEN ohjataan loogiseksi ykköseksi osoittamaan 80386:lie, ettei se saa lopettaa jaksoa. Jaksoelin aikaansaa myös 35 ensimmäisen 8-bittisen jakson päättymisen ja toisen aika- il IKI lii! 1:1 l St : : 1 l7 95175 misen. ALTALE ohjaa loogisen ykkösen AO-osoitejohdolle ja aiheuttaa odotustilageneraattorin uudelleenkäynnistymisen. CMTLOFF aiheuttaa sen, että aktiivinen komentosignaali muuttuu passiiviseksi ja jälleen aktiiviseksi, yhden jakson 5 päättymisen aikaansaamiseksi ja toisen jakson aloittamiseksi. CONVAO-signaalia käytetään AO-osoitelukituksen tulona, jolla pakotetaan AO loogiseksi ykköseksi muunnos-jakson toisen puolen ajaksi.
Loppuun saatettu 16-bittisestä 8-bittiseksi -muun-10 nosjakso on ajassa ja toiminnaltaan identtinen kahden peräkkäisen 8-bittisen jakson kanssa.
Edellä mainitut ja kuviossa 5 esitetyt signaalit määritellään seuraavasti: MEMCS16 16-bittisen muistilaitteen valitseminen 15 (I/0CS16) 16-bittisen I/O-laitteen valitseminen.
Sulkuja käytetään osoittamaan, että lauseke liittyy samaan signaaliin.
AEN1, AEN2 osoitevapautuksia DMA-ohjäimiltä MEMR, MEMW, IOR, I0W CPU:n komentosignaaleja 20 XHBE Väylän ylätilan vapautus; osoittaa sen milloin datan tulisi esiintyä dataväylän ylemmän tason kahdeksalla bitillä XAO vähiten merkitsevän osoitteen käskyjohto Q1 odotustilageneraattorin lähtö (toinen 25 tilalähtö) DO - D7 dataväylän kahdeksan alemman tason bittiä D8 - D15 dataväylän kahdeksan ylemmän tason bittiä ARDYEN asynkronisen valmistilan vapautus 82284:n ?.ADDS:lie muunnojakson odotustiloja 30 varten, jolla aikaansaadaan kahden 8-bittisen jakson kehittäminen ALT ALE (aktiivinen ylhäällä)vuorotteleva osoit teen lukitus. Käyttäjän on kellotettava AO loogiseksi ykköseksi ja käynnistettävä 35 uudelleen odotustilageneraattori toista 8-bitin siirtoa varten 95175 18 CONV.AO (aktiivinen ylhäällä)muunnosjakso AO.
Aikaansaa loogisen ykkösen AO osoitteen lukitukselle, niin että AO askeltaa toi selle 8-bittiselle jaksolle.
CNTLOFF ohjaus pois. Kytkee pois aktiivisen komen- 5 tosignaalin kolmelle kellolle ? yhden 8-bittisen jakson päättymisen ja toisen 8-bittisen jakson alkamisen simulomiseksi. CNTLOFF käytetään myös alemman tason data väylä CPU: lie (lukemis jakson aikana) ensimmäisen 8 bitin siirron aikana.
10 Syötetään 82288:lie.
Loogiset yhtälöt /GATE 245»= HEMCS16 & AEH1 & AEN2 & /MEHR & /XBHE & XAO (6)
+ MEMCS16 & AEN1 & AEN2 & /ME11W & /XBHE & XAO 15 + (I/0CS16) & AEN1 & AEN2 & /I0R & /XBHE & XAO
+ (I/0CS16) & AEN1 & AEN2 & /I0W & /XBHE & XAO + /AEN1 & /MEMCS16 & /XBHE & /IOR + /AEN1 & /MEriCS16 & /XBHE & /HEMR
/DIR245 »= /AEN1 & /HEMR (?)
+ AEN1 & AEN2 & /XBHE & /MEMW + AEN1 & AEN2 & /XBHE & /I0W
20 /DATA CONVi=HEHCS16 & AEN1 & AEH2 & /HEMR & Q1 & /XBHE & /XAO (8) + MEMCS16 & AEN1 & AEH2 & /HEHW & Q1 & /XBHE & /XAO + (I/0CS16) & AEN1 & AEN2 & /IOR & Q1 & /XBHE & /XAO + (I/0CS16) & AEN1 & AEN2 & /I0W & Q1 & /XBHE & /XAO
25
Kuvio 7 esittää pitopiirin DL yksityiskohdan, datan tulo/lähtö-yhteydet järjestelmäväylän 250 ja CPU:n paikallisväylän 230 välillä, sekä ohjaussignaalin LEDMA. Kuvio 6 liittää signaalin LEDMA muihin CPU:n paikallisväylän 230 30 signaaleihin (jotka on osoitettu kuvion 6 ylemmässä kolmanneksessa, ja merkitty "82385 paikallisväylän signaalit ja 25 MHz"), valinnaisen toiminneväylän 320 signaaleihin (jota on osoitettu viitteellä "Micro Channel (TM)”), sekä järjestelmäväylän 250 signaaleihin (jotka on osoitettu 35 alemmassa kolmanneksessa viitteellä "DMA-signaalit" ). Kuten kuvion 6 ylemmässä kolmanneksessa on osoitettu, on CPU:n
Il : M’* Mb l'*44* ; - < 19 95175 paikallisväylä 230 synkronisesti tahdistettu väylä (kellot CPUCLK2 ja CPUCLK liittyvät toisiinsa osoitetulla tavalla). Keskeinen osa (joka käsittää suurimman osan kuviota 6) esittää yhden ainoan jakson CPU:n paikallisväylällä 230.
5 Jakson alkua on osoitettu eniten vasemmalla olevalla pystyviivalla. Kuten kuvion 6 keskimmäisessä kolmanneksessa osoitetaan, niin kun jakso CPU:n paikallisväylällä kerran on alkanut, jaksoa varten, joka ulottuu järjestelmäväylän 250 kautta väylälle 320, niin komentosignaalit SSO* ja SS1* 10 tulevat aktiivisiksi (menevät alas). Hieman sen jälkeen puskuriin 253 (viitteellä ADL*) lukitaan osoite. Sen jälkeen signaali CMD* tulee myös aktiiviseksi (alhaalla). Juuri tämä hetki määrittelee CMA-jakson alkamisen järjes-telmäväylällä 250 ja valinnaisella toiminneväylällä 320. 15 Tätä osoitetaan kolmannen (vasemmalta) pystyviivan jatkolla, joka ulottuu kuvion 6 alakolmannekseen. Hieman sen jälkeen, kun DMA-jakso on alkanut, signaalit DMAS0 ja DMAS1 tulevat aktiivisiksi (alhaalla). Kuten kuviosta 6 havaitaan, signaali DMARDY* vaihtaa tilaansa sen jälkeen. Seu-20 raavan DMARDY*:n siirtymisen kohdalla (alas tapahtuva siirtyminen) tarvittava data sijaitsee järjestelmäväylällä 250. Näin ollen signaali LEADMA vaihtaa tilaa (nouseva siirtyminen). Tästä on seurauksena järjestelmäväylällä 250 olevan datan lukittuminen pitopiiriin DL. Sama siirtyminen joka 25 tuotti LEDMA:n tilan muutoksen vaikuttaa myös BREADY*--signaaliin (kuten esitetään nuolella kuviossa 6). Toisin sanoen, kun DMARDY* havaitaan olevan alhaalla, niin tarvittava data on jo lukittu pitopiiriin DL ja DMA-kanava on vapauttanut väylän 250. Kuten kuviossa 6 esitetään, niin 30 DMARDY*:n siirtyminen johtaa siten BREADY*:n siirtymiseen. BT2:n seuraavalla siirtymisellä ylös, voidaan CPU:n jakso päättää turvallisesti (ja tämä on eniten oikealla oleva pystyviiva kuviossa 6). Kuten kuviosta 6 nähdään, niin CPU:n jakson lopettaminen tuottaa CMD*:n tilan muutoksen 35 (Micro Channel (TM) -väylällä 320) ja se vaikuttaa myös 20 95175 LEDMA:n vapauttamiseen, koska jakson päättyessä CPU 225 hyväksyi datan pitopiiriltä DL.
Edellä oleva kuvaa sitä, mitä tapahtuu ennen CPU:n jakson lopettamista, ja CPU:n jakson lopettamisen edelly-5 tyksenä on sitä edeltävät DMA-jakson päättäminen. Tämä takaa sen, että kun CPU aloittaa seuraavan jakson (kuvion 6 eniten oikealla olevan pystyviivan oikealla puolella), niin DMA-jakso oli saatettu loppuun aikaisemmin ja siten väylällä ei ole mitään sellaista dataa, joka olisi saat-10 tanut ohjautua sille DMA-jakson aikana. Siten keksinnöllä aikaansaadaan sovittautuminen dynaamisen väylän muodostuksen (jolla aikaansaadaan Micro Channel (TM) -väylälle 320 oleellinen joustavuus) ja liukuhihnakäsittelyn välillä kehittämällä CPUNA valikoidusti, sopivalla hetkellä. Kuten 15 on esitetty, niin CPUNA ei riipu välimuistia käyttävän osoitteen ilmaisusta, kun CPUNA tuotetaan ennen sen hetkisen jakson loppumista. Toisaalta, kun välimuistin käyttöön soveltumaton osoite ilmaistaan, liukuhihnakäsittely keskeytetään, ts. CPUNA:a ei esitetä ennen kuin järjeste-20 lmäväylä 250 osoittaa, että tämä jakso on saatettu loppuun (esitetään BREADY).
Saman aikaisesti aikaansaadaan sovitus synkronisen DMA-mekanismin ja synkronisen (mutta eri kellolla käytetyn) CPU:n paikallisväylän välillä puskurin DL avulla. Vaikka 25 DMA-jakso käynnistetään CPU:n paikallisväylältä 230, ei CPU:n paikallisväylän 230 jakso pääty ennenkuin DMA-jakso on lopetettu.
il : itt-t lii; Ittil 1
Claims (7)
1. Tietojenkäsittelyjärjestelmä, joka käsittää: käskyn suoritusyksikön (225), jolla on ennalta 5 määrätty dataleveys; asynkronisen seuraavan osoitteen kehittämisvälineen (225), jolla sallitussa tilassa ollessaan on kyky kehittää käskyn suoritusyksikön (225) tarvitseman seuraavan käskyn osoite, kulloinkin suoritettavan käskyn suorituksen aika-10 na, jolloin käskyjä voidaan hakea ennakolta; välineet (240, DL, AL) käskyn suoritusyksikön (225) liittämiseksi osoitettaviin järjestelmän komponentteihin, joilla on sama tai pienempi dataleveys, jolloin järjestelmän komponenttien osoitteet tietyllä määrätyllä järjestel-15 män komponenttien osoitealueella liittyvät yksinomaan kom ponentteihin, joilla on sama dataleveys kuin käskyn suori-tusyksiköllä; välineet (CL) seuraava osoite -signaalin (CPUNA) kehittämiseen kulloinkin suoritettavan käskyn suorituksen 20 funktiona seuraavan osoitteen kehittämisvälineen aktivoi miseksi; ja välineet (CADR) ohjaussignaalin (NCA) kehittämiseen, mikäli havaitaan suoritettavan käsky, joka viittaa osoitteeseen määrätyn alueen ulkopuolella; 25 järjestelmän ollessa tunnettu siitä, että vasteena ohjaussignaalille (NCA), seuraava osoite-signaalin (CPUNA) kehittämisväline on estetty toimimasta.
2. Patenttivaatimuksen 1 mukainen järjestelmä, tunnettu siitä, että käskyn suoritusyksikkö ja 30 osoitteen kehittämisväline ovat kaksi mikroprosessoriin (225) sijoitettua yksikköä, mikroprosessorin ollessa kytketty paikallisväylällä (230), jolla on ennalta määrätty dataleveys, välimuistialijärjestelmään, johon kuuluu väli-muistinohjain (260) ja välimuisti (255), joilla on ennalta 35 määrätty dataleveys, joka paikallisväylä (230) liittyy 22 95175 myös osoitettaviin järjestelmän komponentteihin kytkettyyn järjestelmäväylään (250) välimuistialijärjestelmän säilöessä vain määrätyllä osoitealueella oleviin järjestelmän komponentteihin liittyvää dataa ja seuraava osoite-signaa-5 Iin (CPUNA) kehittämisvälineen ollessa kytkettynä väli-muistinohjaimen ja osoitteen kehittämisvälineen välille.
3. Patenttivaatimuksen 2 mukainen järjestelmä, tunnettu siitä, että välineen (CL) seuraava osoite-signaalin (CPUNA) kehittämiseen, ilman ohjaussignaalin 10 kehittämisvälineen vaikutusta, aktivoi välimuistinohjai-melta tuleva signaali (BADS), joka osoittaa, että paikallisväylällä ei ole pätevää osoitetta ja järjestelmästä tuleva signaali (BNA), joka osoittaa, että seuraava osoite vaaditaan paikallisväylältä.
4. Patenttivaatimuksen 3 mukainen järjestelmä, tunnettu siitä, että välineet ohjaussignaalin kehittämiseksi sisältävät paikallisväylän osoitelinjoihin (CPULBA) kytketyn osoitedekooderin sen määräämiseksi, onko paikallisväylällä oleva osoite määrätyllä osoitealueella 20 vai ei, ja havaittaessa, että osoite ei kuulu määrättyyn alueeseen, kehitetään signaali (NCA) estämään seuraava osoite-signaalin (CPUNA) kehittämisvälinettä (CL) toimimasta.
5. Patenttivaatimuksen 4 mukainen järjestelmä, 25 tunnettu siitä, että välineet ohjaussignaalin kehittämiseksi ovat myös vasteellisia järjestelmän kehittä-mälle signaalille (NACACHE), joka osoittaa, että paikallisväylällä olevaa osoitetta ei voida tukea välimuistilla - vaikka se olisi määrätyn osoitealueen sisällä - kehittä- 30 mään signaali, joka estää seuraava osoite-signaalin kehittämisvälinettä (CL) toimimasta.
6. Patenttivaatimuksen 5 mukainen järjestelmä, tunnettu siitä, että mikroprosessori (225) on vas-teellinen signaalille (CS32, BS16), joka osoittaa, että 35 osoitettava järjestelmän komponentti on dataleveydeltään il : aa i nm 111 s* : i 23 9 5 1 75 puolet mikroprosessorin leveydestä kaksinkertaisen suori-tusjakson ohjelmoimiseksi, logiikan (CLA, S, AL S) järjestettynä, vasteellisena signaaliyhdistelmille (CS16), jotka osoittavat, että osoitettava järjestelmän komponentti on 5 dataleveydeltään neljännes mikroprosessorin leveydestä, uudelleen kaksinkertaistamaan suoritusjakso läpinäkyvästi mikroprosessorille.
7. Menetelmä sellaisen tietojenkäsittelyjärjestelmän käyttämiseksi, joka käsittää: 10 käskyn suoritusyksikön (225), jolla on ennalta mää rätty dataleveys; asynkronisen seuraavan osoitteen kehittämisvälineen (225), jolla sallitussa tilassa ollessaan on kyky kehittää käskyn suoritusyksikön (225) tarvitseman seuraavan käskyn 15 osoite, kulloinkin suoritettavan käskyn suorituksen aikana, jolloin käskyjä voidaan hakea ennakolta; välineet (240, DL, AL) käskyn suoritusyksikön (225) liittämiseksi osoitettaviin järjestelmän komponentteihin, joilla on sama tai pienempi dataleveys, 20 joka menetelmä käsittää seuraavat vaiheet: kehitetään seuraava osoite-signaali (CPUNA) kulloinkin suoritettavan käskyn suorituksen funktiona sallimaan seuraavan osoitteen aikainen kehittäminen, ja näin osoitteen kehittäminen ennakolta; ja 25 kehitetään ohjaussignaali (NCA), mikäli havaitaan suoritettavan käsky, joka viittaa osoitteeseen määrätyn alueen ulkopuolella, menetelmän ollessa tunnettu siitä, että: vasteena ohjaussignaalille (NCA) seuraava osoite 30 -signaalinen kehittäminen on estetty. 24 95175
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19889488 | 1988-05-26 | ||
| US07/198,894 US5125084A (en) | 1988-05-26 | 1988-05-26 | Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| FI891787A0 FI891787A0 (fi) | 1989-04-14 |
| FI891787A FI891787A (fi) | 1989-11-27 |
| FI95175B true FI95175B (fi) | 1995-09-15 |
| FI95175C FI95175C (fi) | 1995-12-27 |
Family
ID=22735315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI891787A FI95175C (fi) | 1988-05-26 | 1989-04-14 | Välimuistillinen mikrotietokonejärjestelmä |
Country Status (25)
| Country | Link |
|---|---|
| US (1) | US5125084A (fi) |
| EP (1) | EP0343988B1 (fi) |
| JP (1) | JPH0623960B2 (fi) |
| KR (1) | KR930002321B1 (fi) |
| CN (1) | CN1009589B (fi) |
| AR (1) | AR242671A1 (fi) |
| AT (1) | ATE112869T1 (fi) |
| AU (1) | AU615055B2 (fi) |
| BE (1) | BE1002768A4 (fi) |
| BR (1) | BR8902393A (fi) |
| CA (1) | CA1313274C (fi) |
| DE (2) | DE3914265A1 (fi) |
| DK (1) | DK169492B1 (fi) |
| ES (1) | ES2063818T3 (fi) |
| FI (1) | FI95175C (fi) |
| FR (1) | FR2632090A1 (fi) |
| GB (2) | GB8904921D0 (fi) |
| HK (1) | HK11492A (fi) |
| IT (1) | IT1230207B (fi) |
| MX (1) | MX173139B (fi) |
| MY (1) | MY104738A (fi) |
| NL (1) | NL8901326A (fi) |
| NO (1) | NO174788B (fi) |
| SE (1) | SE8901307L (fi) |
| SG (1) | SG110691G (fi) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504206B2 (ja) * | 1989-07-27 | 1996-06-05 | 三菱電機株式会社 | バスコントロ―ラ |
| CA2023998A1 (en) * | 1989-11-13 | 1991-05-14 | Thomas F. Lewis | Apparatus and method for guaranteeing strobe separation timing |
| US5517626A (en) * | 1990-05-07 | 1996-05-14 | S3, Incorporated | Open high speed bus for microcomputer system |
| JP3215105B2 (ja) * | 1990-08-24 | 2001-10-02 | 富士通株式会社 | メモリアクセス装置 |
| GB9018992D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Internal bus for work station interfacing means |
| US5274763A (en) * | 1990-12-28 | 1993-12-28 | Apple Computer, Inc. | Data path apparatus for IO adapter |
| CA2060820C (en) * | 1991-04-11 | 1998-09-15 | Mick R. Jacobs | Direct memory access for data transfer within an i/o device |
| GB2256296B (en) * | 1991-05-31 | 1995-01-18 | Integrated Device Tech | Multiplexed status and diagnostic pins in a microprocessor with on-chip caches |
| US5228134A (en) * | 1991-06-04 | 1993-07-13 | Intel Corporation | Cache memory integrated circuit for use with a synchronous central processor bus and an asynchronous memory bus |
| US5293603A (en) * | 1991-06-04 | 1994-03-08 | Intel Corporation | Cache subsystem for microprocessor based computer system with synchronous and asynchronous data path |
| US5630163A (en) * | 1991-08-09 | 1997-05-13 | Vadem Corporation | Computer having a single bus supporting multiple bus architectures operating with different bus parameters |
| JP2599539B2 (ja) * | 1991-10-15 | 1997-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
| JP2836321B2 (ja) * | 1991-11-05 | 1998-12-14 | 三菱電機株式会社 | データ処理装置 |
| US5317712A (en) * | 1991-12-19 | 1994-05-31 | Intel Corporation | Method and apparatus for testing and configuring the width of portions of a memory |
| JPH07504773A (ja) * | 1992-03-18 | 1995-05-25 | セイコーエプソン株式会社 | マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法 |
| US5307475A (en) * | 1992-06-29 | 1994-04-26 | The United States Of America As Represented By The Secretary Of The Navy | Slave controller utilizing eight least/most significant bits for accessing sixteen bit data words |
| US5313593A (en) * | 1992-09-17 | 1994-05-17 | International Business Machines Corp. | Personal computer system with bus noise rejection |
| JPH0827773B2 (ja) * | 1992-10-23 | 1996-03-21 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ経路を使用可能にする方法、装置およびデータ処理システム |
| JP3369227B2 (ja) * | 1992-11-09 | 2003-01-20 | 株式会社東芝 | プロセッサ |
| JP3904244B2 (ja) | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| JPH07210537A (ja) * | 1993-12-10 | 1995-08-11 | Advanced Micro Devicds Inc | コンピュータシステム |
| US5835960A (en) * | 1994-01-07 | 1998-11-10 | Cirrus Logic, Inc. | Apparatus and method for interfacing a peripheral device having a ROM BIOS to a PCI bus |
| US5548733A (en) * | 1994-03-01 | 1996-08-20 | Intel Corporation | Method and apparatus for dynamically controlling the current maximum depth of a pipe lined computer bus system |
| US5784579A (en) * | 1994-03-01 | 1998-07-21 | Intel Corporation | Method and apparatus for dynamically controlling bus access from a bus agent based on bus pipeline depth |
| US5842041A (en) * | 1994-05-20 | 1998-11-24 | Advanced Micro Devices, Inc. | Computer system employing a control signal indicative of whether address is within address space of devices on processor local bus |
| JP3153078B2 (ja) * | 1994-09-09 | 2001-04-03 | 日本電気株式会社 | データ処理装置 |
| JP2630271B2 (ja) * | 1994-09-14 | 1997-07-16 | 日本電気株式会社 | 情報処理装置 |
| US5890216A (en) * | 1995-04-21 | 1999-03-30 | International Business Machines Corporation | Apparatus and method for decreasing the access time to non-cacheable address space in a computer system |
| US5758188A (en) * | 1995-11-21 | 1998-05-26 | Quantum Corporation | Synchronous DMA burst transfer protocol having the peripheral device toggle the strobe signal such that data is latched using both edges of the strobe signal |
| US6504854B1 (en) | 1998-04-10 | 2003-01-07 | International Business Machines Corporation | Multiple frequency communications |
| US6725348B1 (en) * | 1999-10-13 | 2004-04-20 | International Business Machines Corporation | Data storage device and method for reducing write misses by completing transfer to a dual-port cache before initiating a disk write of the data from the cache |
| JP3857661B2 (ja) * | 2003-03-13 | 2006-12-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 情報処理装置、プログラム、及び記録媒体 |
| US7366864B2 (en) * | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
| US8825962B1 (en) | 2010-04-20 | 2014-09-02 | Facebook, Inc. | Push-based cache invalidation notification |
| CN113514408B (zh) * | 2021-06-28 | 2024-06-11 | 杭州谱育科技发展有限公司 | 具有校正功能的臭氧检测装置及方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016541A (en) * | 1972-10-10 | 1977-04-05 | Digital Equipment Corporation | Memory unit for connection to central processor unit and interconnecting bus |
| US4314334A (en) * | 1977-08-30 | 1982-02-02 | Xerox Corporation | Serial data communication system having simplex/duplex interface |
| US4257095A (en) * | 1978-06-30 | 1981-03-17 | Intel Corporation | System bus arbitration, circuitry and methodology |
| US4315308A (en) * | 1978-12-21 | 1982-02-09 | Intel Corporation | Interface between a microprocessor chip and peripheral subsystems |
| US4480307A (en) * | 1982-01-04 | 1984-10-30 | Intel Corporation | Interface for use between a memory and components of a module switching apparatus |
| US4503534A (en) * | 1982-06-30 | 1985-03-05 | Intel Corporation | Apparatus for redundant operation of modules in a multiprocessing system |
| US4649476A (en) * | 1983-10-31 | 1987-03-10 | Motorola, Inc. | Microcomputer having an internal address mapper |
| JPS6240555A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | プリフエツチ制御方式 |
| US4853846A (en) * | 1986-07-29 | 1989-08-01 | Intel Corporation | Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors |
| GB2200483B (en) * | 1987-01-22 | 1991-10-16 | Nat Semiconductor Corp | Memory referencing in a high performance microprocessor |
| US4933845A (en) * | 1987-09-04 | 1990-06-12 | Digital Equipment Corporation | Reconfigurable bus |
| CA1315011C (en) * | 1987-09-28 | 1993-03-23 | Paul R. Culley | System for fast selection of non-cacheable address ranges using programmed array logic |
| CA1314104C (en) * | 1987-09-28 | 1993-03-02 | Paul R. Culley | Executing code from slow rom on high speed computer compatible with slower speed computers |
-
1988
- 1988-05-26 US US07/198,894 patent/US5125084A/en not_active Expired - Fee Related
-
1989
- 1989-03-03 GB GB898904921A patent/GB8904921D0/en active Pending
- 1989-04-11 FR FR8905078A patent/FR2632090A1/fr active Pending
- 1989-04-11 SE SE8901307A patent/SE8901307L/xx not_active Application Discontinuation
- 1989-04-14 FI FI891787A patent/FI95175C/fi not_active IP Right Cessation
- 1989-04-18 NO NO891584A patent/NO174788B/no unknown
- 1989-04-19 DK DK189489A patent/DK169492B1/da not_active IP Right Cessation
- 1989-04-20 BE BE8900437A patent/BE1002768A4/fr not_active IP Right Cessation
- 1989-04-25 CN CN89102628A patent/CN1009589B/zh not_active Expired
- 1989-04-26 MY MYPI89000547A patent/MY104738A/en unknown
- 1989-04-26 CA CA000597893A patent/CA1313274C/en not_active Expired - Fee Related
- 1989-04-26 KR KR1019890005470A patent/KR930002321B1/ko not_active IP Right Cessation
- 1989-04-29 DE DE3914265A patent/DE3914265A1/de active Granted
- 1989-05-05 AU AU34099/89A patent/AU615055B2/en not_active Ceased
- 1989-05-12 JP JP1117620A patent/JPH0623960B2/ja not_active Expired - Lifetime
- 1989-05-22 MX MX016142A patent/MX173139B/es unknown
- 1989-05-24 BR BR898902393A patent/BR8902393A/pt not_active Application Discontinuation
- 1989-05-25 IT IT8920648A patent/IT1230207B/it active
- 1989-05-25 DE DE68918754T patent/DE68918754T2/de not_active Expired - Fee Related
- 1989-05-25 ES ES89305306T patent/ES2063818T3/es not_active Expired - Lifetime
- 1989-05-25 EP EP89305306A patent/EP0343988B1/en not_active Expired - Lifetime
- 1989-05-25 AT AT89305306T patent/ATE112869T1/de not_active IP Right Cessation
- 1989-05-25 GB GB8912018A patent/GB2219110B/en not_active Expired - Fee Related
- 1989-05-26 NL NL8901326A patent/NL8901326A/nl not_active Application Discontinuation
- 1989-05-26 AR AR89314004A patent/AR242671A1/es active
-
1991
- 1991-12-31 SG SG1106/91A patent/SG110691G/en unknown
-
1992
- 1992-02-13 HK HK114/92A patent/HK11492A/xx unknown
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI95175B (fi) | Välimuistillinen mikrotietokonejärjestelmä | |
| US5293500A (en) | Parallel processing method and apparatus | |
| JP3587257B2 (ja) | 命令実行監視システム | |
| US5918072A (en) | System for controlling variable length PCI burst data using a dummy final data phase and adjusting the burst length during transaction | |
| EP0679993B1 (en) | A computer apparatus having special instructions to force ordered load and store operations | |
| EP0405495B1 (en) | Instruction unit logic management apparatus included in a pipelined processing unit and method therefor | |
| JPS6053899B2 (ja) | デ−タ処理システム | |
| JPH03177924A (ja) | 複数のマイクロプログラム制御式処理装置を備えるプロセッサ | |
| US5555384A (en) | Rescheduling conflicting issued instructions by delaying one conflicting instruction into the same pipeline stage as a third non-conflicting instruction | |
| US5640518A (en) | Addition of pre-last transfer acknowledge signal to bus interface to eliminate data bus turnaround on consecutive read and write tenures and to allow burst transfers of unknown length | |
| FI96244C (fi) | Tietojenkäsittelyjärjestelmä | |
| US6085261A (en) | Method and apparatus for burst protocol in a data processing system | |
| KR940011594B1 (ko) | 공유 제어 기억부를 가진 멀티프로세서 제어기 및 그 동기화 방법 | |
| US5848256A (en) | Method and apparatus for address disambiguation using address component identifiers | |
| EP0290256A2 (en) | Data transfer controlling apparatus for direct memory access | |
| EP0253970A2 (en) | Multi-channel shared resource processor | |
| EP0292188B1 (en) | Cache system | |
| US4803615A (en) | Microcode control of a parallel architecture microprocessor | |
| JPS59112479A (ja) | キヤツシユメモリの高速アクセス方式 | |
| JPH09305533A (ja) | マイクロプロセッサとその命令実行制御方法、パイプライン制御方法、及びｄｍａ転送方法 | |
| JPH10326266A (ja) | マイクロコンピュータ | |
| JPH02138625A (ja) | データ処理装置 | |
| JPH03144841A (ja) | データ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BB | Publication of examined application | ||
| MM | Patent lapsed | ||
| MM | Patent lapsed |
Owner name: INTERNATIONAL BUSINESS MACHINES CORPORATION |