JPH02138625A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明は、パイプライン処理を行うデータ処理装置に
係り、特にメモリ間接アドレッシング。

レジスタ間接アドレッシングをアドレス計算ステージで
行うデータ第理装置に関するものである。

（従来の技術〕 データ処理装置の処理速度を上げるための方法として、
パイプライン処理方式がある。

パイプライン処理方式は、命令処理を分割しデータ処理
装置中で複数の命令を同時に実行することでスルーブツ
トを上げ１命令の見かけ上の実行速度を上げるものであ
る。例えば、１命令が命令デコード、オペランドアドレ
ス計算、オペランドフェッチ、演算実行の４ステージの
パイプラインで実行されるように構成したデータ処理装
置では、最大４つの命令がそれぞれの処理ステージで同
時に実行される。それに対し、１命令ずつ処理を行うデ
ータ処理装置では、命令デコード、オペランドアドレス
計算、オペランドフェッチ、演算実行のすべての処理を
終えねば次の命令処理に進めない。そのためこの場合、
パイプライン処理を行うデータ処理装置は見かけ上４倍
の命令処理速度を持つことができる。

データ処理装置の処理速度を上げるためには、パイプラ
イン処理効率を高めることが必要である。パイプライン
処理の効率を高めるには、パイプラインの各ステージ負
荷が均等であることと、各ステージが同数のクロックサ
イクルでデータを処理し、次々とパイプライン処理が進
行することが必要である。

パイプライン中の連続したデータ処理の進行を乱す要因
には、ジャンプ命令２例外１割込み、パイプライン中の
命令どうしのコンフリクト等がある。ここで、パイプラ
イン中のコンフリクトの主なものの１つは、演算実行ス
テージが書込む汎用レジスタあるいはメモリをオペラン
ドアドレス計算ステージがその書込み前に参照すること
である。

プログラム通りに命令が正しく実行されるためには、演
算実行ステージが汎用レジスタあるいはメモリ書込みを
終えた後で、オペランドアドレス計算ステージがその汎
用レジスタあるいはメモリを参照しなければならない。

第４図は従来のパイプライン制御機構を説明する回路ブ
ロック図であり、４１は命令デコーダで、命令を解読し
て、レジスタ書込み予約信号をレジスタ書込み処理用の
ＳＲフリップフロップ４２のセット入力に出力し、メモ
リ書込み予約信号をメモリ書込み処理用のＳＲフリップ
フロップ４３のセット入力に出力する。ＳＲフリップフ
ロップ４２．メモリ書込み処理用のＳＲフリップフロッ
プ４３はそれぞれ演算処理部４４からのリセット信号に
よりリセットされる。

第５図はパイプライン処理推移を説明する状態図であり
、５１は命令デコードステージを示し、５２はアドレス
計算ステージを示し、５３はオペランドフェッチステー
ジを示し、５４は演算実行ステージを示し、Ｔ１〜Ｔ８
は処理サイクルを示し、■１〜Ｉ３はパイプラインを流
れる命令を示す。

次に第４図を参照しながら従来のレジスタあるいはメモ
リへの書込みに伴うパイプライン制御方式を説明する。

命令デコーダ４１は入力された命令が演算処理部４４に
おいてレジスタあるいはメモリにデータを書き込むかど
うかを調べる。次いで、メモリに書き込む場合には、メ
モリ書込み予約信号をＳＲフリップフロップ４３に送出
し「１」にセットする。ＳＲフリップフロップ４３の値
は、「ＩＪをセットした命令が演算処理部４４において
、処理を終了したときに、「０」にリセットされ、その
後再び命令処理が開始される。

メモリ書き込みと同様に、レジスタ書き込みもレジスタ
書込み予約信号がＳＲフリップフロップ４２をセットし
、演算処理部４４で処理が終了した時リセットされる。

このような、パイプライン制御によるステージ遅延を第
５図を参照しながら説明する。

例えば命令１１がメモリ書き込み予約をすると、命令Ｉ
２は処理サイクルＴ３で処理が停止し、処理サイクルＴ
４で命令１１がメモリにデータを書き込むまでデコード
処理を実行できない。

処理サイクルＴ４で停止信号がリセットされ、処理サイ
クルＴ５で命令工２は再び処理を開始する。結果として
、命令Ｉ２には２サイクルの遅延が生じる。レジスタ書
き込み予約の場合も同様の遅延が生ずる。

このため、上記のようなレジスタコンフリクトに伴うこ
の問題点を、例えば特願昭６２−１４４３９４号等に示
されるように改善する提案が既になされている。

〔発明が解決しようとする課題〕

ところが、従来の方法では、前の命令がメモリに値を書
き込む場合、その後ろの命令が前の命令のメモリ書き込
みを終了するまで、オペランドアドレス計算処理を停止
し、パイプラインの処理速度の著しい低下を招くという
問題点があフた。

この発明は、上記の問題点を解決するためになされたも
ので、命令のメモリ書き込み状態を調べてメモリ書込み
予約情報を各ステージに順次転送することにより、先行
命令のメモリ書き込みに伴う後続命令の才へランドアド
レス計算処理に起因する処理停止顕度を大幅に減少させ
て、効率よくパイプライン処理を実行できるデータ処理
装置を得ることを目的とする。

〔課題を解決するための手段） この発明に係るデータ処理装置は、オペランドのアドレ
ス計算を行う第１のパイプラインステージと演算結果の
オペランドの書き込みを行う第２のパイプラインステー
ジとを含むパイプライン処理機構と、メモリ空間への演
算結果のオペランド書き込みを行う第１の命令に関する
処理を第１のパイプラインステージで実行する際に、メ
モリ空間にオペランドを書き込む旨を予約するオペラン
ド書込み予約手段と、このオペランド書込み予約手段の
出力を保持する１つまたは複数の子約ラッチ手段と、第
１の命令に関する処理を第２のパイプラインステージで
処理する際に、１つまたは複数の子約ラッチ手段の内容
をクリアする予約ラッチクリア手段と、第１のパイプラ
インステージでオペランドのアドレス計算のためにメモ
リ空間をアクセスする第２の命令に関する処理を実行す
る際に、予約ラッチの内容に基づいて第１のパイプライ
ンステージでのオペランドのアドレス計算を抑止するオ
ペランドアドレス計算抑止手段とから構成したものであ
る。

また、入力データ信号と入力イネーブル信号とクリア信
号と出力信号をもつ１ビットのレジスタ回路である第１
のフラグ情報保持部と、入力データ信号と入力イネーブ
ル信号とクリア信号と出力信号を持つ１ビットのレジス
タ回路である第２のフラグ情報保持部と、第３のパイプ
ラインステージと第４のパイプラインステージに対応し
て第１のフラグ情報保持部と第２のフラグ情報保持部を
直列接続したフラグ情報保持手段と、第１のフラグ情報
保持部および第２のフラグ情報保持部の各出力の論理和
をとりながらフラグ情報保持手段におけるフラグ情報保
持状態を検出するフラグ情報保持状態検出手段と、第３
のパイプラインステージで第１の命令を処理するとき第
１のフラグ情報保持部をセットし、第１の命令の処理が
第３のパイブラインステージでの処理から第４のパイプ
ラインステージでの処理に移るとき、第１のフラグ情報
保持部の内容を上記第２のフラグ情報保持部に転送し、
かつ上記第１のフラグ情報保持部をクリアすることによ
り、フラグ情報保持手段内で順次情報を移動し、フラグ
情報保持状態検出手段の出力に従い、オペランドのアド
レス計算のためにメモリ空間をアクセスする第２の命令
に関する処理を制御するパイプライン制御手段とを設け
たものである。

（イ乍用） この発明においては、メモリ空間に演算結果のオペラン
ド書き込みを行う第１の命令、例えばメモリ書込み命令
に関する処理を第１のパイプラインステージで行うとき
、メモリ空間にオペランドを書き込むことをオペランド
書込み予約手段に予約し、第１の命令に関する処理を第
２のパイプラインステージで行うとき、予約ラッチクリ
ア手段により予約ラッチ手段の内容をクリアし、オペラ
ンドのアドレス計算のためにメモリ空間をアクセスする
第２の命令、例えばアドレス計算でメモリアクセスする
命令に関する処理を第１のパイプラインステージで行う
とき、オペランドアドレス計算抑止機構により、オペラ
ンドのアドレス計算を遅延して実行する。

また、パイプライン制御手段が第３のパイプラインステ
ージで第１の命令、例えばメモリ書込みを行う命令とそ
の他の命令を処理するとき第１のフラグ情報保持部をセ
ットし、第１の命令の処理が第３のパイプラインステー
ジでの処理から第４のパイプラインステージでの処理に
移るとき、第１のフラグ情報保持部の内容を第２のフラ
グ情報保持部に転送し、かつ第１のフラグ情報保持部を
クリアすることにより、フラグ情報保持手段内で順次情
報を移動させる。また、パイプライン制御手段は、フラ
グ情報保持状態検出手段の出力に従い第２の命令、例え
ばアドレス計算でメモリアクセスする命令に関する処理
実行を制御する。

〔実施例〕

第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図であり、例えば５段のパイプラ
イン構成となっている場合を示しである。

この図において、１は命令フェッチステージ（ＩＦステ
ージ）で、命令のプリフェッチ処理を行う。２はデコー
ドステージ（Ｄステージ）で、命令のデコードを行う。

３は第１のパイプラインステージとなるオペランドアド
レス計算ステージ（Ａステージ）で、オペランドのアド
レス計算を行う。４は第３のパイプラインステージとな
るオペランドフェッチステージ（Ｆステージ）で、マイ
クロＲＯＭアクセスとオペランドのフェッチを行う。５
は第２または第４のパイプラインステージとなる実行ス
テージ（Ｅステージ）で、命令の実行を行う。

ＩＦステージ１はＤステージ２に命令コードを渡し、Ｄ
ステージ２からＡステージ３には演算に関する情報とオ
ペランドのアドレス計算に関する情報が渡され、Ａステ
ージ３からＦステージ４にはマイクロプログラムルーチ
ンのエントリ番地。

マイクロプログラムへのパラメータ情報とオペランドの
アドレス、アクセス方法に関する情報が渡され、Ｆステ
ージ４からＥステージ５には演算制御情報とオペランド
やオペランドアドレスに関する情報が渡される。

６は命令デコーダで、ＩＦステージ１から出力される命
令を演算に関する情報とオペランドアドレス計算に関す
る情報にデコードする。７は命令デコーダ、８はデコー
ダで、命令デコーダ７は演算に関する情報をさらにデコ
ードして、Ｅステージ５でレジスタあるいはメモリ書込
みを行うかどうかを判断してデコード結果をレジスタ書
込み予約回路９あるいはメモリ書込み予約回路１０に予
約する。デコーダ８はオペランドに関する情報をさらに
デコードして、そのデコード結果をレジスタ書込み予約
回路９に出力する。

１１はレジスタ書込み予約フラグ回路（Ｆステージ４に
設ける）で、レジスタ書込み予約回路９に予約され、パ
イプライン制御回路１５から出力される制御信号（詳細
は後述する）に基づいてしジスタ書込み予約回路９から
転送されるレジスタ書込み予約情報を保持する。

１２はメモリ書込み予約フラグ回路（Ｆステージ４に設
ける）で、メモリ書込み予約回路１０に予約され、パイ
プライン制御回路１５から出力される制御信号（詳細は
後述する）に基づいてメモリ書込み予約回路１０から転
送されるメモリ書込み予約情報を保持する。

１３はレジスタ書込み予約フラグ回路（Ｅステージ５に
設ける）で、レジスタ書込み予約フラグ回路１１に保持
され、パイプライン制御回路１５から出力される制御信
号（詳細は後述する）に基づいてレジスタ書込み予約フ
ラグ回路１１から転送されるレジスタ書込み予約情報を
保持する。

１４はメモリ書込み予約フラグ回路（Ｅステージ５に設
ける）で、メモリ書込み予約フラグ回路１２に保持され
、パイプライン制御回路１５から出力される制御信号（
詳細は後述する）に基づいてメモリ書込み予約フラグ回
路１２から転送されるレジスタ書込み予約情報を保持す
る。

なお、メモリ空間に演算結果のオペランド書き込みを行
う第１の命令に関する処理を第１のパイプラインステー
ジ（Ａステージ３）で行うとき、メモリ空間にオペラン
ドを書き込むことをオペランド書込み予約手段（メモリ
書込み予約回路１０）に予約し、第１の命令に関する処
理を第２のパイプラインステージ（Ｅステージ５）で完
了のとき、予約ラッチクリア手段（パイプライン制御回
路１５が兼ねる）により予約ラッチ手段（メモリ書込み
予約フラグ回路１４）の内容をクリアし、オペランドの
アドレス計算のためにメモリ空間をアクセスする第２の
命令に関する処理を第１のパイプラインステージで行う
とき、オペランドアドレス計算抑止機構（パイプライン
制御回路１５が兼ねる）により、オペランドのアドレス
計算を遅延して実行する。

以下、パイプライン中の命令どうしのコンフリクトに伴
うパイプライン制御動作について説明する。

データ処理装置中で処理される命令は、ＩＦステージ１
よりＤステージ２に渡され、命令デコーダ６でデコード
され演算に関する情報とオペランドアドレス計算に関す
る情報がＡステージ３に渡される。Ａステージ３ではオ
ペランドアドレス計算に関する情報によりオペランドア
ドレス計算をするとともに、演算に関する情報を命令デ
コーダ７でさらにデコードしＥステージ５でレジスタあ
るいはメモリに書込みするかどうかを判断する。

書込みに関するデコード結果は、レジスタ書込み予約回
路９．メモリ書込み予約回路１０にセットされる。レジ
スタ書込み予約回路９は、レジスタの数だけ予約回路を
持ち、命令デコーダ７の出力とレジスタ指定のためのデ
コーダ８の出力により予約される。メモリ書込み予約フ
ラグはアドレスに関係なく１つだけであり命令デコーダ
７の出力により予約される。

１命令が複数のオペランドを有する場合、１命令は複数
の処理単位に分けてデコードされ、書込み予約情報は繰
り返し行われる書込み予約により蓄積される。

このような、１命令が複数の処理単位に分けて処理され
ることは、特願昭６１−２３６４５６号等に詳しく述べ
られである。

１命令のＡステージ処理が終了すると、書込み予約情報
はＦステージ４に転送され、レジスタ書込み予約フラグ
回路１１あるいはメモリ書込み予約フラグ回路１２に保
持される。命令のＦステージ処理終了とともにＥステー
ジ５への書込み予約情報の転送が行われる。書込み予約
情報は、書込み予約した命令が処理されているステージ
のフラグ回路が保持しており、書込み予約情報を転送し
たフラグ回路は保持していた書込み予約情報をクリアす
る。Ｅステージ５で書込み予約した命令の処理が終了し
た時点で、レジスタ書込み予約フラグ回路１３あるいは
メモリ書込み予約フラグ回路１４がクリアされる。オペ
ランドアドレス計算でメモリ間接アドレッシングのため
にメモリを参照する命令は、Ａステージ３でメモリ書込
み予約フラグ回路１２．１４の少なくとも１つがセット
されていれば処理を停止し、メモリ書込み予約フラグ回
路１２．１４がすべてリセットされるまで待つ。

同様に、Ａステージ３でオペランドのアドレス計算でレ
ジスタ参照する命令は、参照するレジスタに対応するレ
ジスタ書込み予約フラグ回路１１．１３が１つでもセッ
トされていれば処理を停止し、そのレジスタ書込み予約
フラグ回路１１．１３がすべてリセットされるのを待つ
。

この制御方式では、Ａステージ３で書込み予約を行うの
で、オペランドアドレス計算に使用するレジスタやメモ
リのオペランド書込み予約が先に行われ、自分自身でコ
ンフリクトを起こすことはない。これらの書込み予約情
報の転送は、すべて総括的にパイプライン制御回路１５
（詳細は後述する）が制御する。

次に第２図および第３図を参照しながら第１図に示した
データ処理装置における書込み予約情報転送処理につい
てさらに説明する。

第２図は、第１図に示した書込み予約情報転送回路の一
例を説明する構成図であり、２１はメモリ書込み予約ラ
ッチで、アンドゲート２１ａ、２１ｂ、ノアゲー）−２
１ｃ、インバータ２１ｄ等から構成され、アンドゲート
２１ａには非重複２相クロツクφ２および命令デコーダ
７からのメモリ書込み予約信号２２が入力され、Ｆステ
ージ４のＲレジスタ２３に出力される。Ｒレジスタ２３
はマスタスレーブ構成となっており、トランスミッショ
ンゲート２３ａ、２３ｂ、インバータ２３ｃ、ノアゲー
ト２３ｄ等よりなり、後段のＥステージ５のＥＩレジス
タ２４に書込み予約情報を転送する。２５はＥレジスタ
で、ＥＩレジスタ２４を介して書込み予約情報を受は取
る。２６はオアゲートで、Ｒレジスタ２３のスレーブお
よびマスク側のノアゲート２３ｄの出力、ＥＩレジスタ
２４の出力、Ｅレジスタ２５の出力等のオア（論理和）
をとり（メモリ書込み予約フラグの設定状態を検出する
処理）Ａステージ３のアンドゲート２７に書込み予約信
号を出力する。なお、アンドゲート２７の一方には、メ
モリ間接参照信号２８が入力され、上記書込み予約信号
とのアンド出力がメモリコンフリクト信号２９として出
力され、このメモリコンフリクト信号２９が「１」の間
は、Ａステージ３におけるオペランドアドレス計算が停
止する。このように、各ステージに１ビットの書込み予
約情報転送ラインを設け、命令デコーダ７、デコーダ８
より出力されるメモリまたはレジスタの書込み予約情報
を順次後段のステージに遷移転送し、Ｅステージ５に書
込み予約情報を通知する。そして、各ステージに対する
書込み予約情報状態をオア論理で検出させ、命令に対す
る書込み予約情報がいずれかのステージに対して転送中
および転送後、Ｅステージ５によるメモリまたはレジス
タ書込みが完了するまで、Ａステージ３におけるオペラ
ンドアドレス計算開始を遅延制御させる。

なお、Ａステージ３のメモリ書込み予約ラッチ２１はパ
イプライン制御回路１５から出力されるＡステージ終了
イ言号３０によりリセットされるとともに、Ｒレジスタ
書込み信号３１によりラッチされた書込み予約信号がＦ
ステージ４に転送される。

また、Ｆステージ４のＲレジスタ２３は、マスク側に転
送された書込み予約信号をパイプライン制御回路１５か
ら出力されるＲレジスタ読出し信号３６によりスレーブ
側に書込み予約信号を転送し、Ｒレジスタクリア信号３
２によりクリアされる。

さらに、Ｅステージ５のＥＩレジスタ２４はパイプライ
ン制御回路１５から出力されるＥＩレジスタ書込み信号
３３によりＲレジスタ２３から書込み予約信号を受取り
、Ｅステージ開始信号３４によりＥＩレジスタ２４から
書込み予約信号を受取り、Ｅステージ終了信号３５によ
りクリアされる。なお、図中の■〜■は各ノード出力を
示す。

第３図は、第２図に示した各信号の送出タイミングを説
明するタイミングチャートである。

メモリ書込み予約信号２２は、命令デコーダ７から出力
され、メモリ書込み予約ラッチ２１をセットする。１つ
の命令が複数オペランドについてのメモリ書込みを行う
ときは、その回数だけメモリ書込み予約信号２２がメモ
リ書込み予約ラッチ２１をセットする。最終的に１命令
のアドレス計算処理が終ったところで、Ａステージ終了
信号３０とＲレジスタ書込み信号３１によりメモリ書込
み予約情報はＦステージ４に送出され、メモリ書込み予
約ラッチ２１はリセットされる。そして、書込み予約情
報がＦステージ４に転送されると、Ｆステージ４のメモ
リ書込み予約フラグであるＲレジスタ２３はマスタスレ
ーブ構成となっており、次命令のメモリ書込み予約情報
の取り入れと、Ｅステージ５へのメモリ書込み予約情報
の転送を同時に行う。Ｒレジスタ読出し信号３６により
スレーブへメモリ書込み情報が転送され、Ｒレジスタ２
３のマスクは次の命令のメモリ書込み予約情報の入力が
ない場合にはクリアされる。

Ｆステージ４で命令の処理が終了すると、メモリ書込み
予約情報は、ＥＩレジスタ２４に対するＥＩレジスタ書
込み信号３３によりＥステージ５へ転送され、Ｒレジス
タ２３のスレーブ側がＲレジスタ２３のマスク側からの
入力情報にオーバーライドされる。

ＥＩレジスタ２４が、Ｆステージ４よりメモリ書込み予
約情報を受は取ると、入力レジスタであるＥＩレジスタ
２４から入力されたメモリ書込み予約情報は、Ｅステー
ジ開始信号３４によりＥレジスタ２５に転送され、次命
令の予約情報入力がなければＥＩレジスタ２４はクリア
される。Ｅレジスタ２５に入力されたメモリ書込み予約
情報は、Ｅステージ処理は終了時に、Ｅステージ終了信
号３５によりクリアされる。

このようにメモリ書込み予約情報は、パイプラインを転
送される命令と同期してパイプライン中を転送され、Ｅ
ステージ５でメモリ書込みが行われ命令が終了するとク
リアされる。

なお、パイプライン制御手段となるパイプライン制御回
路１５が第３のパイプラインステージとなるＦステージ
４で第１の命令を処理するとき第１のフラグ情報保持部
（メモリ書込み予約フラグ回路１２）をセットし、第１
の命令の処理が第３のパイプラインステージでの処理か
ら第４のパイプラインステージ（Ｅステージ５）での処
理に移るとき、メモリ書込み予約フラグ回路１２の内容
を第２のフラグ情報保持部（メモリ書き込み予約フラグ
回路１４）に転送し、かつメモリ書き込み予約フラグ回
路１２をクリアすることにより、フラグ情報保持手段内
で順次情報を移動させる。また、パイプライン制御回路
１５は、フラグ情報保持状態検出手段（オアゲート２６
およびアンドゲート２７等より構成される）の出力に従
い第３のパイプラインステージでの第２の命令に関する
処理実行を制御るす。

以下、第２図の動作について説明する。

各ステージのメモリ書込み予約フラグの出力はオアゲー
ト２６でオアされ、アンドゲート２７に入力する。Ａス
テージ３でメモリ参照する命令はメモリ間接参照信号２
日をｒｌ」とする。このため、パイプライン中を先行す
る命令が１つでもメモリ書込み予約がなされた場合には
、メモリコンフリクト信号２９が「１」となり、Ａステ
ージ３は処理を停止する。そして、メモリ書込み予約し
た命令がすべてＥステージ５で処理されてメモリコンフ
リクト信号２９が「０」になると、Ａステージ３は処理
を再開する。

なお、上記実施例では、メモリ書込み予約情報の転送に
ついて説明したが、レジスタ予約情報でも同様のハード
ウェアにより転送させることが可能である。特に、レジ
スタ予約情報は、レジスタの数だけあり、レジスタ予約
とレジスタコンフリクト信号の発生は、レジスタ毎に独
立して行われる。Ａステージ３でレジスタを参照する命
令はレジスタ間接参照信号２日を「１ノとし、パイプラ
イン中を先行する命令が１つでも対応するレジスタを書
込み予約していれば、レジスタコンフリクト信号が「１
」となり、Ａステージ３は処理を停止する。そして、レ
ジスタ書込み予約した命令がすべてＥステージ５で処理
され、レジスタコンフリクト信号が「０」となると、Ａ
ステージ３は処理を再開する。

なお、ジャンプ命令や割込みをＥステージ５が実行する
場合には、ジャンプが起こると、パイプライン中の命令
はキャンセルされ、ＩＦステージ１が新たにジャンプ先
の命令取り込みを開始する。このとき、パイプライン中
の命令と同様にレジスタ書込み予約情報、メモリ書込み
予約情報もクリアされる。レジスタ書込み予約フラグ、
メモリ書込み予約フラグにはリセット入力があり、Ｅス
テージ５でジャンプが起こると、クリアされる。

このとき、メモリ書込み予約ラッチ２１は、Ａステージ
終了信号３０により、Ｒレジスタ２３は、Ｒレジスタ読
出し信号３６とＲレジスタクリア信号３２により、ＥＩ
レジスタ２４はＥステージ開始信号３４により、Ｅレジ
スタ２５はＥステージ終了信号３５によりそれぞれクリ
アされる。

また、上記実施例においては、メモリ空間全体について
１系統のメモリ書込み予約とコンフリクトチエツクを行
う場合について説明したが、メモリのアドレスにより複
数の空間に分けてその空間毎に書込み予約とコンフリク
トチエツクを行うようにしてもよい。

さらに、上記実施例では、メモリ書き込みを行う命令が
書き込み予約を行いコンフリクトチエツクを行う構成で
あるが、パイプライン中に命令が存在するかしないかに
よりコンフリクトチエツクを行う構成にしてもよい。そ
の場合、パイプラインステージに対応したフラグ情報保
持回路が、そのステージの命令存在情報を持つようにす
る。パイプラインステージに命令があればフラグは１と
なり、命令が存在しなければフラグは「０」である。パ
イプライン中を命令が転送されて行くとそれに対応して
、命令の存在を示すフラグがフラグ情報保持回路中を転
送されて行く。フラグ情報保持回路は、そのステージの
処理が終ると命令存在を示すフラグを次段のパイプライ
ンステージに送り出しフラグ情報をクリアする。オペラ
ンドのアドレス計算を行うステージより後段のステージ
のフラグ情報保持回路出力すべての論理和をとり、アド
レス計算ステージより後段のステージに命令があるかな
いか検出する。１つでも後段のステージに命令があれば
論理和信号は「１」となり、後段のステージの命令がす
べて無くなれば論理和信号は「Ｏ」となる。アドレス計
算ステージで処理される命令がメモリを参照するアドレ
ス計算を行う場合、フラグ情報保持回路出力の論理和信
号を調べ、後段のステージで命令が存在しないことを確
認してからアドレス計算を実行する。論理和信号が「「
１」であれば、後段のステージの命令がメモリ書き込み
する可能性があるのでアドレス計算の実行を停止し、後
段のステージの命令がすべて完了し論理和信号が「０」
となってからアドレス計算を実行する。このようにして
メモリコンフリクトチエツクを行うことも可能である。

（発明の効果） 以上説明したように、この発明はオペランドのアドレス
計算を行う第１のパイプラインステージと演算結果のオ
ペランドの書き込みを行う第２のパイプラインステージ
とを含むパイプライン処理機構と、メモリ空間への演算
結果のオペランド書き込みを行う第１の命令に関する処
理を第１のパイプラインステージで実行する際に、メモ
リ空間にオペランドを書き込む旨を予約するオペランド
書込み予約手段と、このオペランド書込み予約手段の出
力を保持する１つまたは複数の子約ラッチ手段と、第１
の命令に関する処理を第２のパイプラインステージで処
理する際に、１つまたは複数の子約ラッチ手段の内容を
クリアする予約ラッチクリア手段と、第１のパイプライ
ンステージでオペランドのアドレス計算のためにメモリ
空間をアクセスする第２の命令に関する処理を実行する
際に、予約ラッチの内容に基づいて第１のパイプライン
ステージでのオペランドのアドレス計算を抑止するオペ
ランドアドレス計算抑止手段とから構成したもので、オ
ペランド計算ステージでメモリ参照する命令だけがメモ
リコンフリクトによる処理待ちとなり、パイプライン処
理の乱れを大幅に減少させて、パイプライン処理効率を
高めることができる。また、パイプラインを構成する各
ステージ毎にメモリ書き込み予約フラグがあるので、パ
イプライン中に複数の命令によるメモリ書き込み予約情
報を保持させることが可能となる。

また、入力データ信号と入力イネーブル信号とクリア信
号と出力信号をもつ１ビットのレジスタ回路である第１
のフラグ情報保持部と、入力データ信号と入力イネーブ
ル信号とクリア信号と出力信号を持つ１ビットのレジス
タ回路である第２のフラグ情報保持部と、第３のパイプ
ラインステージと第４のパイプラインステージに対応し
て第１のフラグ情報保持部と第２のフラグ情報保持部を
直列接続したフラグ情報保持手段と、第１のフラグ情報
保持部および第２のフラグ情報保持部の各出力の論理和
をとりながらフラグ情報保持手段におけるフラグ情報保
持状態を検出するフラグ情報保持状態検出手段と、第３
のパイプラインステージで第１の命令を処理するとき第
１のフラグ情報保持部をセットし、第１の命令の処理が
第３のパイプラインステージでの処理から第４のパイプ
ラインステージでの処理に移るとき、第１のフラグ情報
保持部の内容を上記第２のフラグ情報保持部に転送し、
かつ上記第１のフラグ情報保持部をクリアすることによ
り、フラグ情報保持手段内で順次情報を移動し、フラグ
情報保持状態検出手段の出力に従い、オペランドのアド
レス計算のためにメモリ空間をアクセスする第２の命令
に関する処理を制御するパイプライン制御手段とを設け
たので、パイプライン中の各ステージにメモリ書込み予
約情報／レジスタ書込み予約情報を転送する際に、各ス
テージに保持されたメモリ書込み予約情報／レジスタ書
込み予約情報をクリアしながら後段ステージに転送でき
、命令実行ステージでの命令終了時点でパイプライン中
のメモリ書込み予約情報／レジスタ書込み予約情報を自
動的にオールクリアでき、パイプライン処理の効率を格
段に向上できる等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図、第２図は、第１図に示した書
込み予約情報転送回路の一例を説明する構成図、第３図
は、第２図に示した各信号の送出タイミングを説明する
タイミングチャート、第４図は従来のパイプライン制御
機構を説明する回路ブロック図、第５図はパイプライン
処理推穆を説明する状態図である。 図において、１はＩＦステージ、２はＤステージ、３は
Ａステージ、４はＦステージ、５はＥステージ、６，７
は命令デコーダ、８はデコーダ、９はレジスタ書込み予
約回路、１０はメモリ書込み予約回路、１１．１３はレ
ジスタ書込み予約フラグ回路、１２．１４はメモリ書込
み予約フラグ回路である。 なお、図中の同一符号は同一または相当部分を示す。 次処理停止 第４図 代理人　大　岩　増　雄　　　　（外２名）第５図

Claims (2)

【特許請求の範囲】
1. （１）オペランドのアドレス計算を行う第１のパイプラ
   インステージと演算結果のオペランドの書き込みを行う
   第２のパイプラインステージとを含むパイプライン処理
   機構と、メモリ空間への演算結果のオペランド書き込み
   を行う第１の命令に関する処理を前記第１のパイプライ
   ンステージで実行する際に、前記メモリ空間にオペラン
   ドを書き込む旨を予約するオペランド書込み予約手段と
   、このオペランド書込み予約手段の出力を保持する１つ
   または複数の予約ラッチ手段と、前記第１の命令に関す
   る処理を前記第２のパイプラインステージで処理する際
   に、前記１つまたは複数の予約ラッチ手段の内容をクリ
   アする予約ラッチクリア手段と、前記第１のパイプライ
   ンステージで前記オペランドのアドレス計算のためにメ
   モリ空間をアクセスする第２の命令に関する処理を実行
   する際に、前記予約ラッチ手段の内容に基づいて前記第
   １のパイプラインステージでのオペランドのアドレス計
   算を抑止するオペランドアドレス計算抑止手段とから構
   成したことを特徴とするデータ処理装置。
2. （２）第１の命令およびこの第１の命令に続くオペラン
   ドのアドレス計算のためにメモリ空間をアクセスする第
   ２の命令を順次処理する第３のパイプラインステージと
   、この第３のパイプラインステージの後段の第４のパイ
   プラインステージとを含むパイプライン処理機構を有す
   るデータ処理装置において、入力データ信号と入力イネ
   ーブル信号とクリア信号と出力信号をもつ１ビットのレ
   ジスタ回路である第１のフラグ情報保持部と、入力デー
   タ信号と入力イネーブル信号とクリア信号と出力信号を
   持つ１ビットのレジスタ回路である第２のフラグ情報保
   持部と、上記第３のパイプラインステージと上記第４の
   パイプラインステージに対応して上記第１のフラグ情報
   保持部と上記第２のフラグ情報保持部を直列接続したフ
   ラグ情報保持手段と、前記第１のフラグ情報保持部およ
   び前記第２のフラグ情報保持部の各出力の論理和をとり
   ながら前記フラグ情報保持手段におけるフラグ情報保持
   状態を検出するフラグ情報保持状態検出手段と、前記第
   ３のパイプラインステージで第１の命令を処理するとき
   前記第１のフラグ情報保持部をセットし、前記第１の命
   令の処理が前記第３のパイプラインステージでの処理か
   ら前記第４のパイプラインステージでの処理に移るとき
   、前記第１のフラグ情報保持部の内容を上記第２のフラ
   グ情報保持部に転送し、かつ上記第１のフラグ情報保持
   部をクリアすることにより、前記フラグ情報保持手段内
   で順次情報を移動し、前記フラグ情報保持状態検出手段
   の出力に従い、オペランドのアドレス計算のためにメモ
   リ空間をアクセスする第２の命令に関する処理を制御す
   るパイプライン制御手段とを設けたことを特徴とするデ
   ータ処理装置。