JPS63307535A - パイプライン制御回路 - Google Patents
パイプライン制御回路Info
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- JPS63307535A JPS63307535A JP62144394A JP14439487A JPS63307535A JP S63307535 A JPS63307535 A JP S63307535A JP 62144394 A JP62144394 A JP 62144394A JP 14439487 A JP14439487 A JP 14439487A JP S63307535 A JPS63307535 A JP S63307535A
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- 230000000694 effects Effects 0.000 description 4
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- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パイプライン制御手段を有し、転送や加減
算等を実行するデータ演算処理ステージのデスティネー
ションとして指定可能で、レジスタ間接アドレッシング
のためのアドレス計算を行うアドレス計算ステージのソ
ースデータとしても指定されるような、複数のパイプラ
インステージにおいてアクセス可能な汎用レジスタを備
えたデータ処理装置に関するものである。
算等を実行するデータ演算処理ステージのデスティネー
ションとして指定可能で、レジスタ間接アドレッシング
のためのアドレス計算を行うアドレス計算ステージのソ
ースデータとしても指定されるような、複数のパイプラ
インステージにおいてアクセス可能な汎用レジスタを備
えたデータ処理装置に関するものである。
第３図は従来の前の命令が更新するレジスタをアドレス
計算て使用した場合に生じるレジスタコンフリクト処理
にともなうパイプライン制御機構を示したものである。
計算て使用した場合に生じるレジスタコンフリクト処理
にともなうパイプライン制御機構を示したものである。
（ト）は命令デコーダ、α傷はレジスタコンフリクト処
理用ＳＲフリップフロップ、勾は演算処理部をそれぞれ
示す。第４図は命令のデコード時に汎用レジスタに対す
る書き込み予約が生じ、その次の命令がアドレス計算時
にレジスタを使用した、すなわちレジスタコンフリクト
が生じた場合のパイプライン処理における遅延を示した
ものである。第４図ではステージが４段あるパイプライ
ン構成における動作を示す。Ｑｌ）はデコードステージ
を示す行、（２）はアドレス計算ステージを示す行、■
はオペランド・フェッチステージを示す行、（ハ）は演
算実行ステージを示す行でらる０第３図を用いて従来の
レジスタコンフリクトの発生にともなうパイプライン制
御方式を説明する０命令デコーダ（至）は入力された命
令が演算実行ステージにおいて汎用レジスタにデータを
書き込むかどうかを調べ、書き込む場合はレジスタ書き
込み予約信号をＳＲフリップフロップｑ９に送シ１をセ
ットする。そして、そのことによりそれ以降の命令がア
ドレス計算ステージにおいて汎用レジスタヲ使用する場
合レジスタコンフリクトの発生としてその命令の処理を
停止する。ＳＲフリップフロップα［有］の値は１をセ
ットした命令が演算実行ステージにおいて処理を終了し
たときに０にリセットされる。ＳＲフリップフロップα
燵がリセットされたことにより次の命令はアドレス計算
処理を実行できる。このようにして従来はレジスタコン
フリクトに対するパイプライン制御を行っていた。次に
第４図を用いて４段のパイプライン・ステージを有する
データ処理装置におけるレジスタコンフリクトの発生に
ともなうステージの遅延を説明する。命令工１がレジス
タ書き込み予約を生じ、その次の命令工２がアドレス計
算において汎用レジスタを使用する場合工２は、Ｔ３の
サイクルでレジスタコンフリクトが発生して処理が停止
し、Ｔ４のサイクルで工１が汎用レジスタにデータを書
き込むまで実行できない。Ｔ４で汎用レジスタが解放さ
れ、Ｔ５で命令工２は再び処理を開始する。結果として
命令工２には２サイクルの遅延が生じる。
理用ＳＲフリップフロップ、勾は演算処理部をそれぞれ
示す。第４図は命令のデコード時に汎用レジスタに対す
る書き込み予約が生じ、その次の命令がアドレス計算時
にレジスタを使用した、すなわちレジスタコンフリクト
が生じた場合のパイプライン処理における遅延を示した
ものである。第４図ではステージが４段あるパイプライ
ン構成における動作を示す。Ｑｌ）はデコードステージ
を示す行、（２）はアドレス計算ステージを示す行、■
はオペランド・フェッチステージを示す行、（ハ）は演
算実行ステージを示す行でらる０第３図を用いて従来の
レジスタコンフリクトの発生にともなうパイプライン制
御方式を説明する０命令デコーダ（至）は入力された命
令が演算実行ステージにおいて汎用レジスタにデータを
書き込むかどうかを調べ、書き込む場合はレジスタ書き
込み予約信号をＳＲフリップフロップｑ９に送シ１をセ
ットする。そして、そのことによりそれ以降の命令がア
ドレス計算ステージにおいて汎用レジスタヲ使用する場
合レジスタコンフリクトの発生としてその命令の処理を
停止する。ＳＲフリップフロップα［有］の値は１をセ
ットした命令が演算実行ステージにおいて処理を終了し
たときに０にリセットされる。ＳＲフリップフロップα
燵がリセットされたことにより次の命令はアドレス計算
処理を実行できる。このようにして従来はレジスタコン
フリクトに対するパイプライン制御を行っていた。次に
第４図を用いて４段のパイプライン・ステージを有する
データ処理装置におけるレジスタコンフリクトの発生に
ともなうステージの遅延を説明する。命令工１がレジス
タ書き込み予約を生じ、その次の命令工２がアドレス計
算において汎用レジスタを使用する場合工２は、Ｔ３の
サイクルでレジスタコンフリクトが発生して処理が停止
し、Ｔ４のサイクルで工１が汎用レジスタにデータを書
き込むまで実行できない。Ｔ４で汎用レジスタが解放さ
れ、Ｔ５で命令工２は再び処理を開始する。結果として
命令工２には２サイクルの遅延が生じる。
従来の方法では前の命令がレジスタに値を書き込む場合
、その後の命令がレジスタを使用する指定を含んだ時、
後の命令は前の命令の処理によってレジスタの値が書き
変わるまで処理を停止するので、汎用レジスタの本数の
多い、あるいはアドレス計算ステージにおいて汎用レジ
スタを頻繁に使用するデータ処理装置、特に高機能マイ
クロプロセッサ等においてはバイグラインの処理速度の
著しい低下を招くことになるという問題点があった０ 本発明は、上記のような問題点を解消するためになされ
たもので、アドレス計算のだめのレジスタコンフリクト
によってパイプラインの各ステージの停止する頻度を低
減することを目的とする。
、その後の命令がレジスタを使用する指定を含んだ時、
後の命令は前の命令の処理によってレジスタの値が書き
変わるまで処理を停止するので、汎用レジスタの本数の
多い、あるいはアドレス計算ステージにおいて汎用レジ
スタを頻繁に使用するデータ処理装置、特に高機能マイ
クロプロセッサ等においてはバイグラインの処理速度の
著しい低下を招くことになるという問題点があった０ 本発明は、上記のような問題点を解消するためになされ
たもので、アドレス計算のだめのレジスタコンフリクト
によってパイプラインの各ステージの停止する頻度を低
減することを目的とする。
本発明Ｋかかるパイプライン制御回路は、命令のデコー
ドのステージに前もって、演算処理ステージにおいてど
の汎用レジスタにデータを書き込むかを調べ、汎用レジ
スタの個々に対して演算処理ステージにおいて書き込み
が生じることを予告する書き込み予約フラグビットをそ
のデータ処理装置におけるパイプラインのステージの段
数に対応して同等数設け、命令デコード時にそれを設定
し、その後は各命令のステージ遷移とともに前記フラグ
ビット群を遷移させ、それ以降の命令は前の命令におけ
る各々の汎用レジスタの書き込み予約フラグビット群を
参照し、レジスタコンフリクトが発生したかどうかの判
断を行わせるようにしたものである。
ドのステージに前もって、演算処理ステージにおいてど
の汎用レジスタにデータを書き込むかを調べ、汎用レジ
スタの個々に対して演算処理ステージにおいて書き込み
が生じることを予告する書き込み予約フラグビットをそ
のデータ処理装置におけるパイプラインのステージの段
数に対応して同等数設け、命令デコード時にそれを設定
し、その後は各命令のステージ遷移とともに前記フラグ
ビット群を遷移させ、それ以降の命令は前の命令におけ
る各々の汎用レジスタの書き込み予約フラグビット群を
参照し、レジスタコンフリクトが発生したかどうかの判
断を行わせるようにしたものである。
この発明におけるパイプライン制御回路は、データ処理
装首内の汎用レジスタの個々に書き込み予約フラグを１
ビツトづつ設けたので、前の命令が汎用レジスタ群のど
れか１つに書き込み予約を行った場合でも、それ以降の
命令が同じ汎用レジスタを前の命令が書き込む以前に使
わない限り処理が停止することはなく、レジスタコンフ
リクトによるパイプライン処理の遅延を最小限度に抑え
ることが可能である。
装首内の汎用レジスタの個々に書き込み予約フラグを１
ビツトづつ設けたので、前の命令が汎用レジスタ群のど
れか１つに書き込み予約を行った場合でも、それ以降の
命令が同じ汎用レジスタを前の命令が書き込む以前に使
わない限り処理が停止することはなく、レジスタコンフ
リクトによるパイプライン処理の遅延を最小限度に抑え
ることが可能である。
以下、この発明の一実施例を図について説明する。第１
図において（１）は命令デコーダ、（２）〜（４）は汎
用レジスタＲＯ〜ＲＮ、１５）〜（７）は各汎用レジス
タに対応する書き込み予約フラグ、（８）はアドレス計
算ステージで処理中の命令の書き込み予約７ラグ群、α
α〜＠は演算実行ステージで処理中の命令の曹き込み予
約フラグ群、（７）はパイプライン制御回路である。命
令デコードステージでその命令が演算実行ステージで汎
用レジスタにデータｔ−８き込むかどうかを命令デコー
ダ（１）により判断し、データが書き込まれる汎用レジ
スタ全ての書き込み予約フラグ（５）〜（７）に１をセ
ットする。そして、その命令の命令デコードステージに
おける処理が終了して、その次のステージであるアドレ
ス計算ステージに処理を移すのと同時に前記書き込み予
約７ラグ群も次段の誓き込み予約フラグ群（８１Ｋ移す
。以後のステージについても同様にステージの遷移とと
もにその命令の書き込み予約フラグ群も遷移させる。そ
して、演算実行ステージまで書き込み予約７ラグ群が遷
移した後、演算実行ステージで処理が終了した時点で書
き込み予約７ラグα１〜（２）をリセットする。後続の
命令パイプライン制御回路（７）が汎用レジスタを使用
するステージにおいてそのステージより先のステージに
おけるその使用する汎用レジスタの書き込み予約７ラグ
を調べ、対応するレジスタのステージ毎の書き込み予約
フラグの少なくとも１つにｌがセットされていた場合、
処理を停止させ、それらの書き込み予約フラグがすべて
リセットされるまで待たせる。第２図を用いて、上記書
き込み予約フラグの１ビツトについての構成の一実施例
を説明する０α埠〜ａηはＳＲ７リップフロップである
。第２図の実施例ではパイプラインのステージ構成とし
て４つのステージを持つ。命令デコードステージでレジ
スタ書き込み予約信号を生成し、その信号を用いてＳＲ
フリップフロッグ（至）をセットする。命令デコードス
テージにおいて１つの命令が複数のワードを有し、複数
のサイクルにわたってレジスタの書き込み予約を行う可
能性があるので、命令デコードステージの書き込み予約
フラグとしてマスタースレーブ型の７リツグ７０ツブ構
成を採用している。命令デコ〒ドステージにおいて処理
が終了し、アドレス計算ステージに処理が移った後、命
令デコードステージの８Ｒ７リツプフロツプ（至）はリ
セットされる。以後、命令がパイプラインの次段のステ
ージに移るに従い書き込み予約フラグの値も次段へと移
っていく。そして、その後の命令がアドレス計算ステー
ジでレジスタ間接アドレッシングを発生し、かつそのア
ドレス計算時に指定された汎用レジスタのオペランドフ
ェッチステージもしくは演算実行ステージの書き込み予
約フラグがセットされていた場合のみ、レジスタコンフ
リクト信号が生成される。レジスタコンフリクトが発生
した場合、アドレス計算ステージは処理を停止し、前の
命令の処理が終るの待つ。七の際、オペランドフェッチ
ステージで処理中の命令の書き込み予約フラグによって
アドレス計算ステージが停止したときは、アドレス計算
ステージの処理はオペランドフェッチステージで処理中
の命令が演算実行ステージで処理を終了するまで待たな
ければならない（１そのためオペランド７エツチステー
ジの書き込み予約７ラグはオペランドフェッチステージ
の処理が終了した時点で自分自身でリセットする必要が
ある。オペランドフェッチステージの開始信号がセット
されずに演算実行ステージに処理を移したときはオペラ
ンドフェッチステージの書き込み予約フラグはリセット
される。また、アドレス計算ステージは制御信号は受は
取っているので必要な時点から処理を開始できるように
構成することくよって、より高速に処理を再開すること
が可能である。
図において（１）は命令デコーダ、（２）〜（４）は汎
用レジスタＲＯ〜ＲＮ、１５）〜（７）は各汎用レジス
タに対応する書き込み予約フラグ、（８）はアドレス計
算ステージで処理中の命令の書き込み予約７ラグ群、α
α〜＠は演算実行ステージで処理中の命令の曹き込み予
約フラグ群、（７）はパイプライン制御回路である。命
令デコードステージでその命令が演算実行ステージで汎
用レジスタにデータｔ−８き込むかどうかを命令デコー
ダ（１）により判断し、データが書き込まれる汎用レジ
スタ全ての書き込み予約フラグ（５）〜（７）に１をセ
ットする。そして、その命令の命令デコードステージに
おける処理が終了して、その次のステージであるアドレ
ス計算ステージに処理を移すのと同時に前記書き込み予
約７ラグ群も次段の誓き込み予約フラグ群（８１Ｋ移す
。以後のステージについても同様にステージの遷移とと
もにその命令の書き込み予約フラグ群も遷移させる。そ
して、演算実行ステージまで書き込み予約７ラグ群が遷
移した後、演算実行ステージで処理が終了した時点で書
き込み予約７ラグα１〜（２）をリセットする。後続の
命令パイプライン制御回路（７）が汎用レジスタを使用
するステージにおいてそのステージより先のステージに
おけるその使用する汎用レジスタの書き込み予約７ラグ
を調べ、対応するレジスタのステージ毎の書き込み予約
フラグの少なくとも１つにｌがセットされていた場合、
処理を停止させ、それらの書き込み予約フラグがすべて
リセットされるまで待たせる。第２図を用いて、上記書
き込み予約フラグの１ビツトについての構成の一実施例
を説明する０α埠〜ａηはＳＲ７リップフロップである
。第２図の実施例ではパイプラインのステージ構成とし
て４つのステージを持つ。命令デコードステージでレジ
スタ書き込み予約信号を生成し、その信号を用いてＳＲ
フリップフロッグ（至）をセットする。命令デコードス
テージにおいて１つの命令が複数のワードを有し、複数
のサイクルにわたってレジスタの書き込み予約を行う可
能性があるので、命令デコードステージの書き込み予約
フラグとしてマスタースレーブ型の７リツグ７０ツブ構
成を採用している。命令デコ〒ドステージにおいて処理
が終了し、アドレス計算ステージに処理が移った後、命
令デコードステージの８Ｒ７リツプフロツプ（至）はリ
セットされる。以後、命令がパイプラインの次段のステ
ージに移るに従い書き込み予約フラグの値も次段へと移
っていく。そして、その後の命令がアドレス計算ステー
ジでレジスタ間接アドレッシングを発生し、かつそのア
ドレス計算時に指定された汎用レジスタのオペランドフ
ェッチステージもしくは演算実行ステージの書き込み予
約フラグがセットされていた場合のみ、レジスタコンフ
リクト信号が生成される。レジスタコンフリクトが発生
した場合、アドレス計算ステージは処理を停止し、前の
命令の処理が終るの待つ。七の際、オペランドフェッチ
ステージで処理中の命令の書き込み予約フラグによって
アドレス計算ステージが停止したときは、アドレス計算
ステージの処理はオペランドフェッチステージで処理中
の命令が演算実行ステージで処理を終了するまで待たな
ければならない（１そのためオペランド７エツチステー
ジの書き込み予約７ラグはオペランドフェッチステージ
の処理が終了した時点で自分自身でリセットする必要が
ある。オペランドフェッチステージの開始信号がセット
されずに演算実行ステージに処理を移したときはオペラ
ンドフェッチステージの書き込み予約フラグはリセット
される。また、アドレス計算ステージは制御信号は受は
取っているので必要な時点から処理を開始できるように
構成することくよって、より高速に処理を再開すること
が可能である。
レジスタ書き込み予約信号の生成回路の一実施例を第５
図と第６図に示す。まず第５図について説明する。（ハ
）はｏｐコードを格納する命令レジスタ、（ホ）はＯＰ
コード中のレジスタフィールド、（財）はＯＰ：Ｉ−ド
デコーダ、（至）はインバータ、（１００）〜（１０２
）はＯＰコードデコーダの出力信号である。
図と第６図に示す。まず第５図について説明する。（ハ
）はｏｐコードを格納する命令レジスタ、（ホ）はＯＰ
コード中のレジスタフィールド、（財）はＯＰ：Ｉ−ド
デコーダ、（至）はインバータ、（１００）〜（１０２
）はＯＰコードデコーダの出力信号である。
○Ｐコードデコーダ（イ）の出力信号（ｌｏｏ）が１な
らば工０、工１はＯＰコードデコーダの出力信号（１０
１） 。
らば工０、工１はＯＰコードデコーダの出力信号（１０
１） 。
（１０２）を取シ込み、ＯＰコードデコーダの出力信号
（１００）が０ならばｌｏ−１３はレジスタフィールド
（ハ）の値が取り込まれるようにマルチプレクスする。
（１００）が０ならばｌｏ−１３はレジスタフィールド
（ハ）の値が取り込まれるようにマルチプレクスする。
工４には出力信号（１００）をＩ２．Ｉ３にはレジスタ
フィールド翰のビット２、ビット３を常にそのまま取シ
込む。次に第６図について説明する。
フィールド翰のビット２、ビット３を常にそのまま取シ
込む。次に第６図について説明する。
翰はＡＮＤ−○Ｒ沿成のＰＬＡゲート、ＲＯ−Ｒ１５は
１６本のレジスタ書き込み予約信号、ＺＯ−Ｉ４は命令
デコーダから送られる制御信号である。第５図、第６図
の実施例では１６本の３２ビット幅のＲ用レジスタの制
御を示す。演算実行ステージで何本の汎用レジスタに書
き込むかは命令の処理内容によって異なる。デスティネ
ーションとして汎用レジスタを指定し、かつ、３２ピッ
ト幅までしかデータサイズが許されていないならば、薄
き込む汎用レジスタは１本でちるが、ストリング命令や
ブロック転送命令のように複数の汎用レジスタに書き込
む可能性のある命令の場合は、逐−書き込み予約フラグ
をセットするのではなく、命令のタイプ毎に制御信号を
分けて行う。それＫより実行サイクル数が短縮できる。
１６本のレジスタ書き込み予約信号、ＺＯ−Ｉ４は命令
デコーダから送られる制御信号である。第５図、第６図
の実施例では１６本の３２ビット幅のＲ用レジスタの制
御を示す。演算実行ステージで何本の汎用レジスタに書
き込むかは命令の処理内容によって異なる。デスティネ
ーションとして汎用レジスタを指定し、かつ、３２ピッ
ト幅までしかデータサイズが許されていないならば、薄
き込む汎用レジスタは１本でちるが、ストリング命令や
ブロック転送命令のように複数の汎用レジスタに書き込
む可能性のある命令の場合は、逐−書き込み予約フラグ
をセットするのではなく、命令のタイプ毎に制御信号を
分けて行う。それＫより実行サイクル数が短縮できる。
工４が０ならばＲＯ〜Ｒ１４はどれか１つしか１になら
ず、すなわち単一汎用レジスタだけを書き込み予約し、
工４が０ならば工１、工０の２ビツトによって書き込み
予約を行う汎用レジスタ群を指定する。これらは命令の
実行タイプによって、命令デコーダでデコード可能で必
る０なお、上記第２図の実施例では４段構成のパイプラ
インの場合についての動作を示したが、パイプラインの
段数が増れた場合はレジスタコンフリクトによるオーバ
ーヘッドがより大きいので、本発明によるレジスタコン
フリクトの発生の低減により、より大きな効果を得るこ
とが出来る。
ず、すなわち単一汎用レジスタだけを書き込み予約し、
工４が０ならば工１、工０の２ビツトによって書き込み
予約を行う汎用レジスタ群を指定する。これらは命令の
実行タイプによって、命令デコーダでデコード可能で必
る０なお、上記第２図の実施例では４段構成のパイプラ
インの場合についての動作を示したが、パイプラインの
段数が増れた場合はレジスタコンフリクトによるオーバ
ーヘッドがより大きいので、本発明によるレジスタコン
フリクトの発生の低減により、より大きな効果を得るこ
とが出来る。
また本発明ではデコードステージ、アドレス計算ステー
ジでも書き込み予約フラグ群を持たせたが、書き込み予
約フラグ群に対するセットをオペランド７エツチステー
ジの直前で行うことにより、書き込み予約フラグ群にか
かる回路構成素子数を減少し、同等の効果を得ることが
出来る０〔発明の効果〕 以上のように、この発明によれば数多くの汎用レジスタ
を有し、また、数多くのパイプラインの段数を有するデ
ータ処理装置におけるレジスタコンフリクトの発生を低
減でき、パイプライン処理の乱れを少なく出来るという
効果がある。そして、個々の汎用レジスタについてパイ
プラインのステージ毎に書き込み予約フラグを持たせた
ので、本発明を採用したデータ処理装置、特にマイクロ
プロセッサのコンパイラプログラムにおいて汎用レジス
タの指定方法を工夫することによりレジスタコンフリク
トにかかるパイプラインの乱れは大きく低減することが
出来る。
ジでも書き込み予約フラグ群を持たせたが、書き込み予
約フラグ群に対するセットをオペランド７エツチステー
ジの直前で行うことにより、書き込み予約フラグ群にか
かる回路構成素子数を減少し、同等の効果を得ることが
出来る０〔発明の効果〕 以上のように、この発明によれば数多くの汎用レジスタ
を有し、また、数多くのパイプラインの段数を有するデ
ータ処理装置におけるレジスタコンフリクトの発生を低
減でき、パイプライン処理の乱れを少なく出来るという
効果がある。そして、個々の汎用レジスタについてパイ
プラインのステージ毎に書き込み予約フラグを持たせた
ので、本発明を採用したデータ処理装置、特にマイクロ
プロセッサのコンパイラプログラムにおいて汎用レジス
タの指定方法を工夫することによりレジスタコンフリク
トにかかるパイプラインの乱れは大きく低減することが
出来る。
また、パイプラインの各ステージごとに書き込み予約フ
ラグ群があるので、汎用レジスタに対する複数の命令に
よる多重の書き込み予約をすることも可能である。
ラグ群があるので、汎用レジスタに対する複数の命令に
よる多重の書き込み予約をすることも可能である。
第１図は本発明の一実施例によるデータ処理装置におけ
る書き込み予約フラグの制御方法を示した図、第２図は
本発明における書き込み予約フラグ１ビツトの回路構成
を示した図、第３図は従来のデータ処理装置におけるレ
ジスタコンフリクトの検知および制御方法を示した図、
第４図は各段のパイプライン構成のデータ処理装置にお
いてレジスタコンフリクトが生じた場合の命令処理の流
れを示した図、第５図、第６図はレジスタ書き込み予約
信号の生成方法の一実施例を示した回路図である。 図において、（１）は本発明に係る命令デコーダ、（２
）〜（４）は汎用レジスタ、（５）〜（７）は命令デコ
ードステージにおける書き込み予約フラグ、（８）はア
ドレス計算ステージにおける書き込み予約フラグ群、（
９）は演算処理装置、（１１〜（２）は演算実行ステー
ジにおける書き込み予約フラグ、（至）〜αηはＳＲフ
リップフロップ、（ト）は従来の命令デコーダ、翰は演
算処理部、ｅηは命令デコードステージを示す行、（財
）はアドレス計算ステージを示す行、（至）はオペラン
ドフェッチステージを示す行、（ハ）は演算実行ステー
ジを示す行、（ホ）は命令レジスタ、（ホ）はレジスタ
フィールド格納レジスタ、（ロ）はＯＰコードデコーダ
、（ハ）はインバータ、翰はＡＮＤ−ＯＲ型ＰＬＡゲー
ト、（１）はパイプライン制御回路、（１００）〜（１
０２）はＯＰコードデコーダの出力信号である。 な・お、図中同一符号は同一または相当部分を示す０
る書き込み予約フラグの制御方法を示した図、第２図は
本発明における書き込み予約フラグ１ビツトの回路構成
を示した図、第３図は従来のデータ処理装置におけるレ
ジスタコンフリクトの検知および制御方法を示した図、
第４図は各段のパイプライン構成のデータ処理装置にお
いてレジスタコンフリクトが生じた場合の命令処理の流
れを示した図、第５図、第６図はレジスタ書き込み予約
信号の生成方法の一実施例を示した回路図である。 図において、（１）は本発明に係る命令デコーダ、（２
）〜（４）は汎用レジスタ、（５）〜（７）は命令デコ
ードステージにおける書き込み予約フラグ、（８）はア
ドレス計算ステージにおける書き込み予約フラグ群、（
９）は演算処理装置、（１１〜（２）は演算実行ステー
ジにおける書き込み予約フラグ、（至）〜αηはＳＲフ
リップフロップ、（ト）は従来の命令デコーダ、翰は演
算処理部、ｅηは命令デコードステージを示す行、（財
）はアドレス計算ステージを示す行、（至）はオペラン
ドフェッチステージを示す行、（ハ）は演算実行ステー
ジを示す行、（ホ）は命令レジスタ、（ホ）はレジスタ
フィールド格納レジスタ、（ロ）はＯＰコードデコーダ
、（ハ）はインバータ、翰はＡＮＤ−ＯＲ型ＰＬＡゲー
ト、（１）はパイプライン制御回路、（１００）〜（１
０２）はＯＰコードデコーダの出力信号である。 な・お、図中同一符号は同一または相当部分を示す０
Claims (2)
- （１）複数の汎用レジスタを備え、かつ同時に複数の命
令の処理を行うパイプライン制御手段を有するデータ処
理装置において、命令をデコードする時に少なくとも次
段以降のパイプラインステージにおいてどの汎用レジス
タのデータを書換えるかの情報を得る手段と、該書換え
情報を汎用レジスタの１つ毎に対応して格納するフラグ
群と、該フラグ群を該データ処理装置における少なくと
も２つ以上のパイプラインステージに対応して備えたこ
とを特徴とするパイプライン制御回路。 - （２）上記書換え情報を格納する各々のフラグ群のデー
タは該書換え情報を生成した命令のパイプラインステー
ジ遷移と同時に遷移するとともに、該各々のフラグ群の
データによってパイプラインステージ処理を停止させる
手段を有し、かつ、該パイプラインステージ処理が停止
した場合、前記パイプラインステージ処理が停止したス
テージの命令より少なくとも前に前記データ処理装置に
おいて処理を開始した命令を実行しているステージに対
応する前記各々のフラグ群のデータは、該対応するステ
ージの処理の終了とともに初期化することのできる手段
を備えたことを特徴とする特許請求の範囲第１項記載の
パイプライン制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144394A JPH0760388B2 (ja) | 1987-06-09 | 1987-06-09 | パイプライン制御回路 |
| US07/156,271 US4907147A (en) | 1987-06-09 | 1988-02-12 | Pipelined data processing system with register indirect addressing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144394A JPH0760388B2 (ja) | 1987-06-09 | 1987-06-09 | パイプライン制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63307535A true JPS63307535A (ja) | 1988-12-15 |
| JPH0760388B2 JPH0760388B2 (ja) | 1995-06-28 |
Family
ID=15361131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144394A Expired - Fee Related JPH0760388B2 (ja) | 1987-06-09 | 1987-06-09 | パイプライン制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4907147A (ja) |
| JP (1) | JPH0760388B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02240735A (ja) * | 1989-02-03 | 1990-09-25 | Digital Equip Corp <Dec> | データ冗長度分解能をもつマルチプル命令処理システム |
| JPH03266121A (ja) * | 1990-03-16 | 1991-11-27 | Fujitsu Ltd | パイプライン制御方式 |
| JPH04502824A (ja) * | 1989-01-17 | 1992-05-21 | クレイ・リサーチ・インコーポレイテッド | コンピュータの先を見越した命令発行方法および装置 |
| JP2014041422A (ja) * | 2012-08-21 | 2014-03-06 | Fujitsu Ltd | プロセッサ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193205A (en) * | 1988-03-01 | 1993-03-09 | Mitsubishi Denki Kabushiki Kaisha | Pipeline processor, with return address stack storing only pre-return processed address for judging validity and correction of unprocessed address |
| US5239633A (en) * | 1989-03-24 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Data processor executing memory indirect addressing and register indirect addressing |
| US5367648A (en) * | 1991-02-20 | 1994-11-22 | International Business Machines Corporation | General purpose memory access scheme using register-indirect mode |
| US5522051A (en) * | 1992-07-29 | 1996-05-28 | Intel Corporation | Method and apparatus for stack manipulation in a pipelined processor |
| JP3338488B2 (ja) * | 1992-11-18 | 2002-10-28 | 富士通株式会社 | データ処理装置の検証方法及び装置 |
| US5416911A (en) * | 1993-02-02 | 1995-05-16 | International Business Machines Corporation | Performance enhancement for load multiple register instruction |
| US5860155A (en) * | 1995-11-16 | 1999-01-12 | Utek Semiconductor Corporation | Instruction decoding mechanism for reducing execution time by earlier detection and replacement of indirect addresses with direct addresses |
| US6052766A (en) * | 1998-07-07 | 2000-04-18 | Lucent Technologies Inc. | Pointer register indirectly addressing a second register in the processor core of a digital processor |
| US6671794B1 (en) | 2000-10-02 | 2003-12-30 | International Business Machines Corporation | Address generation interlock detection |
| US7085274B1 (en) * | 2001-09-19 | 2006-08-01 | Juniper Networks, Inc. | Context-switched multi-stream pipelined reorder engine |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3771138A (en) * | 1971-08-31 | 1973-11-06 | Ibm | Apparatus and method for serializing instructions from two independent instruction streams |
| US3787673A (en) * | 1972-04-28 | 1974-01-22 | Texas Instruments Inc | Pipelined high speed arithmetic unit |
| US3875391A (en) * | 1973-11-02 | 1975-04-01 | Raytheon Co | Pipeline signal processor |
| US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
| GB1506972A (en) * | 1976-02-06 | 1978-04-12 | Int Computers Ltd | Data processing systems |
| GB1527289A (en) * | 1976-08-17 | 1978-10-04 | Int Computers Ltd | Data processing systems |
-
1987
- 1987-06-09 JP JP62144394A patent/JPH0760388B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-12 US US07/156,271 patent/US4907147A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04502824A (ja) * | 1989-01-17 | 1992-05-21 | クレイ・リサーチ・インコーポレイテッド | コンピュータの先を見越した命令発行方法および装置 |
| JPH02240735A (ja) * | 1989-02-03 | 1990-09-25 | Digital Equip Corp <Dec> | データ冗長度分解能をもつマルチプル命令処理システム |
| JPH03266121A (ja) * | 1990-03-16 | 1991-11-27 | Fujitsu Ltd | パイプライン制御方式 |
| JP2014041422A (ja) * | 2012-08-21 | 2014-03-06 | Fujitsu Ltd | プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760388B2 (ja) | 1995-06-28 |
| US4907147A (en) | 1990-03-06 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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