JPH04308930A - 電子計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の計算機リソースを
利用して複数の命令を同時に実行可能にした電子計算機
に関する。

【０００２】

【従来の技術】従来、一般的な電子計算機では、メイン
メモリに格納されている命令を１個ずつ取り出しながら
、その命令により示される処理を実行するように構成さ
れている。このような電子計算機は、その内部構造を比
較的簡単に構築することができるという利点を有するも
のの、１サイクルタイムに１つの処理しか実行きないの
で、その処理速度がシステムクロック周波数に依存し、
処理効率を高める上で自ずと限界があった。

【０００３】そこで、最近では、計算機に準備した複数
のリソースを有効に活用し、メインメモリから読み出さ
れる複数の命令を同時に実行処理することが種々試みら
れている。その代表的な処理方式としては、例えばＶＬ
ＩＷ方式やＳｕｐｅｒ　Ｓｃａｌａｒ方式がある。しか
し、上記ＶＬＩＷ方式では、従来のプログラムとの間で
コンパチビリティが取れないと云う問題がある。また上
記Ｓｕｐｅｒ　Ｓｃａｌａｒ方式では、命令実行時に複
数の命令に対する同時実行の可能性をその都度調べるの
で、その回路構成が複雑化すると云う問題がある。しか
も複数の命令の同時実行可能性を命令実行時に調べるの
で、命令の数が多くなるに従って同時実行可能性の判断
が困難化し、また必要な処理サイクルタイムの増加（処
理のオーバーヘッド）を招くと云う不具合がある。

【０００４】

【発明が解決しようとする課題】しかして、複数の命令
を同時に実行処理可能な電子計算機にあっては複数の計
算機リソースを準備し、これらの計算機リソースを有効
に活用して複数の命令を同時に実行処理することでその
処理効率を高めようとしても、一般的な電子計算機との
コンパチビリティを保つ上で問題があり、また命令実行
時のオーバーヘッドを防いでその処理速度の高速化を図
る上で問題があった。

【０００５】本発明は、このような事情を考慮してなさ
れたもので、従来の一般的な計算機との間でコンパチビ
リティを保ちながら、複数の命令を同時実行できるとと
もに、１命令ずつの実行も可能にして処理効率を高める
ことのできるとともに、実用性の高い電子計算機を提供
することを目的とする。

【０００６】

【課題を解決するための手段】本発明の電子計算機は、
メインメモリから読み出される複数の命令を一時記憶す
る為のキャッシュメモリと、このキャッシュメモリに一
時記憶される複数の命令の同時実行の可能性を判定する
手段と、命令の種類に応じてその命令の実行に必要なリ
ソースを割り当てる手段とを具備し、複数の命令を同時
に実行可能にしたものであって、キャッシュメモリから
読み出される複数の命令を格納する命令バッファの付加
情報のマークビットを強制的にアサート可能にして、命
令の実行に必要なリソースを割り当てる手段により複数
の命令を１命令ずつ実行させるようにしている。

【０００７】また、本発明は、メインメモリから読み出
される複数の命令の競合を分析するリソース競合分析手
段によりの生成される付加情報のマークビットを強制的
にアサート可能にして、上記命令の実行に必要なリソー
スを割り当てる手段により複数の命令を１命令ずつ実行
させるようにしている。

【０００８】

【作用】この結果、本発明によれば、一般的な計算機と
の間でコンパチビリティを保ちながら複数の命令を同時
に実行可能にした状態で、命令バッファの付加情報のマ
ークビットまたはリソース競合分析手段によりの生成さ
れる付加情報のマークビットを強制的にアサートするこ
とにより、複数の命令を１命令ずつ実行させるようにで
きる。

【０００９】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。

【００１０】図１は実施例に係る電子計算機の主要部で
あるプロセッサの概略的なシステム構成図であり、　１
は上記プロセッサによる演算処理に供される複数の命令
を所定の順序で格納したメインメモリである。このメイ
ンメモリ１に格納された命令は、基本的にはプロセッサ
内部のキャッシュメモリ２　に転送読み出しされた後、
このプロセッサ内に準備された計算機リソースである演
算ユニットに与えられてそれぞれ演算実行される。

【００１１】尚、このプロセッサには、複数の命令を同
時に実行可能ならしめるべく、複数の演算ユニットとし
て、ここではフローティング・アダー（Ｆ−ＡＤＤ）３
，フローティング・マルチプライヤー（Ｆ−ＭＵＬ）４
，２つのインテジャー演算器（Ｉ−ＡＬＵ）５，６，分
岐の制御器（ＢＲＡＮＣＨ）７　，および例外処理部（
ＥＸＥＰＴＩＯＮ）８　が設けられている。これらの各
演算ユニット３，４，〜８　への命令の分配供給は、分
配マトリックス９　にて制御される。

【００１２】さてメインメモリ１　からプロセッサへの
命令の読み出しは、例えば４命令づつ同時に行われ、こ
れらの命令はリソース競合分析器１１を介して前記キャ
ッシュメモリ２　に並列的に取り込まれる。この際、リ
ソース競合分析器１１は命令のＯＰコード等を参照して
上記各命令の種類を調べ、前述した如く複数個設けられ
ている演算ユニット３，４，〜８　の中のどれをその命
令の実行に使用するかをそれぞれ分析決定する。更にリ
ソース競合分析器１１は、上記各命令に対する分析結果
に基づき、上述した４つの命令の中で同じ演算ユニット
を使用してその処理が実行されるもの、つまり同じ演算
ユニットを使用する命令があるか否かを調べる。そして
同じ演算ユニットを使用する命令の存在が検出されたと
き、リソース競合分析器１１はそれらの命令に対して同
一のクロックでは実行不可能である旨の情報を付加する
。

【００１３】具体的には、命令の実行に使用される演算
ユニットが直ぐに適用可能であるか否か、つまり４つの
命令間で同じ演算ユニットを使用するものがないかを調
べ、演算ユニットの重なりが検出された場合には、優先
順位の低い命令に対して演算ユニットの使用を待たせる
べく、その命令に対応するフラグに［１］を立てる。

【００１４】尚、ここでは命令の優先順位は、例えば同
時に読み出される４つの命令の番地によって定義付けら
れ、後の番地の命令程、その優先順位が低く設定される
。従って優先順位の最も高い命令については、上述した
フラグは常に［０］が設定されることになり、実質的に
はこれに対するフラグビットは設定されない。従って、
４つの命令中の番地が後側の３つの命令に対してのみリ
ソースの競合を表示する為のフラグビットが設けられる
ことになる。

【００１５】このようにして命令に付加される情報のフ
ォーマットは、例えば図２に例示するように、各命令毎
に使用する演算ユニットの種類を示す情報と、これらの
命令のリソースが競合しているか否かを示す上述した３
ビットのフラグからなる。この例では４つの命令に対し
てそれぞれ演算の種類を分析し、且つここで準備されて
いる演算の種類が前述したように６種類であることから
、各命令毎に演算の種別を示す為の３ビットの情報と、
前述したリソースの競合を示す３ビットのフラグが準備
されることになり、結局、付加情報は図２に示すように
合計１５ビットの情報として表現される。

【００１６】尚、このようにして４つの命令に付加され
る上記１５ビットの情報量は、プロセッサにおける元々
のデータ単位が１２８ビットであることを考えた場合、
さほど多くはない。

【００１７】しかして、このようにして４つの命令に対
する付加情報を求めるプロセスは、これをハードワイヤ
ードロジックを用いて実行するにしてもかなりの処理時
間を必要とする。従って上述した如く解析された結果（
付加情報）については、前述した４つの命令と共にキャ
ッシュメモリ２　に格納しておく。

【００１８】さて、実際に命令を実行する際には、前記
キャッシュメモリ２　から読み出した４つの命令を命令
バッファ１２に格納し、この命令バッファ１２に格納さ
れた各命令を前記分配マトリックス９　を介して前述し
た６種類の演算ユニット３，４，〜８　にそれぞれ分配
することによりなされる。この際、命令バッファ１２は
、前記キャッシュメモリ２　に求められている前述した
付加情報をそのまま読み出して格納する。そして分配マ
トリックス９　では前記命令バッファ１２に求められた
各命令とその付加情報、およびプロセッサ内に設けられ
ているプログラムカウンタの値を参照し、各命令に割り
当てられた演算ユニットを判定してその演算ユニットに
命令を受け渡す。つまり命令実行時にその命令を実行す
る為の演算ユニットを調べたり、また演算ユニットの競
合を調べる等の処理を行うことなく、前述した付加情報
に従って直接的に演算ユニットに対する命令の受け渡し
を実行する。この結果、ごく簡単なロジックだけで前記
各演算ユニットに対して効果的に命令の供給を行い、命
令実行の時間的なオーバーヘッドを殆ど生じることなく
その命令を実行するものとなっている。

【００１９】しかして、前記各演算ユニット３，４，〜
８　は、命令が供給されると同時にそのレジスタ番号を
解析し、レジスタ１３，１４　からの読み出しを行う。 また同時にその演算結果を格納すべきレジスタも解析し
、この解析結果に対応する番号のスコアボード１５，１
６　を［１］にする。このスコアボード１５，１６　は
前述した演算実行の可能性を調べる為に用いられるもの
である。このようなスコアボード１５，１６　にセット
された情報を用いて前記各演算ユニット３，４，〜８　
はそこで実行されている演算を正常に終了できるかどう
かを判定する。そしてスコアボード１５，１６の情報か
ら、その演算の入力のレジスタの値が意味のない値で会
ったことが判明した場合には、その演算結果を捨て、次
のクロックで再び同じ演算の実行を開始することでプロ
グラムの正当性を保つものとなっている。

【００２０】このようにこの電子計算機のプロセッサで
は、メインメモリ１　からキャッシュメモリ２　に複数
の命令を読み出す際、これらの命令の同時実行可能性の
判断を行い、更に計算機リソース（演算ユニット）の競
合関係を調べるものとなっている。そして各命令の実行
時には、予め調べられている上述した同時実行可能性、
およびリソースの競合関係の情報に従って各命令の実行
を制御することで、時間的なオーバーヘッドを極力低減
するものとなっている。この結果、この電子計算機では
複数の命令を効率的に同時実行し、その演算処理効率の
向上が図られるようになっている。

【００２１】次に、上述した如く構成された電子計算機
の作用について今少し詳しく説明する。

【００２２】前述したレジスタスコアボード１５，１６
　は、例えば図３に示すように、レジスタ２１と、４つ
の判定回路２２，２３，２４，２５　とをビット対応に
巡回的に接続して構成される。レジスタ２１は、レーテ
ンシーを持つ演算ユニットが存在することで、１クロッ
クで実行終了とならない命令の為に設けられるものであ
って、各ビットに前述した各レジスタからの読み出しの
可能性を示す情報をそれぞれ格納する。このレジスタ２
１の各ビットは、前記演算ユニットの各番号にそれぞれ
対応している。しかしてレジスタ２１の各ビットには、
命令デコーダからの出力から、その命令を実行する演算
ユニットがレーテンシーを持つと判断された場合にデー
タ［１］が立てられる。そしてそのリセットは、レーテ
ンシーを持つ演算ユニットが、実際にその演算結果をレ
ジスタに書き込む際に行われる。

【００２３】しかして、判定回路２２，２３，２４，２
５　は、前記命令バッファ１２に格納された４つの命令
のそれぞれが実行可能であるか否かを判定する。しかし
てこれらの判定回路２２，２３，２４，２５　は前述し
た４つの命令の優先順位に従って、図面上、その左隣の
レジスタ２１（判定回路２２，２３，２４を含む）の情
報により示される演算ユニットの使用状況と、前記命令
バッファ１２に格納された命令が必要とするレジスタ（
演算ユニット）とをそれぞれ比較する。そしてレジスタ
の値が正しくない場合、つまりスコアボードの該当ビッ
トが［１］である場合には、その実行結果をキャンセル
する。またこれらの命令中でレーテンシーを有するもの
が存在する場合には、スコアボード上の該当ビットに［
１］を書き込む。このような判定処理を、左側の優先順
位の高い命令から順に行うことで、その命令実行の正当
性を保つものとなっている。

【００２４】このスコアボード上での動きについて図４
を参照して具体的に説明する。説明の徒な複雑化を避け
るために、２つの命令を同時に実行可能であるとし、そ
の命令が図４（ａ）　に示すように Ｉ１［ｒ３　←ｒ２　＋ｒ１］，　Ｉ２［ｒ４　←ｒ１
　＊ｒ５］Ｉ３［ｒ６　←ｒ３　＋ｒ５］，　Ｉ４［ｒ
７　←ｒ４　＊ｒ１］Ｉ５［ｒ８　←ｒ６　＋ｒ７］，
　Ｉ６［ｒ９　←ｒ６　＋ｒ３］として２つづつ与えら
れるものとする。

【００２５】この場合には、最初の命令Ｉ１，Ｉ２につ
いては、前記レジスタスコアボード上にはレーテンシー
を示す情報が立ってなく、また命令Ｉ２が命令Ｉ１の結
果を使用することもしていないので、図４（ｂ）　に示
すようにこれらの命令Ｉ１，Ｉ２を同時に実行開始する
。しかし命令Ｉ１は加算演算であり、ここでは１クロッ
クで終了するのに対して、命令Ｉ２については乗算演算
であり、ここではその演算実行に３クロックを要する。 このことから命令Ｉ２のディスティネーションであるレ
ジスタｒ４　に対応するスコアボード上の該当ビット位
置に［１］を立てる。

【００２６】次に、その次のクロックタイミングで２列
目の命令Ｉ３，Ｉ４を実行しようとすると、命令Ｉ３に
ついては、そのソースに前記スコアボード上で［１］が
立てられていないレジスタだけを用いて演算を行い得る
ことから、直ちにその演算実行を開始する。しかし命令
Ｉ４については、そのソースとして、前記スコアボード
上で［１］が立てられているレジスタｒ４　を使用する
ことから、その演算実行については待たされる。そして
、命令Ｉ４については、前述した命令Ｉ２の実行が３ク
ロックを掛けて終了し、レジスタｒ４　についてスコア
ボード上で立てられたデータが［０］にリセットされた
時点でその実行が開始される。この際、命令Ｉ４の実行
開始に伴い、この命令Ｉ４が乗算演算であることから、
そのディスティネーションであるレジスタｒ７　に対応
するスコアボード上の該当ビット位置に［１］を立てる
。

【００２７】しかる後、次の命令Ｉ５，Ｉ６を実行しよ
うとする場合には、命令Ｉ５が前記命令Ｉ４の実行結果
であるレジスタｒ７　に格納されたデータを使用するこ
とから、命令Ｉ４の実行が終了するまで、その実行が待
たされる。そして命令Ｉ４の実行終了に伴い、命令Ｉ５
は、その演算に用いるレジスタｒ６，ｒ７　が使用され
ていないことを条件として、その実行が開始される。そ
してこの命令Ｉ５の実行に伴い、命令Ｉ６の実行が、そ
の演算に用いるレジスタｒ６，ｒ３　が使用されていな
いことを条件として開始される。

【００２８】尚、命令Ｉ６に関しては、制御の複雑さを
気にしないならば前記命令Ｉ５の実行開始に先立って実
行するようにすることも可能である。

【００２９】このようなスコアボードを用いた複数の命
令の同時実行の正当性のチェックを行うことにより、プ
ログラムの正当性を保ちながら複数の命令を同時に実行
することが可能となる。

【００３０】尚、同時実行可能な命令数が３つ以上であ
っても、原理的には上述した例と全く同様に作用し、プ
ログラムの正当性がチェックされながら複数の命令が同
時に実行されることになる。

【００３１】一方、前述したリソース競合分析器１１は
、例えば図５図に示すように構成される。

【００３２】このリソース競合分析器１１は、メインメ
モリ１　から並列に読み出される４つの命令を一端格納
する読出しバッファ３１を備え、この読出しバッファ３
１に格納した４つの命令をそれぞれキャッシュメモリ２
　に転送する機能を備えると共に、前記読出しバッファ
３１に格納した４つの命令をそれぞれ解析する４つの命
令デコーダ３２，３３，３４，４５　を備える。これら
の命令デコーダ３２，３３，３４，４５　は、各命令の
実行に使用する計算機リソース（演算ユニット）を調べ
、更に優先順位の高い命令においてその計算機リソース
（演算ユニット）が既に使用されることが決定されてい
るか否かを調べるものである。

【００３３】そして、最も優先順位の高い命令をデコー
ドする左端のデコーダ３２を除く他の命令デコーダ３３
，３４，３５は、その上位のデコーダ３２，３３，３４
のデコード出力結果を順に入力し、その命令が使用する
計算機リソースの競合を判定することになる。このよう
な判定によりリソースの競合が検出された場合、そのマ
ークビットに［１］が立てられることになる。そして付
加情報生成部３６は、前記各命令デコーダ３２，３３，
３４，３５　のデコード結果、および上述したリソース
競合判定結果（マークビット）に従い、前述した図２に
示すような付加情報を生成し、これを前記命令に付加し
てキャッシュメモリ２　に格納することになる。

【００３４】尚、前述した如く解析された各命令のデコ
ード結果をキャッシュメモリ２　に同時に格納しておく
ようにしても良いことは云うまでもない。このようにす
れば、命令の実行時にその命令を再度デコードすると云
う２重の手間を省くことが可能となる。

【００３５】また、上述した命令のデコード処理に際し
て、レジスタの依存関係を同時に調べることも可能であ
る。このようにしてこのフェーズでレジスタの依存関係
を調べておけば、命令実行時に前述したスコアボードを
用いた処理時には、別のタイミングにある命令間でその
正当性をチェックするだけで良くなるので、そのハード
ウェア構成の簡略化を図ることが可能となる。

【００３６】かくして上述したようにメインメモリ１　
からキャッシュメモリ２　への命令の転送時に、複数の
命令の同時実行可能性を判定し、また計算機リソースの
競合を判定するようにしておけば、例えば前述した分配
マトリックス９　を図６に示すように非常に簡単に構成
することが可能となる。即ち、命令バッファ１２に読み
出された複数の命令を前述した各命令についての付加情
報に従って複数の演算ユニットに分配するだけで良くな
るので、付加情報を解析する為のデコーダ４１，４２，
４３，４４とスイッチマトリックス４５だけにより、非
常に簡単なハードウェア構成により分配マトリックス９
を構築する実現することが可能となる。

【００３７】尚、上記スイッチマトリックスの各ゲート
は、命令バッファ１２に格納された命令とその付加情報
、プログラムカウンタの値等を参照して、適宜その命令
実行タイミングで開成されることになる。この結果、時
間的なオーバーヘッドを招くことなく、簡易にして複数
の命令を、その命令の実行に用いられる演算ユニットに
それぞれ分配することが可能となる。

【００３８】次に、図７は、複数の命令を１命令ずつ実
行するための回路構成を示すもので、この回路では、命
令バッファ１２の付加情報のマークビット１２１　を１
命令ずつ実行するモード時に強制的にアサートするよう
にしている。

【００３９】この場合、５１はステータスレジスタで、
このレジスタ５１には、１命令ずつの実行モードを指示
するビット５１１　を有している。そして、このステー
タレジスタ５１のビット５１１　がアサートされると、
命令バッファ１２の付加情報のマークビット１２１　が
アサートされ、キャシュメモリ２　からの複数の命令は
、命令バッファ１２を介して分配マトリックス９　より
１命令ずつ各ユニットに供給されるようにしている。

【００４０】その他は、図１と同様であり、ここでの説
明は省略する。

【００４１】しかして、このようにすると、ステータス
レジスタ５１のビット５１１　により１命令ずつの実行
モードが指示されると、命令バッファ１２の付加情報の
マークビット１２１　がアサートされる。すると、キャ
シュメモリ２　からの複数の命令は、命令バッファ１２
を介して分配マトリックス９　より１命令ずつ取り出さ
れるようになり、これによりオブシェクトコードに変更
を加えることなく、複数の命令を１命令ずつ実行できる
ようになる。

【００４２】次に、図８は、複数の命令を１命令ずつ実
行するための他の回路構成を示すもので、この回路では
、リソース競合分析器１１で生成される付加情報のマー
クビット１１１　を１命令ずつ実行するモード時に強制
的にアサートするようにしている。

【００４３】６１はステータスレジスタで、このレジス
タ６１には、１命令ずつの実行モードを指示するビット
６１１　を有している。この場合、レジスタ６１のビッ
ト６１１　がアサートされると、リソース競合分析器１
１で生成される付加情報のマークビット１１１　がアサ
ートされ、キャシュメモリ２　の付加情報２０１　のマ
ークビットがアサートされるようにしている。そして、
このキャシュメモリ２　の付加情報２０１　のマークビ
ットがアサートされると、命令バッファ１２の付加情報
のマークビット１２１　がアサートされ、キャシュメモ
リ２　からの複数の命令は、命令バッファ１２を介して
分配マトリックス９　より１命令ずつ各ユニットに供給
されるようにしている。

【００４４】その他は、図１と同様であり、ここでの説
明は省略する。

【００４５】しかして、このようにすると、ステータス
レジスタ６１のビット６１１　により１命令ずつの実行
モードが指示されると、リソース競合分析器１１で生成
される付加情報のマークビット１１１　がアサートされ
、キャシュメモリ２　の付加情報２０１　のマークビッ
トがアサートされる。すると、命令バッファ１２の付加
情報のマークビット１２１　もアサートされるようにな
り、キャシュメモリ２　からの複数の命令は、命令バッ
ファ１２を介して分配マトリックス９　より１命令ずつ
取り出されるようになり、これによりオブシェクトコー
ドに変更を加えることなく、複数の命令を１命令ずつ実
行できるようになる。

【００４６】なお、本発明は、上述した実施例に限定さ
れるものではない。例えば、キャッシュメモリの構成を
変更し、命令を分解してリソース毎に各命令を振り分け
てしまった後に、各命令をキャッシュメモリに登録する
ようにしても良い。このようにすれば、命令実行時のデ
コード処理を極めて簡単化することが可能となり、デコ
ード処理の複雑さに伴うオーバーヘッドを解消すること
が可能となる。

【００４７】またキャッシュメモリが階層的に設けられ
るようなシステム構成の場合には、リソースの割り当て
や実行の可能性判断等を、例えばプロセッサに対して１
番近いキャッシュメモリに命令を転送する際に行うよう
にすれば、その効果が十分に発揮される。

【００４８】また、上述した処理制御は、例えば命令語
長が長く、同一のフィールドを複数のリソースがそのコ
ードによって共有するような場合にも有効である。更に
は複数の命令に対する同時実行可能性の判定結果に従い
、プログラムの意味が変わらない範囲でその命令の実行
順序を組み替えるような機能を持たせることも可能であ
る。

【００４９】その他、本発明は、上記実施例にのみ限定
されず、要旨を変更しない範囲で適宜変形して実施でき
る。

【００５０】

【発明の効果】本発明によれば、一般的な計算機との間
でコンパチビリティを保ちながら複数の命令を同時に実
行可能にした状態で、命令バッファの付加情報のマーク
ビットまたはリソース競合分析手段によりの生成される
付加情報のマークビットを強制的にアサートすることに
より、複数の命令を１命令ずつ実行させるようにでき、
各種命令に対して効率のよい処理が期待できるとともに
、デバック環境のよいスーパースカラが実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成を示すブロック図
。

【図２】複数の命令に対して付加される付加情報のフォ
ーマットを示す図。

【図３】スコアボードの構成例を示す図。

【図４】スコアボードの情報に従う命令実行の動作例を
示す図。

【図５】リソース競合分析器の構成例を示す図。

【図６】分離マトリックスの構成例を示す図。

【図７】複数の命令を１命令ずつ実行するための回路構
成を示す図。

【図８】複数の命令を１命令ずつ実行するための他の回
路構成を示す図。

【符号の説明】

１…メインメモリ、　２…キャッシュメモリ、３，４，
〜　８…演算ユニット、　９…分配マトリックス、１１
…リソース競合分析器、１２…命令バッファ、１３，１
４…レジスタ、　１５，１６…スコアボード、２１…レ
ジスタ、２２，２３，２４，２５　…判定回路、３１…
読み出しバッファ、　３２，３３，３４，４５…デコー
ダ、３６…付加情報生成部、　４１，４２，４３，４４
…デコーダ、４５…スイッチマトリックス、５１、６１
…ステータスレジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　メインメモリから読み出される複数の
   命令を一時記憶する為のキャッシュメモリと、このキャ
   ッシュメモリに一時記憶される上記複数の命令の同時実
   行の可能性を判定する手段と、命令の種類に応じてその
   命令の実行に必要なリソースを割り当てる手段とを具備
   し、複数の命令を同時に実行可能にした電子計算機にお
   いて、上記キャッシュメモリから読み出される複数の命
   令を格納する命令バッファの付加情報のマークビットを
   強制的にアサート可能にして、上記命令の実行に必要な
   リソースを割り当てる手段により上記複数の命令を１命
   令ずつ実行させることを特徴とする電子計算機。
2. 【請求項２】　　メインメモリから読み出される複数の
   命令を一時記憶する為のキャッシュメモリと、このキャ
   ッシュメモリに一時記憶される上記複数の命令の同時実
   行の可能性を判定する手段と、命令の種類に応じてその
   命令の実行に必要なリソースを割り当てる手段とを具備
   し、複数の命令を同時に実行可能にした電子計算機にお
   いて、上記メインメモリから読み出される複数の命令の
   競合を分析するリソース競合分析手段により生成される
   付加情報のマークビットを強制的にアサート可能にして
   、上記命令の実行に必要なリソースを割り当てる手段に
   より上記複数の命令を１命令ずつ実行させることを特徴
   とする電子計算機。