JPH03177924A - 複数のマイクロプログラム制御式処理装置を備えるプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、情報処理システムの分野に関するものであり
、特に、これらのシステム中で使用されるプロセッサの
１実施態様に関するものである。

従来の技術 通常、情報処理システムは、１つまたは複数の周辺サブ
システムと通信することのできる中央サブシステムを備
える。この中央サブシステムは、例えば、バスによって
、中央メモリ及び１つまたは複数の入力／出力装置に接
続された１つまたは複数のプロセッサによって構成され
ている。この入力／出力装置によって、中央サブシステ
ムと周辺サブシステム間での通信が可能である。

各プロセッサの機能は、中央メモリに含まれるプログラ
ム命令を実行することである。そのため、プロセッサは
、情報処理に必要な命令及びデータにアクセスするため
に、メモリにアドレッシングする手段を備える。これら
の命令及びデータへの平均アクセス時間を短縮するため
に、通常、プロセッサは、中央メモリとプロセッサの処
理装置との間でバッファとして働くキャッシュメモリを
備える。

小さいシステムの場合、最近のＶ　Ｌ　Ｓ　Ｉ　（Ｖｅ
ｒｙしａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ）
技術では、プロセッサの処理装置は、全部、１つの集積
回路、すなわち、チップに集積化される。しかし、より
強力なプロセッサでは、集積度を確実に大きくしても、
同一プロセッサの回路を複数の集積回路に分割しなけれ
はならない。このため、プロセッサは、各々が１つまた
は複数の集積回路に対応する複数の機能装置に二次分割
される。従って、プロセッサの各集積回路は、プロセッ
サが実行することのできる機械命令の実行を助ける、専
門化された処理装置を備える。各処理装置は、当然、キ
ャッシュメモリを介して中央メモリと通信できなければ
ならない。さらに、選択された機能のフォーマットによ
って、これらの装置と通信を可能にする特定のリンクを
備える必要がある。

プロセッサの各装置に含まれる処理回路のセットは、通
常、多くの場合「コマンドブロック」と呼ばれるコマン
ド部と一般に「データバス」とよばれる処理部とに分割
される。コマンドブロックは、受けた命令に応じて、ア
ドレッシング回路とデータバスをドライブする。アドレ
ッシング回路は、キャッシュメモリに、情報とオペラン
ドの処理装置への転送とこれらの回路によって処理され
た結果のキャッシュメモリへの転送の両方をドライブす
るコマンドを与える。

大きな命令セットを有するプロセッサの場合、マイクロ
プログラミング技術は、一般に、コマンドブロックに使
用される。また、コマンドブロックは、主に、マイクロ
プログラムメモリと組み合わされたハードワイア化マイ
クロシーケンサを備える。実行されるべき命令の演算コ
ードとプロセッサの論理値に応じて、このマイクロシー
ケンサは、通常、各サイクルで、マイクロプログラムメ
モリのアドレッシングを実行する。メモリは、その出力
で、マイクロプログラムワードを出力し、このマイクロ
プログラムワードは各回路へのコマンド信号の送信をト
リガする。コマンドブロックは、また、特に、最適化が
望まれる機能をより速く実行するために、完全にハード
ワイア化された回路を備える。

プロセッサのマイクロプログラム制御式のコマンドブロ
ックを製造する通常の解決方法は、この機能専用の装置
を備えることできる。この時、コマンドブロックは、通
常、１つまたは複数の外部マイクロプログラムメモリと
組合わされた集積回路の形態で実現されるこの装置内に
完全に内蔵される。「分布制御格納アーキテクチャ（Ｄ
ｉｓｔｒｉｂｕｔｅｄＣｏｎｔｒｏｌ　５ｔｏｒｅ　Ａ
ｒｃｈｉｔｅｃｔｕｒｅ）　Ｊと題されたヨーロッパ特
許出願第８５／１１３２０７．６号、公開番号ＥＰ−Ａ
−１８７６１（１９８６年４月２３日〉が、このような
コマンドブロックの例として挙げられる。

この解決方法では、各処理装置は、コマンドブロック内
に集中された方法でコマンドされる。その結果、各装置
は、各瞬間に、同じマイクロ命令の実行を助ける。プロ
セッサの各処理装置は、プロセッサの機能のセットの分
割に対応することが分かっている。

例えば、第１の装置は、アドレッシング機能に割り当て
られる。別の装置は、論理及びデジタル及び１０進法演
算処理機能に割り当てられ、第３の装置は浮動少数点演
算に割り当てられる。この型の機能フォーマットでは、
命令、すなわち、組み合わされたマイクロプログラムの
実行は、通常、これらの３つの装置の同時の有効な作動
を必要としない。例えば、命令が、プロセッサのレジス
タの内容にメモリ内に含まれたオペランドを加え、この
レジスタ内に結果を配置することを含む時、その実行は
以下の段階からなる； １）命令によって決定される論理アドレスからオペラン
ドの実アドレスを計算、 ２）メモリのアドレッシング、計算装置へのオペランド
のロード、及び、演算の実行、３）　　レジスタ内での
結果の書き込み。

この実施例では、第１段階では、アトレンジング装置だ
けが使用され、第２段階及び第３段階では、計算装置だ
けが使用されることが分かる。従って、１つの装置が作
動している時、他の装置はアクティブではなく、これは
装置の最適な使用ではない。

発明が解決しようとする課題 従って、本発明の目的は、最大自律性で作動することの
できる複数のマイクロプログラム制御式の処理装置を備
えるプロセッサを提供することによって、これらの装置
の使用を最適化し、特に、複数の装置が異なる命令を実
行するマイクロプログラムを同時に実行するパイプライ
ン処理を可能にして、上記の欠点を解消することにある
。

しかし、機能の最適化を最高にするためには、コマンド
ブロックの集中の不在が引き起こす問題点を解決しなけ
ればならない。

特に、各装置は、各命令の始まりと終わりを検出しなけ
ればならないのはもちろんだが、パイプライン方式では
、複数の装置で、異なる命令が同時に実行されなければ
ならないので、また、各瞬間に、進行中の命令によって
決定されたその特定のマイクロプログラムを実行できる
かどうかを決定しなければならない。

従って、各装置のマイクロプログラムが所定の順序で実
行される、それらの命令に対応する正確な機能が適切に
実行されるように、各装置のマイクロプログラムを同期
化する機構を備える必要がある。

課題を解決するための手段 そのため、本発明の主題は、プロセッサの機能のセット
を分担する複数のマイクロプログラミングの処理装置を
備え、該処理装置は各々、上記プロセッサの機能のサブ
セットの実行に割り当てられており、上記処理装置はそ
の実行すべきプログラムの命令とオペランドを含むメモ
リ手段に接続されており、該処理装置の少なくとも１つ
は上記メモリ手段にアドレッシングして、上記命令及び
オペランドを得るアドレッシング装置である、データ処
理システム用プロセッサであって、そのプロセッサは、
上記処理装置が上記メモリ手段によって出力された命令
をデコードし、その命令によって決定される機能を自律
的に実行するそれら自体のコマンドブロックを備え、上
記マイクロプログラム制御式の処理装置は各々、該処理
装置で進行中の命令によって決定されたマイクロプログ
ラムの実行を許可または中断するための同期化手段を備
え、また、その同期化手段は、 −上記メモリ手段に含まれ、上記の実行に必要ナオペラ
ンドが上記処理装置に有効に入力されない時、 −または、上記処理装置によって予想され、別の処理装
置によって計算された結果が該処理装置に有効に入力さ
れない時、 −または、上記処理装置で計算された結果が、該処理装
置またはこの結果を受けるための上記メモリ手段に有効
に転送されない時、 その実行を中断することを特徴とするプロセッサである
。

機能フォーマット及び処理装置数とは無関係に、上記の
ように定義された同期化手段は、プロセッサの動作に極
めて大きな柔軟性を与える。既に指摘したように、命令
の実行は、複数の連続した段階に二次分割される。各段
階での処理は、選択された機能フォーマットに応じて所
定の処理装置に限定される。命令の型に応じて、処理装
置で実行されるべき段階は、メモリに含まれるオペラン
ドを得ることまたは同じ命令の前段階で別の処理装置で
計算された結果を得ることが必要なことがある。ここで
提案された同期化は、オペランドと結果の交換を観察す
る機構に基づくものであり、それによって、確実に、各
処理装置や各段階で、その段階に割り当てられた、所定
の命令に関する演算は、同じ命令の先行する段階が実際
に実行されないと実行されないようにする。また、予想
されたオペランドまたは結果を処理装置が実際に受けた
時は、その演算を実行しない。各処理装置では、この機
構は、また、その処理装置内で実行される必要があり、
先行する命令に関する全部の演算を、進行中の命令の実
行が許可される前に実際に実行することを確実にする。

また、先行する命令の間に処理装置によって転送される
べきであった結果が実際に送られ、そのアドレスによっ
て受ケ取られた場合は、確実に実行する。

この同期化を実現するためには、様々な解決方法が考え
られる。しかし、命令の段階への二次分割は、機能フォ
ーマットと同期化機構自体を考慮しなければならないこ
とをは明らかである。このため、各処理装置に備えられ
たマイクロプログラムは、これらの制限から由来するあ
るマイクロプログラミングの規則に応じて処理されなけ
ればならない。

これらの規則の適用は、マイクロプログラミングの当業
者には理解の範囲にあるので、ここでは詳細に説明しな
い。

本発明は、好ましくは、処理装置とメモリ間で分担され
たリソース（資源）を最適な使用を試みることによつい
て実現される。これらのリソースは、主に、データ交換
のためのリンクを備える。

また、これらのリンクが、特に、結果とオペランドが同
じ瞬間に転送されるパイプライン方式で動作中に予想さ
れる同時の演算を全て許可することは適切である。

そのために、本発明の好ましい実施態様では、プロセッ
サは、また、そのメモリ手段が、オペランドバスと呼ば
れる第１のバス、及び、結果バスと呼ばれる第２のバス
とのインターフェース手段を備え、その第１及び第２の
バスは、各々、そのオペランドを読出し、その結果を上
記メモリ手段に書き込むように働き、各処理装置は、第
１及び第２のインターフェースを介して各々上記オペラ
ンドバス及び結果バスに接続されており、各処理装置は
、上記オペランドバスと組み合わされた第１の所有権イ
ンジケータを受け、検出する手段と、この第１の所有権
インジケータを他の処理装置に送る手段と、上記結果バ
スと組み合わされた第２の所有権インジケータを受け、
検出する手段と、この第２の所有権インジケータを他の
処理装置に送る手段とを備え、上記処理装置は、上記の
第１及び第２のインジケータを各々送ることを可能にす
る第１及び第２の制御リンクを介して互いに接続されて
おり、処理装置によるオペランドの有効な受取条件の１
つはその処理装置による上記第１のインジケータの検出
であり、処理装置による結果の有効な送り条件の１つは
その処理装置内での第２のインジケータの検出であるこ
とを特徴とする。

この実施態様では、オペランドバスと結果バスは別々で
あるが、各々、処理装置間で分配されている。組合わさ
れた所有権インジケータによって、ある時には１つの処
理装置だけが、問題のバスの所有権者または使用権獲得
者である。また、そのオペランドバスは、所有権受取機
構によって管理されるが、結果バスは所有権送り機構に
よって管理される。これらの配置によって、処理装置間
で衝突ないし抵触がおこる危険を防ぎ、オペランドの有
効な受取と結果な有効な送りに基づく同期化条件の各処
理装置での検出を単純化することができる。

一般に、オペランドを提供するキャッシュメモリは非同
期機能を有し、この機能は、肯定応答信号の処理を必要
とし、それによって、前段でアドレッシングされたデー
タがメモリ出力として使用できることを外部に知らせる
。この送り通知信号は、または、同期化条件として役立
つ。

本発明の１実施態様では、プロセッサは、また、上記メ
モリ手段が上記オペランドバスに組み合わされたオペラ
ンド送り通知リンクを介して処理装置に接続され、該メ
モリ手段がオペランドを送る時これらのリンクを介して
オペランド送り信号を転送する手段を備え、各処理装置
は、上記オペランド送り信号を受ける手段を備え、処理
装置によるオペランドの他の有効な受取条件はその処理
装置による予期された送り信号の検出であることを特徴
とする。

同様に、結果の有効な送り条件は、他の処理装置または
キャッシュメモリによって送られた使用可能信号に応じ
て処理装置内で決定される。

また、結果の有効な受取条件を決定するためには、送り
通知信号及び受取装置信号が与えられ、これらの信号の
両方が結果を送る処理装置によって送り出されている。

この実施態様では、プロセッサは、上記処理装置が結果
バスに組み合わされた、結果が送られたことを通知する
リンクによって互いに接続されており、該処理装置はこ
れらのリンクを介して結果送り信号と受取装置信号を交
換する手段を備え、上記結果送り信号及び受取装置信号
は、上記所有福音装置が上記結果バスを介して上記受取
装置信号によって同定された処理装置にデータを送る時
、上記結果バスの所有権音処理装置によって送り出され
、上記の処理装置による結果の有効な受取条件は　結果
送り信号の検出とその処理装置の識別と上記受取装置信
号との一致であることを特徴とする。

本発明のその他の特徴及び利点は、添付図面を参照して
説明する以下の実施例によって、より明らかとなろう。

実施例 第１図のシステムは、複数のプロセッサＣＰＵを備えて
おり、ＣＰＵ＋は中央メモＩＪＭＵ及び入力／出力装置
ｌ０ＵＩと互いに通信できるようにシステムバスに接続
されている。プロセッサＣＰＵ＋と入力／出力装置ＩＯ
Ｕ、の数は、中央メモＩＪＭＵを構成するメモリモジュ
ールの数と同様に、変更することができる。これらの全
部の素子が、入力／出力装置１０　Ｕ　＋によって周辺
サブシステム（図示せず）と通信することのできる情報
処理システムの中央サブシステムと呼ばれるものを形成
している。

第１図では、破線で囲んだＣＰＵブロック内にプロセッ
サの１つの主な構成要素をより詳細に図示した。このプ
ロセッサは、破線で囲んだキャッシュメモリＣＡによっ
てシステムバスＳＢに接続されている。このキャッシャ
メモＩＪｃＡは、中央またはメインメモＩＪＭＵとプロ
セッサの実行装置ＥＡＤ、ＢＤＰＳＦＰＰとの間のバッ
ファの役割を果たす。キャッシュメモ’ＪＣＡは、主に
、容量が中央メモリＭＵより小さいメモリ回路ＤＡＴと
一方でシステムバスＳＢとのインターフニスを、もう一
方で実行装置ＥＡＤ、ＢＤＰ及びＦＰＰを管理する制御
器ＤＩＲを備える。これらの装置と制御器は、ＶＬＳ　
Ｉチップとして実現される。メモリ回路ＤＡＴは、デー
タ線ＤＴＳによってシステムバスＳＢとデータを交換す
る。制御器ＤＩＲは、アドレス線ＡＤＳとコマンド線Ｃ
ＤＳを介して、バスＳＢと通信する。

１実施態様の非限定的な実施例としては、実行装置の１
つＥＡＩ）は、特に、キャッシュメモＩＪ　ＣＡから命
令とオペランドを得るためのアドレス指定動作に割り当
てられている。実行装置ＥＡＤは、また、計算された実
アドレス信号を運ぶアドレス線ＡＤによって、制御器Ｄ
ＩＲに接続されている。

装置ＥＡＤ及び制御器ＤＩＲは、また、接続された制御
線ＣＤ−ＡＤを介するアドレス制御信号によって、動作
的に互いに接続されている。これらアドレス及び制御信
号は、制御器ＤＩＲで考慮されて、次に、アドレス線Ａ
ＤＲ及び内部制御線ＣＤＲを介して、メモリ回路ＤＡＴ
にコマンドする。

この情報によって、メモリ回路ＤＡＴは、線ＣＢによっ
て、実行装置ＥＡＤＳＢＤＰ、ＦＰＰと命令、オペラン
ド及び結果を交換することができる。

本発明によるプロセッサは、自律的にそれ自体のマイク
ロプログラムを実行することのできる実行装置を備えて
いるので、これらの装置は制御線ＣＤ−ＣＢを介して、
これらの装置で実行される演算の同期化とコヒーレンス
が可能なように、互いに接続されている。図示した実施
例では、実行は、各々、以下の機能を果たす３つの装置
で行われる。

−ＥＡＤは、仮想アドレスの実アドレスへの翻訳と、キ
ャッシュメモリのアドレアス指定を実行し、−ＢＤＰは
、２進法及びｌＯ逆進法計算を実行し、−ＰＰＰは、浮
動少数点計算（科学用計算）を実行する。

本発明は、この特定の機能形式に限定されるものではな
い。また、第１図は、クロック回路と組合わされた保守
装置を示していない。

実行装置が互いに、また、キャッシュメモリと交換する
情報及び信号の特定の役割の他に、第１図のシステムは
、従来のシステム同様に機能を果たす。従って、その機
能の公知の側面について説明する必要はないので、以下
の説明は、本発明に直接関連した側面について行う。

以下に説明する実施態様は、まず、キャッシュメモリの
固有のインターフェースと実行装置の対応するインター
フェースと組み合わされた結合とによって実現されてい
る。第２図及び第３図を参照して、これらの要素を説明
する。

第２図には、キャッシュメモＩＪｃＡを図示した。

このキャッシュメモリＣＡは、線ＡＤ及びＣＤ−ＡＤに
よってＥＡＤに接続された制御器ＤＩＲとメモリ回路Ｄ
ＡＴとを備える。キャッシャメモリＣＡは、破線内に図
示した１組のインターフェースＩＣＵと３つのバスｌＮ
５Ｔ、ＯＰＥ、ＲＥＳと各々３つの実行装置が接続され
ている、組合わされた制御線ＣＤ−ｌＮ５Ｔ、、ＣＤ−
０ＰＥＳＣＤ−ＲＥＳを介して３つの実行装置と通信し
ている。

バスｌＮ５Ｔは、メモ！ＪＤＡＴと実行装置間の命令転
送に割り当てられている。メモＩＪＤＡＴの出力ＤＴ○
は、命令バッファＩＢとジャスティファイすなわちシフ
タ回路とによってバスｌＮ５Ｔに接続されている。

バスＲＥＳ及びＯＰＥは、各々、結果及びオペランドの
転送に割り当てられている。これらのバスは、バッファ
ＯＢ及び○Ｂ２及びジャスティファイすなわちシック回
路を介してメモＩＪＤＡＴの出力ＤＴ○と入力ＤＴＩに
接続されている。バッファＩＢ、ＯＢＩ、ＯＢ２は、制
御器ＤＩＲの読出しコマンドＣＤＲによって、メモリＤ
ＡＴからロードされる。また、メモリＤＡＴの入力ＤＴ
Ｉと出力ＤＴ○は、各々、入力バッファＥＤＩと出力バ
ッファＥＤＯを介してシステムバスＳＢにデータ線ＤＴ
Ｓに接続されている。

バッファＩＢ、ＯＢＩ、ＯＢ２、ＥＤＯｌＥＤＩは、各
々、制御器ＤＩＲによって提供される信号ＣＤ１Ｂ、Ｃ
Ｄ−〇Ｂ１、ＣＤ−○Ｂ２、ＣＤ−ＥＤ○及びＣＤ−Ｅ
ＤＩによってコマンドされる。これらの信号は、メモＩ
ＪＤＡＴへのまたはメモＩＪＤＡＴからのデータ転送の
際、及び、実行装置へのまたは実行装置からのデータ転
送の際、これらのバッファの種々のレジスタの読出しま
たは書き込みを選択するのに役立つ。

システムバスＳＢに関する内部動作のためのキャッシュ
メモリの機能は、大部分は従来のままである。しかし、
アドレス指定装置ＥＡＤによって出力されるアドレス情
報及び組合わせたコマンドを制御器ＤＩＲが考慮して、
入力されたアドレスに対応するデータが実際にメモリＤ
ＡＴ内にあるかどうかを内部連想メモリ　（辞書と呼ば
れる）内で検索することをを思い出すのは有効である。

対応するデータが存在する場合は、制御器ＤＩＲはメモ
リＤＡＴに直接アドレス指定して、読出しまたは書き込
み動作を命令する。存在しない場合（ｒＭＩｓｓＪの場
合〉、制御器は、線ＡＤＳ及びＣＤＳによって各々転送
されるアドレス信号及び制御信号によって、中央メモリ
ＭＵ内で読出し動作をトリガする。メモＩＪＤＡＴの更
新が終了すると、処理装置とのデータの交換が通常の方
法で再開始する。

これらの更新動作は、処理装置にはわからないことに注
目すべきである。更新動作は、制御器ＤＩＲによって処
理装置に送られた閉塞信号ＢＵＳＹの存在によって示さ
れるだけである。

本発明のある実施態様の特徴は、キャッシュメモリと処
理装置との間の交換に関するものである。

これについては、第４図を参照して説明するが、まず、
実行装置の組織について記載する。

第３図は、アドレス指定装置ＥＡＤを含む第１のサブア
センブリを概略的に図示したものである。

前記のリンクＡＤ、ｌＮ５Ｔ、ＯＰＥ、ＲＥＳはこの図
面に図示されている。これらのリンクは、各々、バッフ
ァ６．５．７．８及び９によって、アドレス指定装置に
接続されている。これらのバッファは、−時的に、アド
レス、命令、オペランド、入力された結果、及びこの装
置がキャッシュメモリまたは他の装置と交換する出力す
べき結果を一時的に格納する。

他のマイクロプログラム制御式の装置と同様に、この装
置は、２つの大きな部分、すなわち、制御部またはコマ
ンドブロックｌと、動作部またはデータバス４に分割さ
れる。

コマンドブロック１は、ハードワイア部分３と結合され
たマイクロプログラムの実行部２を備えるこれらの部分
は、互いに協働して、受けた命令の実行を管理し、通常
、マイクロソフトウェアまたはマイクロプログラミング
及びハードウェアに特に限定された「システム」動作を
実行する。

データバス４は、通常、ハードワイアオペレータとレジ
スタを備える。これらは、ソフトウェアに分かっていて
もいなくもよいが、命令を実行するために必要である。

これらのリソースは、コマンドブロック１が出力した信
号によって制御される。

コマンドブロック１は、また、アルゴリズムチャネルＡ
ＬＧ○として公知の追加のバスに接続されている。この
バスには、他の装置が接続されている。制御線ＣＤ−Ａ
ＬＧ○と結合されたこのバスについては後段で説明する
。

他の実行装置ＢＤＰ、ＰＰＰは、第３図に図示したアド
レス指定装置と類似の組織を有する。但し、これらの装
置ＢＤＰ及びＦＰＰは、線ＡＤ及びＣＤ−ＡＤに接続さ
れたバッファアドレス指定インターフェース６が存在し
ない点で、アドレス指定装置ＥＡＤとは明らかに異なる
。また、装置ＥＡＤだけが、第３図のデータバスブロッ
ク４内に破線で囲んだ特有の回路１０を備える。この回
路は、その演算部で実アドレスを計算するためのもので
ある。これらの異なる機能を考慮すると、３つの実行装
置は異なるマイクロプログラムを内蔵し、各々が対応す
る特定のマイクロ機能をデコードする手段を備える。

上記の実施例では、プロセッサの機能のセットは、以下
のように、３つの装置ＥＡＤ、ＢＤＰ、ＰＰＰに分割さ
れている； −ＥＡＤは、アドレス展開に割り当てられており、それ
によって、受けた命令のアドレスフィールドの関数とし
て仮想アドレスを計算することができる。この装置は、
これらの仮想アドレスを実アドレスに翻訳し、コマンド
と実アドレスをキャッシュメモリに転送する。この動作
は、バスｌＮ５Ｔによる３つの装置への命令の同時ロー
ド、または、バスＯＰＥを介してオペランドを必要とす
る装置にオペランドを送ることをトリガする。ＥＡＤは
、また、そのアドレッシング機能によって、メモリに他
の装置に処理され、バスＲＥＳを介して転送された結果
を書き込む動作に産科する。もう１つの重要な機能は、
ロードされる命令の管理である。

これらの機能を実行するために、データバス４は、ペー
スレジスタＢＲ，汎用レジスタＧＲ，命令カウンタＩＣ
及び複数の作業用レジスタＷＲを備える。また、第１の
加算器を備えており、ペースレジスタの内容、汎用レジ
スタの１つの内容及びその時に実施されている命令によ
って提供されるディスプレイスメント値から仮想アドレ
スを計算する。第２の加算器は、特に、命令カウンタの
更新に割り当てられている。また、データバスは、仮想
アドレスの実アドレスへの翻訳を速くする回路ＡＣを備
える。

一実行装置ＢＤＰは、また、汎用レジスタと作業用レジ
スタだけでなく、２進数加算器、乗算器、プール演算子
、シフト器及び１０進数加算器等のある特殊化された演
算子を備える２進数及び１０進数計算装置である。これ
らのリソースは、実行すべき命令によって決定された１
０進数−２進数演算を実行するだけでなく、また、アド
レッシング装置ＥＡＤのデマンドによって、インデック
ス計算等の補助計算を処理して、制御の条件付き転送命
令の場合、アドレッシング、すなわち、制御条件の転送
の計算を実行することもできる。

−実行装置ＰＰＰは、浮動少数点でフォーマット化され
たオペランドに関する加算、減算、乗算及び除算の演算
を可能にする科学用計算装置である。

そのデータバスは、大容量科学用及び作業用レジスタ及
び上記の演算の実行を割り当てられた高性能演算子を備
える。装置ＰＰＰは、また、数の２進数表示を浮動少数
点表示に変換し、逆に、浮動少数点表示を２進数表示に
変換する手段を備えるのはもちろんである。従って、装
置ＰＰＰは、科学的命令を実行することができ、また、
装置ＢＤＰのデマンドによって、複素数の乗算または除
算のような演算の補助処理に割り当てられている。

各装置は、実行すべき命令に対応する特定のマイクロプ
ログラムを自発的に実行することができるようにマイク
ロプログラミングされているので、各コマンドブロック
は、それ自体のマイクロプログラムメモリ、それ自体の
マイクロシーケンスレジスフ及び組み合わされた論理回
路のセットを備える。これらの要素は、後段で、第５図
を参照して、詳細に説明する。

複数の装置によって分担されているこのマイクロプログ
ラミングは、３つの装置内で同時に実行されるマイクロ
プログラムを同期化する手段を備える。この同期化は、
制御線ＣＤ−ｌＮ５Ｔ、ＣＤ−ＯＰＥ、ＣＤ−ＲＥＳ及
びＣＤ−ＡＬＧ○によって実施される。これらの結合と
その機能について、第４図を参照して、詳細に説明する
。

第４図の右側部分を見ると、線ＣＤ−ＡＤＳＣＤ−ＩＮ
ＳＴＳＣＤ−〇ＰＥ及びＣＤ−ＲＥＳに組合わされた制
御器ＤＩＲのインターフェースが図示されている。この
図面の左側部分には、実行装置の１つＵｌに対応するイ
ンターフェースが図示されており、このインターフェー
スには、アルゴリズムチャネルＡＬＧＯと組合わされた
制御インターフェースＣＤ−ＡＬＧ○が追加されている
。

図面を複雑にしないために、１つの装置Ｕ１だけを図示
したが、この装置は、ＥＡＤＳＢＤＰまたはＦＰＰのい
ずれでもよい。便宜上、他の装置をＵ２及びＵ３と呼ぶ
。しかし、装置ＥＡＤの特定の役割を与えられると、そ
のインターフェースの部分は、その装置（Ｕ１＝ＥＡＤ
）に特有なものであり、他のインターフェースは他の装
置（Ｕｌ＝ＢＤＰ／ＦＰＰ）に特有なものである。

ＥＡＤによってコマンドされるメモリＤＡＴのアドレッ
シング動作は、線ＣＤ−ＡＤを使用する。

この線は、ＥＡＤが対応するコマンド信号を送るのを可
能にするコマンド線ＣＭＤを備える。コマンド信号ＣＭ
Ｄは、キャッシュメモリによって行われるある動作、す
なわち、メモリアクセスを初期化するのに役立つ。これ
らの動作のためのコマンドのセットは、複数のＣＭＤ線
によって運ばれる複数のビットに渡ってエンコードされ
る。与えられるべきコマンドとして、以下のものが挙げ
られる。すなわち、命令読出しコマンドＣｌｌＲ１また
はオペランド読出しコマンドＩＯＲ，オペランド書き込
みコマンドＩＯＷ、及び動作を中断させ、前段で中断さ
れた動作を再開始させるコマンドである。これらのコマ
ンド線は、キャッシュメモリに、アドレスの補数として
、読出しまたは書き込みコマンドに含まれるバイト数を
指示する長さインジケータ線ＬＧに組合わされている。

他の線は、アドレス有効化信号、末端信号、また、コマ
ンドを有効化する信号（図示せず〉、及び、例えば、ｒ
ＭＩｓｓｊ後中央メモリから再ロードする場合、キャッ
シュメモリがコマンドを実行する用意ができているかど
うかをＥＡＤに指示するＤＩＲによって送られる閉塞信
号ＢＵＳＹＤ　　Ｊの補数の信号を運ぶ役割を果たす。

命令バスｌＮ５Ｔと組合わされた信号ＣＤ−ｌＮ５Ｔの
中には、アドレッシング装置ＥＡＤにだけ関するものが
ある。すなわち、キャッシュメモリが命令を送っている
ことをＥＡＤに知らせる信号である、ＤＩＲによって送
られるｌＮ５Ｔ−５ＥＮＤ、前段で送られた命令が有効
に入力されたことをキャッシュメモリに知らせる信号で
ある、ＥＡＤによって送られるｌＮ５Ｔ−ＧＯＴ、命令
読出しコマンドＣＩＩＲがキャッシュメモリに送られて
いることを他の装置ＢＤＰ、ＰＰＰに知らせる信号であ
るＩＩＲである。制御有効化線ＢＲＶＡの転送は、その
３つの装置と制御器を互いに接続する。信号ＢＲＶＡは
、装置ＢＤＰまたはＦＰＰの１つによって送られ（制御
命令転送の場合）他の装置及び制御器ＤＩＲに、制御の
条件付き転送が有効であるかどうかを指示する。信号Ｂ
ＲＶＡは、受けた装置及び制御器によって、アドレッシ
ング装置ＥＡＤによって送られた命令読出し初期化信号
ＣｌｌＲ５ＩＩＲを有効化するために使用される。また
、この３つの装置は、３つの命令終了実行線ＥＮＤＩＳ
ＥＮＤ２、ＥＮＤ３によって互いに接続されている。こ
れらの線を介して、装置Ｕ１、Ｕ２、Ｕ３は、それらが
各々他の２つの装置に進行中の命令の最後のサイクルを
実行する用意ができていることを知らせる信号ＥＮＤ１
、ＥＮＤ２、ＥＮＤ３を送ることができる。これらの信
号は、各装置で、命令の実行を同期化するのに役立つ。

オペランドバスＯＰＥと組合わされた制御線ＣＤ−０Ｐ
Ｅは、制御器ＤＩＲがバスＯＰＥを介して命令を送って
いることを３つの装置に知らせる信号を送ることのでき
る、オペランド送り通知線５ＥＮＤを備える。制御器Ｄ
ＩＲの３つの装置は、また、受取通知線ＧＯＴを介して
互いに接続されている。この受取通知線によって、各装
置は、送り信号５ＥＮＤに答えて信号受取通知をＤＩＲ
に送ることができる。転送のコヒーレンスを確実にする
。ために、受取装置は、それがバスＯＰＥの所有権看者
（特にマルチバイブレークＯＰＥ−Ｕｌ−ＯＷＮの論理
状態によって示される）でないと、すなわち、この装置
がバスＯＰＥを獲得しないと、信号Ｇ　ＯＴを有効に送
ることが出来ない。

所有権転送バスＯＰＥ−ＯＷＮは、３つの装置を互いに
接続して、オペランドバスの所有権を有する装置がこの
バスの新規な所有権者を指示することを可能にする。所
有権の変化が実行されなければならない時（状態パラメ
ータに応じて、所有者装置のマイクロプログラム内で生
じた状況〉、所有権者装置は、ＯＰＥ−○ＷＮを介して
、新規な所有権者装置の識別に応じてエンコードされた
信号を送る。これらの信号は、他の２つの装置によって
受け取られ、−（これらの信号のデコードによって）オ
ペランドバスの新規な所有権者と認められた受け取った
装置はこの状態を記憶しくＯＰＥ−Ｕ１−○ＷＮは１に
設定される〉、次に、受取通知信号ＧＯＴと所有権信号
ＯＰＥ−０ＷＮを送ることができる。要約すると、信号
ＣＤ−０ＰＥは、オペランドの受取のための所有権機構
を使用する。

オペランドバスとは異なり、結果バスＲＥＳは、送って
いる所有権機構によって管理される。結果バスの所有権
は、特に、各装置で、所有権マルチバイブレークＲＥＳ
−０１−ＯＷＮに論理状態によって示される。その論理
状態は、装置に結果を送るのを許可するか、禁止する。

この機構の実施には、以下のように定義される制御線Ｃ
Ｄ−ＲＥＳを使用する。キャッシュメモリの使用可能線
ＧＥＴは、制御器ＤＩＲを３つの装置に接続し、この制
御器によって、そのバッファ○Ｂ１または○Ｂ２の少な
くとも１つが空であることを示す使用可能信号を送るた
めに使用される。同様に、リンクＥＭＰＴＹは、３つの
接続を互いに接続して、結果バスの所有権者でない装置
（ＲＥＳ−Ｕｌ−○ＷＮ＝Ｏ）が他の装置、特に、結果
バスの所有権者である装置に結果を受ける用意ができて
いること、すなわち、それらの結果入力バッファ８（第
３図〉が空であることを知らせることを可能にする。結
果を送ることを知らせるためのＲＥＳ−ＣＡババスの線
は、その３つの装置と制御器ＤＩＲを互いに接続する。

線ＲＥＳ−ＣＡによって、結果バス所有権者は、結果送
り信号を送って、制御器ＤＩＲに、キャッシュメモリの
ための結果が送られたことを知らせることができる。こ
れらの３つの装置は、また、１つの装置から他の装置に
結果を送ることを知らせるための別のバス型の線ＲＥＳ
−ＣＰを介して、互いに接続されている。この線ＲＥＳ
−ＣＰは、アドレスバスＤＥＳＴに組合わされており、
このアドレスバスＤＥＳＴはまた３つの装置を互いに接
続している。このバスＤＥＳＴによって、送っているこ
がＲＥＳ−ＣＰによって信号化されている時、結果のア
ドレスを識別することを不可能にするエンコード信号を
運ぶことができる。線ＲＥＳ−ＣＡ。

ＲＥＳ−ＣＰ、ＤＥＳＴを介して信号を送ることは、所
有権マルチバイブレークの状ＩＲＥＳ−Ｕ１−ＯＷＮに
よって条件付けられている。また、状態ＲＥＳ−Ｕｌ−
○ＷＮは、また、結果バスの所有権転送バスＲＥＳ−○
ＷＮを介して所有権信号の変化の送ることを条件付ける
。バスＲＥＳ○ＷＮは、３つの装置を互いに接続して、
上記のバス０ＰＥ−ＯＷＮと同様に使用される。

アルゴリズムチャネルＡＬＧ○は、マイクロプログラム
の制御転送についての情報の交換のために使用される。

これらの装置の１つだけによって制御状態転送が決定さ
れる時制御マイクロ命令転送が装置のマイクロプログラ
ム中で使用されるという事実によって、このチャネルは
有効である。

従って、有効な制御転送を決定する装置は、他の装置に
、この特定のチャネルによって何が実施されるのかを知
らせなければならない。

所有権を送る機構は、また、アルゴリズムチャネルＡＬ
Ｇ○でも使用れる。チャネルａ１ｇｏの所有権者すなわ
ち使用権獲得者（ＡＬＧ○−Ｕｌ−ＯＷＮ＝１）は、マ
イクロプログラムの制御信号の転送を送ることを許可さ
れる。この種の送りの存在は、この情報を使用すること
のできる装置を別の装置に接続する線ＡＬＧ〇−３ＥＮ
Ｄを介して、制御条件送り信号の転送によって信号化さ
れる。この送りは、線ＡＬＧ〇−ＥＭＰＴＹを介して送
られるアドレスの使用可能の信号によって条件付けられ
る。当然、アルゴリズムチャネルの非所有権者すなわち
非使用権獲得装置（ＡＬＧＯ−Ｕｌ−○ＷＮ＝Ｏ）だけ
が、この使用可能信号を送る。また、オペランドバスと
結果バスの場合と同様に、アルゴリズムチャネルの所有
権すなわち獲得は、装置を互いに接続する所有権すなわ
ち使用権獲得転送線ＡＬＧ〇−ＯＷＮを介して、その所
有権者（ＡＬＧＯ−Ｕｌ−○ＷＮ＝０）によって変化さ
れる。装置ＥＡＤ及びＢＤＰだけがこの情報の交換を必
要とする単純化された場合、ＡＬＧＯ−３ＥＮＤ、ＡＬ
ＧＯ−ＯＷＮ及びＡＬＧ〇＝ＥＭＰＴＹは各々１つの線
によって構成されている。

装置とキャッシュメモリが交換することのできる上記の
信号によって、各装置は、自律的に、受け取った命令の
実行を管理することができる。当然、各装置にロードさ
れるマイクロプログラムは、これらの機構を考慮しなけ
ればならない。さらに、マイクロプログラムの実行中に
信号に応じて介入することのできる同期化回路が、コマ
ンドブロックのハードワイア部に備えられていなければ
ならない。

同期化回路について記載する前に、第５図及び第６図を
参照して、マイクプログラム制御式の部分の必須要素を
再度検討する。

第５図は、プロセスのセット、特に、各装置の制御ブロ
ックの動作をシーケンス化する原理を概略的に図示した
ものである。このシーケンス化は、２つの連続したフェ
ーズ、ＰＨＡＳＥＩ及びＰＨＡＳＥ２を決定するクロッ
ク信号ＣＫＩ及びＣＫ２によって実施される。１つのサ
イクルは、１つのフェーズｌと１つのフェーズ２の連続
によって定義される。第５図から明らかなように、１つ
の装置の回路は、機能的には、レジスタＲＯ１Ｒ１、Ｒ
２及び各々フェーズ１またはフェーズ２で測定されるＣ
ＬＩまたはＣｌ３型の論理または組み合わせ回路の直列
アセンブリとして示される。ＣＬＩ型の論理回路の出力
は、アクティブフェーズｌに対応するクロック信号ＣＫ
Ｉに同期化されたレジスタによって、Ｃｌ３型の下流論
理回路の入力に接続されている。同様に、Ｃｌ３型の回
路の出力は、ＣＫ２によって同期化されたレジスタＲ２
によってＣＬＩ型の下流の回路（図示せず〉の入力に接
続されている。従って、図示した回路の部分では、回路
ＣＬ１は、前段のフェーズ２の間にロードされたレジス
タＲ○に内蔵された入力信号に応じて、フェーズ１の間
アクティブである。下流の回路ＣＬ２は、前段のフェー
ズ１の間にロンドされたレジスタＲ１の内容に応じて、
次段のフェーズ２の間アクティブであり、その結果はク
ロック信号ＣＫ２によってレジスタＲ２にロードされる
。

第６図のマイクロプログラム制御式の部分は、主に、破
線で示したマイクロシーケンサ１１を備える。そのマイ
クロシーケンサの出力は、ＣＫ１によって同期化された
マイクロ命令アドレスレジスタＣ３−ＡＤ−１の入力に
接続される。このレジスタの出力は、マイクロプログラ
ムメモＩＪ　ＣＳの入力に接続される。レジスタＣ３−
ＡＤ−１は、また、ＣＫ２によって同期化されるレジス
タＣ３−ＡＤ−２の入力に接続される。このレジスタは
、実行されているマイクロ命令のアドレスを内蔵する働
きをする。メモリＣ８の出力は、マルチプレクサＭＵＸ
２によってレジスタＭＷの入力に接続されている。この
レジスタＭＷは、ＣＫ２と同期化され、通常、メモリＣ
３によって出力されるマイクロプログラム（またはマイ
クロ命令）ワードを内蔵する。レジスタＭＷの出力は、
コマンドブロックのハードワイア部分、及び、特にデコ
ーダ１３に接続されている。レジスタＭＷの連鎖フィー
ルドＥＮＣは、エンコードされた形で、各マイクロ命令
と組み合わされた連鎖マイクロ機能を含む。

連鎖フィールドＥＮＣに対応するレジスタＭＷの出力線
は、次のマイクロ命令のアドレス計算用のマイクロシー
ケンサ１１の回路１１Ａに接続されている。回路１１Ａ
は、また、その入力で、レジスタＣ３−ＡＤ−２の出力
に接続されている。また、回路１１Ａは、ハードワイア
部分３のサブアセンブリ１４から、制御条件のマイクロ
プログラム転送を示す信号ＢＣ１特に、バスＡＬＧ○か
ら来る信号を受ける。これらの条件は、内部及び外部パ
ラメータに応じて、フェーズ２で評価される。回路１１
Ａは、また、他の装置で発生した制御有効化信号ＢＲＶ
Ａを転送を受ける。

ＣＫ２によって同期化された現在の命令レイジスタｌＮ
５Ｔ−ＣＹ１は、実行されるべき命令を含む。その出力
は、ハードワイア部分３と、通常読出し専用メモリによ
って実現される初期化回路ＩＮＩＴの入力に接続される
。命令のオペレーティングコードＣ０ＤＯＰに応じて、
回路ＩＮＩＴは、マイクロプログラムの命令実行の第１
のマイクロ命令のアドレスを出力する。

マルチプレクサＭＵＸＩは、マイクロシーケンサ１１の
出力段を備える複数の入力を備える。第１の入力は、回
路１１Ａの出力に、第２の入力は回路ＩＮＩＴの出力に
接続されている。また、マルチプレクサＭＵＸＩは、そ
の入力で、例外（ＥＸＣＰ）のまたは特殊な事件（ＴＲ
ＡＰ）の場合、各々、マイクロプログラムを迂回させる
ことのできるＥＸＣＰ−ＡＤまたハＴ　ＲＡ　Ｐ　−Ｅ
　Ｄ等の特定のマイクロプログラムアドレス信号を受ケ
る。ハードワイア部３によってフェーズ２で評価された
制御信号の転送コマンド下で、次のフェーズ１の途中で
あるマルチプレクサＭＵＸＩは、実行すべきマイクロ命
令のアドレスを選択する。これは、命令の第１のマイク
ロ命令、迂回マイクロ命令、または、マイクロプログラ
ムの通常の実行中に回路１１Ａによって決定されるマイ
クロ命令であることがある。

マイクロ命令アドレスレジスタＣ３−Ａ５−１の出力は
、また、マイクロプログラムメモＩＪ　ＣＳの容量を拡
大するのに役立つ補助外部メモリＭＡに接続されている
。その場合、マイクロプログラムアドレスは、対応する
マイクロ命令が内部メモＩＪ　ＣＳ内に含まれているか
いないかを検出することのできる回路１２に入力される
。その補助メモリＭＡの出力は、また、マルチプレクサ
ＭＵＸ２の入力の１つに入力される。このマルチプレク
サＭＵＸ２は、内部メモリＣ８の出力または補助メモリ
ＭＡの出力を選択するように、回路１２によってコマン
ドされる。補助メモリＭＡは、装置と組み合わせられた
追加のメモリであるか、場合によっては、システムの中
央メモリであり、その１区域がマイクロプログラムのた
めに残されたものである。

マルチプレクサＭＵＸ２のもう１つの入力は、ハードワ
イア化マイクロ命令ＮＯＰを受けることができる。この
マイクロ命令の実行は、装置の論理状態を変化させない
。命令ＮＯＰは、装置を待たせる必要がある時、例えば
、補助メモリへのアクセスが内部メモリへのアクセスよ
り多くのサイクルを必要とする時、アクティブにされる
。

レジスタＭＷに含まれたマイクロ命令は、マイクロ命令
デコーダ１３によって装置の残りの部分に信号を提供し
、この装置の全部のリソースをドライブして、外部と交
換された信号を生成させる。

マイクロプログラミングによって提供された所有権信号
の帰属及び変化が特に発生するのうは、このデコード位
置である。

特に、このようにして、命令の実行の第１のマイクロ命
令は、バスＯＰＥ、ＲＥＳ及びＡＬＧ○の各所有装置を
決定する。

第６図のコマンドブロックは、大部分は、従来の型であ
り、従って、その機能は、当業者には周知である。故に
、その機能を全部詳細に説明する必要はない。しかし、
フェーズ２で命令レジスタｌＮ５Ｔ−ＣＹＩにロードさ
れた新規な命令は、各々、初期化回路ＩＮＩＴによって
デコードされることが思い出されるであろう。この初期
化回路ＩＮＩＴは、次のフェーズｌで、第１のマイクロ
命令アドレスを出力する。このアドレスに応じて、マイ
クロプログラムメモリＣ８は、次のフェーズ２で、第１
のマイクロ命令を出力する。そこから、装置のリソース
をコマンドする信号がドライブされる。この同一フェー
ズ２の間、このマイクロ命令のアドレスは、レジスタＣ
３−ＡＤ−２にロードされ、装置ｌＩＡがこのフェーズ
で処理された制御信号ＢＣの転送に応じて、次のマイク
ロ命令のアドレスを計算することができる。

シーケンス化の観点から、マイクロ命令のアドレス計算
は、「読出し」段階に対応するフェーズ１で実行され、
メモリＣ３内のマイクロ命令へのアクセスは「実行」段
階に対応するフェーズ２で実行される。この同じ「実行
」段階中に、レジスタＣ３−ＡＤ−２は、レジスタＣ３
−ＡＤ−１に含まれたアドレスでロードされ、マイクロ
シーケンサが次のマイクロ命令のアドレスを計算するよ
うに準備する。その結果、実行段階２のクロック信号Ｃ
Ｋ２が抑制されると、ＣＫ２で同期化されるレジスタは
変更されないので、マイクロシーケンサに提供される全
信号はその論理状態を無変化のまま維持する。

上記の説明によって、マイクロプログラムの同期化を実
施するために使用することのできる手段の説明を理解す
るのはより簡単になるであろう。

そのため、ここで、この同期化を実施する回路を図示し
た第７図を説明する。

第７図には、ＣＫ２によって同期化されるレジスタの１
つＲｉが図示されている。このレジスタは、３つの入力
を備えるＡＮＤゲート１９によってコマンドされる。２
つの入力は、クロック信号ＣＫ２及びマイクロ命令ＭＷ
に応じてデコーダ１３によって形成されたマイクロコマ
ンド信号ｍｆを備える。ＡＮＤゲート１９の第３の入力
は、マルチバイブレーク２０によって送られる信号Ｎ０
ＥＸ“を受ける。このマルチバイブレーク２０は、フェ
ーズ１で、論理回路１５．１６．１７．１８のセットに
よって出力される信号でロードされる。

第４図を参照して既に説明した回路１６．１７．１８の
入力信号は、ここでは、再度説明しない。しかし、これ
らは、サイクルのフェーズ１で評価されなければならな
いことに注意すべきである。

実行中のマイクロ命令のデコードによって得られた信号
ＯＰＥ−ＲＥＣＳＲＥＳ−ＲＥＣ，ＲＥＳ−３ＥＮＤは
、各々、装置がオペランドを期待している時（ＯＰＥ−
ＲＥＣ）　、装置が結果を拡大している時（ＲＥＳ−Ｒ
ＦＣ）　、及び装置が結果を送ろうとしている時（ＲＥ
Ｓ−３ＥＮＤ）、論理値ｌとみなされる。

論理回路１５は、Ｎ０Ｔ−ＯＲ（ＮＯＲ）機能を実行し
、その入力で、各々が進行中のマイクロ命令の非実行条
件を決定する複数の信号を受ける。

特に、回路１６．１７及び１８の出力信号を受ける。こ
の信号について、ゑ下に説明する。

論理回路１６によって出力される信号Ｎ０ＥＸ−ＯＰＥ
は、キャッシュメモリがオペランドを送っているという
信号を送らない時（ＳＥＮＤ＝０）、または、装置がオ
ペランドバスの所有権者ではない時（ＯＰＥ−Ｕ１−○
ＷＮ＝０）装置がオペランドを待つ場合に生じる非実行
状態に対応し、以下の論理式によって表される： Ｎ０ＥＸ−ＯＰＥ＝　（ＯＰＥ−ＲＥＣ）　　・　［５
ＢＮＤ°＋（ＯＰＥ−１１１−０１ｔｌＮ”）］（但し
、上記式において、印＊は、論理変数の補数を示す（正
の論理の慣例による）。）論理回路１７によって出力さ
れる信号Ｎ０ＥＸ−ＲＥＳ−ＲＥＣは、装置Ｕ１が、結
果（ＲＥ　Ｓ　−ＲＥＣ＝１）が他の装置によって送ら
れていることが信号化されていない時（ＲＥＳ−ＣＰ＝
Ｏ）または、装置１が送られた結果（Ｕｌ−ＤＥＳＴ＝
０〉のアドレスとして認められない時、結果（ＲＥＳ−
ＲＦＣ＝　１）を待つ場合に課される非実行状態に対応
する。対応する論理等式を以下に示す： Ｎ０ＢＸ−ＲＥＳ−ＲＢＣ＝　（ＲＢＳ−ＲＰＣ）　−
［（ＲＥＳ−ＣＰ）　”　＋　（１１−ＤＥＳＴ）論理
回１８１８によって出力される信号Ｎ０ＥＸ−ＲＥＳ−
３ＥＮＤは、以下の非実行状態に対応する： １）装置Ｕ１が結果バスの所有権者ではない時（ＲＥＳ
−Ｕｌ−○ＷＮ＝０）、装置Ｕ１は、キャッシュメモリ
まため他の装置に結果を送らなければならない（ＲＥＳ
−３ＥＮＤ−ＣＡ、または、ＲＥＳ−３ＥＮＤ−Ｕ２、
または、ＲＥＳ−３ＥＮＤ−Ｕ３＝１）。

２）キャッシュメモリが結果を受ける準備ができていな
い時（ＧＥＴ＝Ｏ）　、装置Ｕ１は、他の装置Ｕ２また
はＵ３の１つに結果を送らなければならない（ＲＥＳ−
３ＥＮＤ−ＣＡ＝１）。

３）アドレス装置が結果を受ける準備ができていない時
（ＥＭＰＴＹ−Ｕ２またはＥＭＰＴＹ−９〕 Ｕ３＝０）　、装置Ｕ１は、他の装置Ｕ２またはＵ３の
１つに結果を送らなければならない（ＲＥＳ−３ＥＮＤ
−Ｕ２またはＲＥＳ−３ＥＮＤ−ｔＪ３＝１）。

これらの状態は、以下の論理等式によって示される： Ｎ０ＥＸ−ＲＥＳ−３ＥＮＤ　＝　（ＲＢＳ−３ＥＮＯ
−ＣＡ　＋　ＲＥＳ−３ＥＮＤ−１２＋ＲＥＳ−３ＥＮ
Ｄ−１３）　（ＲＥＳ−［１−ＯＷＮ＞　”　＋（ＲＥ
Ｓ−３ＥＮＤ−ＣＡ）・ＧＩＥＴ”＋　（ＲＥＳ−３Ｂ
ＮＯ−０２）・（ＥＭＰＴＹ−［１２）　”＋　（ＲＥ
Ｓ−３ＥＮＤ−［３）・（εＭＰＴＹ−０３）　”同様
に、信号Ｎ０ＥＸ−ＡＬＧＯは、装置Ｕ１の部分で送る
べき制御データの転送を送ることまたは予期された制御
データ転送を受けることが不可能なことから生じる非実
行状態に対等する。第４図に図示した信号に応じて、以
下の等式によって示される： Ｎ０ＥＸ−ＡＬＧＯ＝（ＡＬＧ（］−３ＥＮＤ）　　−
（（八ＬＧ［］−［１１！１Ｎ）”＋へＬＧＯ−ＥＭＰ
ＴＹ　）　　＋　（＾しＧｏ−ＲＩ３Ｃ）　　・（ＡＬ
ＧＯ−３ＥＮ［ｌ）” （但し、上記式において、ＡＬＧＯ−ＲＥＣは、装置Ｕ
１が制御データの転送を待っている時論理値１とする装
置のための内部信号である。）回路１５は、次の命令す
なわちＮ０ＥＸ−ＡＮＴ（アドレッシング装置ＥＡＤに
特有である）を実行するのを不可能にして、この装置が
予想されたように次の命令の実行をするのを防ぐ場合に
対応する、Ｎ０ＥＸ−５Ｔ等の他の非実行信号を受ける
ことができる。与えられる他の非実行信号は本発明の範
囲を出ないので、従って、ここには説明しない。

本発明の同期化機構が介入した時の装置の機能をここで
説明する。そのため、実行サイクルのフェーズ２がちょ
うど終了したとして、第６図を参照する。この時、装置
の論理状態は次の通りである。フェーズ２でアクティブ
なレジスタＣ３−ＡＤ−２及びＭＷは、新しい数値でロ
ードされ、レジスタＣ３−ＡＤ−１は前のフェーズ１で
ロードされた数値を保持す。新規な命令を実行すべき場
合（ＳＴＡＲＴ−ＩＮＳＴマイクロ機能）を除いて、レ
ジスタｌＮ５Ｔ−ＣＹＩは同じ数値を維持する。

次のフェーズ１の始まりで、レジスタＭＷのマイクロ命
令はデコーダ１３によってデコードされる。

このデコーダは、その出力に、このフェーズ中または次
のフェーズ２中に、受けたマイクロ命令に応じて演算子
とレジスタのアクティブ化を可能にするマイクロ機能信
号のセットを出力する。フェーズ２で第７図のゲート１
９の入力に入力される信号ｍｆは、これらの信号の１つ
を図示したものである。この同じフェーズ１の間、装置
は、他の装置及びキャッシュメモリからインタフェース
信号、特に、同期化のために第７図の回路によって考慮
されるべきそれらの信号を受ける。

クロック信号ＣＫＩが出現すると、この信号と同期化さ
れたレジスタは、マイクロ命令のマイクロ機能の１つ内
でそれらが要求されるまで、それらの新しい数値でロー
ドされる。同時に、マルチバイブレータ２０は、回路１
５の出力で存在する論理値でロードされる。

非実行条件（ＮＯＥＸ”＝１）が存在しない時、マルチ
バクブレーク２０は、論理状態１となり、その結果、次
のクロック信号ＣＫ２が出現した時フェーズ２でアクテ
ィブなレジスタの更新が必要ならば許可される。そうで
ない場合は、マルチバイブレーク２０は０で、ＣＫ２に
よって同期化されたレジスタは全部凍結される。

この状態は、少なくとも１つの非実行条件が存在する時
まで続く。後段の評価フェーズ１でマルチバイブレーク
を論理値１にすると、従って、全ての実行条件が満たさ
れたとことが信号化され、ＣＫ２で同期化されたレジス
タのセットは、次のフェーズ２で変更されることが再度
許可される。

従って、中断されたマイクロ命令の実行フェーズ２は実
行され、新規なマイクロ命令が同時にレジスタＭＷにロ
ードされる。

上水発明の範囲内で、等価な技術を使用して、上記の実
施態様以外にも、多くの実施態様が可能であることを明
らかである。

【図面の簡単な説明】

第１図は、本発明によるプロセッサを含む情報処理シス
テムを図示したものであり、 第２図は、本発明の好ましい１実施態様のプロセッサの
処理装置とのインターフェースであるキャッシュメモリ
及びその回路を図示したものであり、 第３図は、本発明のプロセッサの処理装置を図示したも
のであり、 第４図は、処理装置間とキャッシュメモリとで交換され
る主な信号を図示したものであり、第５図は、２つのフ
ェーズでの処理装置の回路の機能を図示したものであり
、 第６図は、本発明を実現する処理装置のコマンドブロッ
クの主な要素を図示したものであり、第７図は、各処理
装置の同期化回路を図示したものである。 （主な参照番号） １・・・コマンドブロック　２・・・実行部３・・・ハ
ードワイア部分　４・・・データバス５．６．７．８．
９・・・バッファ １０・・・マイクロシーケンサ １３・・・デコーダ ＣＡ・・・キャッシュメモリ ＣＰＵ・・・プロセッサ １０Ｕ・・・入力／出力装置 ＯＰＥ・・・オペランドバス ＲＥＳ・・・結果バス ＤＡＴ・・・メモリ回路 ＥＡＤＳＢＤＰ、ＦＰＰ・・・実行装置○Ｂ１、○Ｂ２
・・・バッファ ＡＤＳ・・・アドレス線 ＤＴＳ・・・データ線 ＣＤＳ・・・コマンド線 ＣＫ１、ＣＫ２・・・クロック信号

Claims (10)

【特許請求の範囲】
1. （１）データ処理プロセッサの機能のセットを分担する
   複数のマイクロプログラム制御式の処理装置を備え、該
   処理装置は各々上記プロセッサの機能のサブセットの実
   行に割り当てられており、上記処理装置はその実行すべ
   きプログラムの命令とオペランドを含むメモリ手段（Ｃ
   Ａ）に接続されており、上記処理装置の少なくとも１つ
   は上記メモリ手段（ＣＡ）にアドレスして、上記命令及
   び上記オペランドを得るアドレッシング装置（ＥＡＤ）
   である、データ処理プロセッサであって、そのプロセッ
   サが上記処理装置（Ｕ１、Ｕ２、Ｕ３）が上記メモリ手
   段（ＣＡ）によって出力された命令をデコードし、その
   命令によって規定される機能を自律的に実行するそれら
   自体のコマンドブロック（１）を備え、上記処理装置は
   各々該処理装置で進行中の命令によって決定されたマイ
   クロプログラムの実行を許可または中断するための同期
   化手段（１５、１６、１７、１８、１９）を備え、また
   、その同期化手段は、 −上記メモリ手段（ＣＡ）に含まれ、上記の実行に必要
   なオペランドが上記処理装置に有効に入力されない時、 −または、上記処理装置によって予想され、別の処理装
   置によって計算された結果が該処理装置に有効に入力さ
   れない時、 −または、上記処理装置で計算された結果が、該処理装
   置またはこの結果を受けるための上記メモリ手段に有効
   に転送されない時、 その実行を中断する（ＮＯＥＸ）ことを特徴とするプロ
   セッサ。
2. （２）上記メモリ手段（ＣＡ）が、オペランドバスと呼
   ばれる第１のバス（ＯＰＥ）、及び、結果バスと呼ばれ
   る第２のバス（ＲＥＳ）とに接続されたインターフェー
   ス手段（ＩＣＵ）を備え、その第１及び第２のバスは各
   々、そのオペランドを読出し、その結果を上記メモリ手
   段（ＣＡ）に書き込むように働き、各処理装置（ＥＡＤ
   、ＢＤＰ、ＦＰＰ）は、第１及び第２のインターフェー
   スを介して各々上記オペランドバス（ＯＰＥ）及び結果
   バス（ＲＥＳ）に接続されており、各処理装置（Ｕ１、
   Ｕ２、Ｕ３）は、上記オペランドバス（ＯＰＥ）と組み
   合わされた第１の所有権インジケータ（ＯＰＥ−ＯＷＮ
   ）を受け、検出する手段（３）と、該第１の所有権イン
   ジケータ（ＯＰＥ−ＯＷＮ）を他の処理装置に送る手段
   （３ａ）を備え、更に、各処理装置は、上記結果バス（
   ＲＥＳ）と組み合わされた第２の所有権インジケータ（
   ＲＥＳ−ＯＷＮ）を受け、検出する手段（３）と、該第
   ２の所有権インジケータ（ＲＥＳ−ＯＷＮ）を他の処理
   装置に送る手段（３ｂ）を備え、上記処理装置は、上記
   の第１及び第２のインジケータを各々送ることを可能に
   する第１及び第２の制御リンク（ＣＤ−ＯＰＥ、ＣＤ−
   ＲＥＳ）を介して互いに接続されており、処理装置によ
   るオペランドの有効な受取条件の１つはその処理装置に
   よる上記第１のインジケータ（ＯＰＥ−ＯＷＮ）の検出
   であり、処理装置による結果の有効な送り出し条件の１
   つはその処理装置内での第２のインジケータ（ＲＥＳ−
   ＯＷＮ）の検出であることを特徴とする請求項１に記載
   のプロセッサ。
3. （３）上記メモリ手段（ＣＡ）は、上記オペランドバス
   （ＯＰＥ）に組み合わされたオペランド送り通知リンク
   を介して上記処理装置に接続され、上記メモリ手段は、
   該メモリ手段がオペランドを送る時、上記オペランド送
   り通知リンクを介してオペランド送り信号（ＳＥＮＤ）
   を転送する手段を備え、各処理装置は、上記オペランド
   送り信号を受け、検出する手段（３）を備え、処理装置
   によるオペランドの他の有効な受取条件はその処理装置
   による予期された送り信号（ＳＥＮＤ）の検出であるこ
   とを特徴とする請求項２に記載のプロセッサ。
4. （４）上記処理装置は、上記オペランドバス（ＯＰＥ）
   と組み合わされた受取肯定応答リンクを介して上記メモ
   リ手段（ＣＡ）と接続され、上記処理装置は、各々、該
   処理装置によってオペランドが有効に受け取られた時、
   上記受取肯定応答リンクを介して受取肯定応答信号（Ｇ
   ＯＴ）を送って、それを該メモリ手段（ＣＡ）に知らせ
   る手段（３）を備えることを特徴とする請求項３に記載
   のプロセッサ。
5. （５）上記メモリ手段（ＣＡ）と上記処理装置は、上記
   結果バス（ＲＥＳ）に組み合わされた使用可能性リンク
   を介して互いに接続されており、上記メモリ手段（ＣＡ
   ）と上記処理装置の各々は、上記使用可能性リンクを介
   して使用可能性信号（ＧＥＴ、ＥＭＰＴＹ）を交換する
   手段を備え、処理装置による結果の別の有効な送り条件
   は、この処理装置による上記結果の受取装置によって送
   り出された使用可能性信号（ＧＥＴ、ＥＭＰＴＹ）の検
   出であることを特徴とする請求項２〜４のいずれか１項
   に記載のプロセッサ。
6. （６）上記処理装置は、上記結果バス（ＲＥＳ）と組合
   わせられて、結果が送られたことを通知するリンクによ
   って互いに接続されており、上記処理装置は、該通知リ
   ンクを介して結果送り信号（ＲＥＳ−ＣＰ）と受取装置
   信号（ＤＥＳＴ）を交換する手段を備え、この結果送り
   信号（ＲＥＳ−ＣＰ）と受取装置信号（ＤＥＳＴ）は、
   上記結果バス（ＲＥＳ）を介して上記受取装置信号（Ｄ
   ＥＳＴ）によって同定された処理装置に上記結果バス（
   ＲＥＳ）の所有権者処理装置がデータを送る時、上記結
   果バス（ＲＥＳ）の所有権者処理装置によって送り出さ
   れ、処理装置による結果の有効な受取条件は、結果送り
   信号（ＲＥＳ−ＣＰ）の検出と、上記受取装置信号と上
   記処理装置の識別信号との一致であることを特徴とする
   請求項２〜５のいずれか１項に記載のプロセッサ。
7. （７）上記の進行中の命令のマイクロプログラムの実行
   の開始時に、上記オペランドバス（ＯＰＥ）と結果バス
   （ＲＥＳ）の各々の所有権（ＯＰＥ−ＯＷＮ、ＲＥＳ−
   ＯＰＥ）は、該命令のオペレーティングコードの関数と
   して各処理装置のコマンドブロックによって決定され、
   上記所有権は、上記バス（ＯＰＥ、ＲＥＳ）の所有権者
   装置による上記マイクロプログラムの実行中に変更でき
   ることを特徴とする請求項２〜６のいずれか１項に記載
   のプロセッサ。
8. （８）各処理装置は、制御マイクロ命令の条件付き転送
   の検出によって該処理装置内で進行中のマイクロプログ
   ラムの実行を一時停止させる手段（１５、１９）を備え
   、その計算は各処理装置によって実施されず、該処理装
   置は、上記制御の条件付き転送を計算する処理装置が上
   記計算の結果を他の処理装置に転送することを可能にす
   るアルゴリズムリンク（ＡＬＧＯ）によって互いに接続
   されており、従って、上記の他の処理装置での一時停止
   されたマイクロプログラムの継続を許可することを特徴
   とする請求項２〜７のいずれか１項に記載のプロセッサ
   。
9. （９）上記メモリ手段（ＣＡ）は、キャッシュメモリを
   備え、そのキャッシュメモリの上記インターフェース手
   段（ＩＣＵ）は少なくとも２つの別独立したバッファ（
   ＯＢ１、ＯＢ２）を備え、その入力が上記結果バス（Ｒ
   ＥＳ）及び上記キャッシュメモリに、その出力が上記オ
   ペランドバス（ＯＰＥ）及び該キャッシュメモリに接続
   されていることを特徴とする請求項２〜８のいずれか１
   項に記載のプロセッサ。
10. （１０）上記処理装置は、上記アドレッシング処理装置
    （ＥＡＤ）に加えて、２進数及び１０進数計算装置（Ｂ
    ＤＰ）及び浮動少数点計算装置（ＦＰＰ）を備えること
    を特徴とする請求項１〜９のいずれか１項に記載のプロ
    セッサ。