JPH09305533A - マイクロプロセッサとその命令実行制御方法、パイプライン制御方法、及びｄｍａ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサの処理効率を向上させ、
さらにＤＭＡ転送を高速化し制御を簡単化する。 【解決手段】 コードメモリ、データメモリ、Ｉ／０デ
バイス等の独立なアドレス空間ごとにバスセットｂ＃０
〜ｂ＃３を設け、命令実行時に別のアドレス空間の複数
データにアクセスするときは各バスセットを同時アクセ
スする。またパイプライン制御のデータアクセスを伴う
命令実行と他命令の命令フェッチはそれぞれ対応するバ
スセットへ同時アクセスして同時実行する。さらに２つ
のバスセットのデータバスを接続するクロススイッチ部
４を設けてＤＭＡ転送する２つのアドレス空間のデータ
バスを接続し、各アドレス空間の一方へはリードアクセ
ス、他方へはライトアクセスしてＤＭＡ転送を実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
とその命令実行制御方法、パイプライン制御方法、及び
ＤＭＡ転送方法に係わり、とくに処理効率がよく、かつ
ＤＭＡ転送のための特別の資源を必要としないマイクロ
プロセッサとその命令実行制御方法、パイプライン制御
方法、及びＤＭＡ転送方法に関する。

【０００２】

【従来の技術】従来のフォン・ノイマン型マイクロプロ
セッサは１つのバスシステムを有している。従って、独
立したアドレス空間に対してはメモリ・マネジメント・
ユニット（ＭＭＵ）を介して単一のバスへ時間的に独立
してアクセスしていた。例えば異なる空間で定義された
２個のメモリの内容を比較する場合、１セットのバスで
２回のアクセスを行う。また、ＤＭＡ転送のためには、
転送対象となるデバイスごとにＤＭＡ転送用のインター
フェースを用意し、このインターフェースとの間でＤＭ
Ａリクエスト、ＤＭＡアクノリッジ信号をやりとりして
いる。

【０００３】

【発明が解決しようとする課題】上記した従来のマイク
ロプロセッサでは、異なるメモリ空間に対するアクセス
であっても、バスシステムが１つしかないために同時に
アクセスできず、別のマシンサイクルでアクセスしなけ
ればならない。このため例えば、異なる空間で定義され
た２個のメモリの内容を比較する演算の場合、それらの
データを取り出すのに２マシンサイクルを必要とし、処
理効率が落ちる。

【０００４】また、パイプライン制御を行っていて、あ
るマシンサイクルで例えばある命令の実行サイクルと他
の命令のコードフェッチのサイクルが同一サイクルで合
致し、かつ実行サイクルの方でメモリからのデータ読み
出しを伴う場合には、バスが１つのために同時実行が行
えず、パイプライン制御の効率を低下させる原因とな
る。

【０００５】さらにＤＭＡ転送に当たっても、デバイス
ごとにＤＭＡ転送用インターフェースを用意し、それら
と１つのバスで信号のやりとりをするから、その制御も
複雑になる。

【０００６】本発明の目的は、データの処理効率がよ
く、かつ特別な資源を用意しなくても簡単な手続きでＤ
ＭＡ転送が可能な構成のマイクロプロセッサとその命令
実行制御方法、パイプライン制御方法、及びＤＭＡ転送
方法を提供するにある。

【０００７】

【課題を解決するための手段】本発明は、独立アドレス
空間ごとに１つのバスセットを設け、さらに該バスセッ
トの各々を同一のクロックにより物理的に同期して動作
させるとともに命令に応じて論理的には同期または非同
期に動作させるところの制御手段を設けたマイクロプロ
セッサを開示する。

【０００８】また、本発明は、前記複数のバスセットの
内の２つのバスセットのデータバスを互いに接続するた
めのクロススイッチ手段を設け、該手段により接続され
た２つのバスセットへのアクセス命令によって前記２つ
のバスセットに接続されたアドレス空間の間でのＤＭＡ
転送を行うことを特徴とするマイクロプロセッサを開示
する。

【０００９】また、本発明は、独立なアドレス空間ごと
に独立動作可能なバスセットを設け、互いに独立なアド
レス空間にある複数のデータを参照する命令の実行時に
は当該アドレス空間対応のバスセットを同時にアクセス
することを特徴とするマイクロプロセッサの命令実行制
御方法を開示する。

【００１０】また、本発明は、プログラムコード空間と
データ空間を別の独立動作可能なバスセットに接続し、
パイプライン制御時に１つの命令のデータアクセスを伴
う実行サイクルでは前記データ空間に接続されたバスセ
ットへアクセスし、命令フェッチサイクルでは前記プロ
グラム空間に接続されたバスセットへアクセスするよう
にしたことを特徴とするマイクロプロセッサのパイプラ
イン制御方法を開示する。

【００１１】また、本発明は、独立なアドレス空間ごと
の独立動作可能なバスセットと、該バスセットの任意の
２つのデータバスを接続するスイッチ手段とを設け、該
スイッチ手段により接続された２つのバスセットの一方
をリードアクセスし、他方をライトアクセスすることに
よって前記接続された２つのバスセット対応の２つのア
ドレス空間の間のＤＭＡ転送を行うことを特徴とするマ
イクロプロセッサのＤＭＡ転送方法を開示する。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は、本発明になるマイクロプロセッサの一構
成例を示すもので、本発明の特徴とするバスとその関連
部分のみが図示されている。この構成例の特徴は、４つ
のバスセットｂ＃０〜ｂ＃３を有している点であり、ま
た、処理ユニット（ＭＰＵ）１００内には、クロック発
生部１、シーケンス制御部２、パイプライン制御部３等
の他に、これらバスセットの制御部５〜８と、ＤＭＡ転
送時に各バスを接続するためのクロススイッチ部４とが
設けられている。

【００１３】シーケンス制御部２は、パイプライン制御
部３を監視し、パイプライン制御部３の内部の各部間の
データの受け渡しや動作の同期制御などを総合的に受け
持つ。これは命令の種類によって異なる組み合わせの制
御が必要になるからである。クロック発生部１は、シス
テムの動作に必要なクロックを発生し各部に供給する。
各制御部は物理レベルではこのクロックに同期して動作
する。バス制御の各信号も同様である。

【００１４】図２は、１つのバスセットの詳細を示すも
ので、図２ではバスセットｂ＃０を示しているが、他も
同様である。アドレス／データバスは２４ビットで、ア
ドレス転送時は２４ビット全部が、データ転送時は２４
ビット中の下位１６ビットが用いられる。制御バスは、
インテル社のプロセッサに倣ってＡＬＥ（アドレス・ラ
ッチ・イネーブル：時分割バスからアドレスバスをラッ
チするための信号）、ＷＲ（ライト：書き込みストロー
ブ信号）、ＲＤ（リード：読み出しストローブ信号）、
ＲＤＹ（レディ：アクセス準備完了信号）、及びＢＨＥ
（バス・ハイ・イネーブル：上位データバイトアクセス
可能信号）の各制御信号を持つものとするが、物理的な
制御のしかたは同等の機能が実現できればこれらに限ら
ず、例えばモトローラ社のプロセッサに倣った方式でも
構わない。さらにこれらのバスセットは独立に動作可能
で、命令実行時などに必要に応じてその物理的タイミン
グを調停できるものとする。

【００１５】図３は、パイプライン制御部３の論理構成
を示すブロック図で、コードフェッチ部３１、命令デコ
ード部３２、アドレス計算部３３、及び命令デコード部
３４と、このパイプライン制御部３をどのバスセットと
を接続するかの制御を行うバス選択部３５から成ってい
る。なお、本発明では、このパイプライン制御の構成も
この４段式に限ったものではない。

【００１６】また、この実施の形態では、バスセットｂ
＃０にはプログラムコードの空間を、バスセットｂ＃１
にはデータ空間Ａ、バスセットｂ＃２にはデータ空間
Ｂ、バスセットｂ＃３にはＩ／Ｏ（入出力デバイス）空
間を割り付けるものとする。また、必要に応じて各バス
に対してメモリ・マネージメント・ユニットを与えても
良いが、ここでは簡単のためメモリ・マネージメント・
ユニットはないものとする。

【００１７】次に、上記した構成のマイクロプロセッサ
の動作を説明する。まず、データＸとＹの２個のメモリ
の内容を比較する場合を想定する。例えばＸはシステム
のＲＡＭ上に存在し、ＹはＲＯＭ上に存在すると考えて
よい。またこのような状況は頻繁に発生する。このよう
な場合、従来技術では、データＸ、Ｙは共通なバスで接
続されたデバイス上に存在するので同時読み出しはでき
ない。従って一旦ＸないしＹを読み込んで暫定レジスタ
に格納しておき、これと新たに読み込むＹないしＸを比
較することになり、実行には少なくとも２マシンサイク
ルの時間が必要であった。ところが図１の構成によれ
ば、データＸ、Ｙのメモリを別のバスに割り付けること
が可能である。例えば、バス選択部３５によってデータ
Ｘをバスセットｂ＃１上のメモリデバイスに割り付け、
データＹをバスセットｂ＃０上のメモリデバイスに割り
付けることにする。そうすると、データＸ、Ｙは異なる
バスに接続されたデバイスにあるので、同時にアクセス
が可能である。従って１マシンサイクルで実行が可能に
なり、処理効率が向上する。

【００１８】次に別の例、例えば、あるＩ／Ｏデバイス
から読み出した値Ｚが上限値Ｕと下限値Ｌの間にあるか
否かを調べる場合を考察する。従来技術では最低でもデ
ータＺの読みだしとデータＵまたはＬの読みだしで２マ
シンサイクルは必要であるが、本構成では少なくともＩ
／０デバイスをメモリとは別のバスに割り付ければ、最
低１マシンサイクルで処理できる。これらの例の他に
も、メモリーメモリ間転送、メモリーＩ／Ｏ間転送も、
さらに間に論理演算が入る場合も、多くの場合に同様に
して１マシンサイクルでの実行を実現できる。

【００１９】従来技術に於けるパイプライン制御を用い
れば上記の例の差は縮められる場合があるが、その場合
でも、前述したようにコードフェッチと競合すれば後の
処理が遅れていくので、同じくパイプライン制御を行う
本発明には及ばない。しかも、以下に説明するように、
パイプライン制御を行う場合でも本発明は従来技術に優
れている。

【００２０】まず、図１のパイプライン制御部３は図３
に示す構成をとるものとする。即ち１個の命令はコード
フェッチ部３１でフェッチされ、命令デコード部３２に
送られ、バスが空いていればコードフェッチ部３１は次
のコードをフェッチしに行く。命令デコード部３２では
命令コードの解読を行い、結果をアドレス計算部３３に
送って次の命令コードを解読しに行く。アドレス計算部
３３ではオペランドアドレスを計算し、結果を命令実行
部３４に渡し、次のオペランドアドレス計算にかかる。
命令実行部３４では、解読された命令を計算されたオペ
ランドアドレスに従って実行する。各部でバスアクセス
が必要であったり、バス選択指示が必要である場合には
必要な情報をバス選択部３５経由で各バス制御部に与え
たり、あるいは受け取ったりする。

【００２１】以上のようなパイプライン動作をタイムチ
ャートでかくと図４のようになる。但しτは１マシンサ
イクルの時間である。この図からもわかるように、命令
Ｉ１の実行サイクルには命令Ｉ４のフェッチサイクルが
重なるが、実行サイクルがメモリアクセスを伴うときは
バスが１つしかないとこの命令１の実行時のメモリアク
セスと命令４のフェッチサイクルは同時に実行できず、
これが従来技術に於けるパイプライン制御の効率低下を
もたらしていた。しかも実行サイクルでメモリアクセス
を伴うものは一般に多く、さらにこの「バス競合」は、
パイプラインの各サイクルに全ての処理部３１〜３４
（図３）が動作しているときは定常的に起こりうるので
大きな問題点であった。

【００２２】本実施の形態ではこの問題が図５に示すよ
うにして解決される。即ちバス選択部３５によって、命
令フェッチにはバスセットｂ＃０、データアクセスには
バスセットｂ＃１及びｂ＃２を割り当てる。このように
すれば、前記のようなバス競合は殆ど生じなくなり、パ
イプライン制御の処理効率を大幅に向上させることがで
きる。

【００２３】さらに本実施の形態によると、従来１命令
ではできなかった機能も１命令で実現できるようにな
る。即ち、従来技術に比べて少なくともバスのセット数
だけはオペランドを増やして行くことができるからであ
る。例えば４個のオペランドの内容が等しいかを調べる
命令、３個のオペランドのうち最大ないし最小値を見つ
けて別のオペランドの示す場所に格納する命令などを容
易に実現できる。

【００２４】次に本発明に於けるＤＭＡ転送の動作を説
明する。従来のＤＭＡ転送技術では、ＣＰＵとは別個に
ＤＭＡコントローラが必要で、このコントローラとＣＰ
Ｕとはバス要求信号とバス開放信号、及び通常のバスで
接続される。ＣＰＵはＤＭＡコントローラに対しＩ／Ｏ
アクセスして、ＤＭＡコントローラを動作させるための
諸設定（ＤＭＡチャネル指定、転送メモリアドレス指
定、転送回数指定、開始／終了条件指定、ＤＭＡ動作モ
ード指定等）を施し、しかる後ハードウエアないしソフ
トウエアにてＤＭＡを起動させる。ＤＭＡの起動は、通
常Ｉ／０デバイス側からＤＭＡコントローラに対しＤＭ
Ａリクエスト信号をアサートし、ＤＭＡコントローラが
これを認識するとＣＰＵに対してバス要求信号をアサー
トし、ＣＰＵはこれを受け入れるとバス開放信号をアサ
ートしバスを開放する。そうするとＤＭＡコントローラ
がこれを認識してアドレスバスにはメモリの転送先アド
レスを出力し、転送方向によってＣＰＵの代わりにメモ
リ読みだし信号は書き込み信号をアサートし、同時にＩ
／Ｏデバイスに対してはＤＭＡアクノリッジとＩ／０読
みだしまたは書き込み信号をアサートする。従って同じ
マシンサイクルでＩ／Ｏデバイスとメモリが同じバスを
共有するために、ＣＰＵを経由してＣＰＵ命令によって
転送するよりも効率よくデータの転送ができるというの
が従来技術であった。

【００２５】このような従来技術のＤＭＡ転送を実現す
るには、前述のようにＤＭＡコントローラが不可欠で、
その上各Ｉ／０デバイス側にもＤＭＡ対応の、ＤＭＡリ
クエスト発生／停止、ＤＭＡアクノリッジによる転送開
始、通常アクセスとの調停等を行うインターフェース用
ハードウエアが必要であった。そこでＤＭＡコントロー
ラといえるほどのコントローラは不要で、バスの要求／
開放にかかわる信号のやりとりや制御が不要で通常のデ
バイスアクセスと同じハードウエアでＤＭＡ転送が可能
になるようにするために、本実施の形態では、既に述べ
た複数の独立したバスセットと、クロススイッチ部４を
設けた。

【００２６】クロススイッチ部４は４つのバスセットｂ
＃０〜３のうち、データバスを相互に接続するもので、
図６にこのうちバスセットｂ＃１とｂ＃３のデータバス
をクロススイッチによって接続した例を示す。この接続
の制御は、パイプライン制御部３よりのスイッチ選択信
号により行われる。なお、ここでは２つのバスを接続し
たが、資源が許せば接続するバスの数を増やしてもよ
い。このクロススイッチ４の接続によって、ＤＭＡ転送
の必要条件であるデータバスの共有が実現できる。そし
て、例えばバスセットｂ＃１からバスセットｂ＃３へＤ
ＭＡ転送によりデータ転送するときは、バスセットｂ＃
１を”Read”モード、バスセットｂ＃３を”Write”モ
ードとすればよい。一方、アドレスバスは元々独立して
いるので、転送対象デバイスへのアクセスはＤＭＡだろ
うと通常アクセスだろうと全く同じにできる。

【００２７】従って本実施の形態の優れた点は、ＤＭＡ
転送のための特別なハードウエアをデバイス側で負担し
なくてよいことと、ＤＭＡリクエスト／アクノリッジに
よるバス使用権移動の確認機構が必要ない、即ち通常の
アクセスによるデータ転送機能さえ持っていればよい点
である。ＤＭＡリクエストの転送要求の発生と終了を示
す機能に関していえば、他の信号（割り込み等）で代用
できる。さらに、従来技術に於けるＤＭＡコントローラ
は、通常限られた数のチャネルしかＤＭＡ転送をサポー
トできないが、本実施の形態によれば、特別なＤＭＡ転
送用のハードウエアなしで、すべてのデバイスがＤＭＡ
転送可能になる。さらに、２つのバスセット間でＤＭＡ
転送を行っているとき、後の２つのバスセットは無関係
に独立動作可能で、これを他の処理に利用すれば非常に
効率のよい動作を実現できる。即ち、従来技術の単一バ
スによるＤＭＡ転送では、デバイスの転送レートに合わ
せてバスの占有・開放を切り替えながらＤＭＡ転送とＣ
ＰＵによるプログラムを並行して実行できるが、平均実
行速度がかなり低下するのは避けられない。しかし上記
のように、本実施の形態によればＤＭＡ転送と他の処理
が同時に独立動作可能であり、実行速度が向上する。

【００２８】さらに、ソフトウエアの負担も軽減でき
る。これは従来のような独立したＤＭＡコントローラを
必要とせずにＣＰＵ内部でＤＭＡ転送を実現できるの
で、ＤＭＡ転送を特に意識しないように命令を作ること
が可能だからである。例えば、インテル社８０８６系の
プロセッサでサポートしている、リピートプリフィクス
とストリング命令の組合せによるデータのブロック転送
は、本発明に適用すれば多くの場合そのままＤＭＡ転送
にできる。

【００２９】なお、図１の実施の形態では、４つの独立
なバスセットを設けるものとしたが、本発明はこの個数
に限定されるものではない。

【００３０】

【発明の効果】本発明のマイクロプロセッサによると、
データ転送処理が多くの場合１マシンサイクルで効率良
く行われ、コードフェッチの「空振り」が減るのでパイ
プライン制御の効率が良くなり、本発明のアークテクチ
ャを生かした専用命令を設ければ従来にない高速化が可
能になるという効果がある。さらに、特別の資源を外部
に必要とせずプロセッサに対する通常の命令を利用して
簡単に制御できるＤＭＡ転送が実現でき、そのＤＭＡ転
送中でも、ＣＰＵの処理能力を下げずに他のバスを使っ
ての処理が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明になるマイクロプロセッサの構成例を示
すブロック図である。

【図２】１つのバスセットの詳細構成を示す図である。

【図３】パイプライン制御部の構成例を示すブロック図
である。

【図４】従来のパイプライン制御の説明図である。

【図５】本発明のマイクロプロセッサに於けるパイプラ
イン制御の説明図である。

【図６】クロススイッチ部の説明図である。

【符号の説明】

３ パイプライン制御部 ４ クロススイッチ部 ５〜８ バス制御部 ３５ バス選択部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 独立アドレス空間ごとに１つのバスセッ
   トを設け、さらに該バスセットの各々を同一のクロック
   により物理的に同期して動作させるとともに命令に応じ
   て論理的には同期または非同期に動作させるところの制
   御手段を設けたマイクロプロセッサ。
2. 【請求項２】 前記アドレス空間がプログラムコードメ
   モリ、第１のデータメモリ、第２のデータメモリ、及び
   入出力デバイスの各アドレス空間であり、これら各アド
   レス空間に接続された４つの独立なバスセットを有する
   ことを特徴とする請求項１に記載のマイクロプロセッ
   サ。
3. 【請求項３】 その処理手段がパイプライン制御の処理
   手段であることを特徴とする請求項１及び２に記載のマ
   イクロプロセッサ。
4. 【請求項４】 前記複数のバスセットの内の２つのバス
   セットのデータバスを互いに接続するためのクロススイ
   ッチ手段を設け、該手段により接続された２つのバスセ
   ットへのアクセス命令によって前記２つのバスセットに
   接続されたアドレス空間の間でのＤＭＡ転送を行うこと
   を特徴とする請求項３に記載のマイクロプロセッサ。
5. 【請求項５】 前記クロススイッチ手段の接続制御及び
   前記接続された２つのバスセットへのアクセス命令の発
   行は前記パイプライン制御部により行われることを特徴
   とする請求項４に記載のマイクロプロセッサ。
6. 【請求項６】 独立なアドレス空間ごとに独立動作可能
   なバスセットを設け、互いに独立なアドレス空間にある
   複数のデータを参照する命令の実行時には当該アドレス
   空間対応のバスセットを同時にアクセスすることを特徴
   とするマイクロプロセッサの命令実行制御方法。
7. 【請求項７】 プログラムコード空間とデータ空間を別
   の独立動作可能なバスセットに接続し、パイプライン制
   御時に１つの命令のデータアクセスを伴う実行サイクル
   では前記データ空間に接続されたバスセットへアクセス
   し、命令フェッチサイクルでは前記プログラム空間に接
   続されたバスセットへアクセスするようにしたことを特
   徴とするマイクロプロセッサのパイプライン制御方法。
8. 【請求項８】 独立なアドレス空間ごとの独立動作可能
   なバスセットと、該バスセットの任意の２つのデータバ
   スを接続するスイッチ手段とを設け、該スイッチ手段に
   より接続された２つのバスセットの一方をリードアクセ
   スし、他方をライトアクセスすることによって前記接続
   された２つのバスセット対応の２つのアドレス空間の間
   のＤＭＡ転送を行うことを特徴とするマイクロプロセッ
   サのＤＭＡ転送方法。