JP2002175265A - 直接メモリ・アクセス・コントローラを有するディジタル信号プロセッサにおける複数の構成素子間での信号群交換装置および方法 - Google Patents
直接メモリ・アクセス・コントローラを有するディジタル信号プロセッサにおける複数の構成素子間での信号群交換装置および方法Info
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】
【課題】 コア処理ユニットの制御の下でディジタル信
号プロセッサの構成素子間において信号群交換を行なう
装置および方法を提供する。 【解決手段】 直接メモリ・アクセス（ＤＭＡ）コント
ローラを設けることにより、コア処理ユニットは、信号
転送要求に応答することなく、その特殊処理を実行する
ことできる。ＤＭＡコントローラは、メモリ・ユニット
およびコア処理ユニット間、およびディジタル信号プロ
セッサ内部の信号群転送も担当する。ＤＭＡコントロー
ラは、プログラマブル・チャネルを有し、発信元を宛先
に結合する。ＤＭＡコントローラのアドレス・ユニット
は、複数のアドレシング・モードに対応する。調停ユニ
ットが、構成素子間のコンフリクトを防止する。ホスト
・ポート・インターフェース・ユニットとメモリ・ユニ
ットとの信号群交換は直接転送によって行われ、ＤＭＡ
コントローラは、信号群転送が衝突するのを防止する。
号プロセッサの構成素子間において信号群交換を行なう
装置および方法を提供する。 【解決手段】 直接メモリ・アクセス（ＤＭＡ）コント
ローラを設けることにより、コア処理ユニットは、信号
転送要求に応答することなく、その特殊処理を実行する
ことできる。ＤＭＡコントローラは、メモリ・ユニット
およびコア処理ユニット間、およびディジタル信号プロ
セッサ内部の信号群転送も担当する。ＤＭＡコントロー
ラは、プログラマブル・チャネルを有し、発信元を宛先
に結合する。ＤＭＡコントローラのアドレス・ユニット
は、複数のアドレシング・モードに対応する。調停ユニ
ットが、構成素子間のコンフリクトを防止する。ホスト
・ポート・インターフェース・ユニットとメモリ・ユニ
ットとの信号群交換は直接転送によって行われ、ＤＭＡ
コントローラは、信号群転送が衝突するのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、データ
処理装置に関し、更に特定すれば、一般にディジタル信
号処理装置と呼ばれている、特殊高性能処理装置に関す
る。具体的には、本発明は、ディジタル信号プロセッサ
の種々の構成素子間における信号群の転送に関する。
処理装置に関し、更に特定すれば、一般にディジタル信
号処理装置と呼ばれている、特殊高性能処理装置に関す
る。具体的には、本発明は、ディジタル信号プロセッサ
の種々の構成素子間における信号群の転送に関する。
【０００２】
【従来の技術】ディジタル信号処理装置は、特殊データ
処理装置として開発された。これらの装置は、例え複雑
であっても、ルーチン処理を高い効率で実行するように
最適化されている。多くの用途では、計算はリアル・タ
イムにできるだけ近く実行する必要がある。ディジタル
信号の要求計算速度を達成するためには、ディジタル信
号処理装置を、指定した処理動作を高い効率で実行する
ように最適化する。加えて、汎用処理装置が実行する機
能の多くは、除外されるか、またはコア処理ユニット外
部でこれらの機能が実行される。
処理装置として開発された。これらの装置は、例え複雑
であっても、ルーチン処理を高い効率で実行するように
最適化されている。多くの用途では、計算はリアル・タ
イムにできるだけ近く実行する必要がある。ディジタル
信号の要求計算速度を達成するためには、ディジタル信
号処理装置を、指定した処理動作を高い効率で実行する
ように最適化する。加えて、汎用処理装置が実行する機
能の多くは、除外されるか、またはコア処理ユニット外
部でこれらの機能が実行される。
【０００３】図１を参照すると、従来技術によるディジ
タル信号処理装置１が示されている。第１ディジタル信
号プロセッサ１０は、コア処理ユニット１２（処理コア
と多くの場合呼ばれている）、直接メモリ・アクセス・
ユニット１４、メモリ・ユニットまたは複数のメモリ・
ユニット１６、およびシリアル・ポートまたは複数のシ
リアル・ポート１８を含む。メモリ・ユニット１６は、
処理しようとする信号群、またはコア処理ユニット１２
による信号群の処理において補助する信号群を格納す
る。コア処理ユニット１２は、メモリ・ユニット１２に
おける信号群の大量の処理を実行する。直接メモリ・ア
クセス・ユニット１４は、コア処理ユニット１２および
メモリ・ユニット１６に結合されており、これらの間で
の信号群の交換を仲介する。シリアル・ポート１８は、
信号群を、ディジタル信号処理装置１外部の処理構成素
子と交換する。コア処理ユニット１２は、シリアル・ポ
ート１８およびメモリ・ユニット１６に結合され、これ
らの構成素子間における信号群の交換を制御する。
タル信号処理装置１が示されている。第１ディジタル信
号プロセッサ１０は、コア処理ユニット１２（処理コア
と多くの場合呼ばれている）、直接メモリ・アクセス・
ユニット１４、メモリ・ユニットまたは複数のメモリ・
ユニット１６、およびシリアル・ポートまたは複数のシ
リアル・ポート１８を含む。メモリ・ユニット１６は、
処理しようとする信号群、またはコア処理ユニット１２
による信号群の処理において補助する信号群を格納す
る。コア処理ユニット１２は、メモリ・ユニット１２に
おける信号群の大量の処理を実行する。直接メモリ・ア
クセス・ユニット１４は、コア処理ユニット１２および
メモリ・ユニット１６に結合されており、これらの間で
の信号群の交換を仲介する。シリアル・ポート１８は、
信号群を、ディジタル信号処理装置１外部の処理構成素
子と交換する。コア処理ユニット１２は、シリアル・ポ
ート１８およびメモリ・ユニット１６に結合され、これ
らの構成素子間における信号群の交換を制御する。
【０００４】ディジタル信号プロセッサは、通常、機能
性は限られるが、繰り返し行いしかも高速が要求される
機能を実行するように設計され実施される。高速フーリ
エ変換（ＦＦＴ）の計算およびビタビ・アルゴリズム・
デコードは、ディジタル信号プロセッサを利用して多大
な効果が得られた２つの事例である。ディジタル信号プ
ロセッサが確実に高い効率で動作するために、通常、限
られた機能性の実行にコア処理を最適化する。最適化プ
ロセスの一部は、可能な限り、最適化した機能（複数の
機能）の対象とならないあらゆる処理をオフ・ロード(o
ff-loading)することから成る。コア処理ユニットおよ
びメモリ・ユニットが関与する信号群の交換は、直接メ
モリ・アクセス・ユニットに割り当てられている。
性は限られるが、繰り返し行いしかも高速が要求される
機能を実行するように設計され実施される。高速フーリ
エ変換（ＦＦＴ）の計算およびビタビ・アルゴリズム・
デコードは、ディジタル信号プロセッサを利用して多大
な効果が得られた２つの事例である。ディジタル信号プ
ロセッサが確実に高い効率で動作するために、通常、限
られた機能性の実行にコア処理を最適化する。最適化プ
ロセスの一部は、可能な限り、最適化した機能（複数の
機能）の対象とならないあらゆる処理をオフ・ロード(o
ff-loading)することから成る。コア処理ユニットおよ
びメモリ・ユニットが関与する信号群の交換は、直接メ
モリ・アクセス・ユニットに割り当てられている。
【０００５】
【発明が解決しようとする課題】これまでディジタル信
号プロセッサは、より大きな処理負担(responsibilitie
s)を引き受けてきた。高速化の要望が一向に減少しない
だけでなく、同時により広い種々の外部装置との信号群
交換の要求も上がっている。例えば、多数のディジタル
信号プロセッサを有するディジタル信号処理装置では、
同じディジタル信号処理装置の一部であるディジタル信
号プロセッサ間で通信しなければならない場合も多い。
この通信はシリアル・ポートを介して行なうことができ
るが、この動作モードは厄介で遅いことが立証されてい
る。同様に、ディジタル信号プロセッサと信号群の交換
を要求するホスト・マイクロコンピュータは、同様にシ
リアル・ポートを用いて、動作効率を犠牲にして、ディ
ジタル信号プロセッサと通信する場合もあり得る。加え
て、メモリ・ユニット（例えば、巡回バッファ・モー
ド）およびシリアル・ポート（例えば、ソーティング・
モード）双方において実施されるアドレシング・モード
は、増々複雑化しつつある。この計算の複雑化は全て、
マイクロコンピュータの処理能力を徐々に低下させるこ
とになる。
号プロセッサは、より大きな処理負担(responsibilitie
s)を引き受けてきた。高速化の要望が一向に減少しない
だけでなく、同時により広い種々の外部装置との信号群
交換の要求も上がっている。例えば、多数のディジタル
信号プロセッサを有するディジタル信号処理装置では、
同じディジタル信号処理装置の一部であるディジタル信
号プロセッサ間で通信しなければならない場合も多い。
この通信はシリアル・ポートを介して行なうことができ
るが、この動作モードは厄介で遅いことが立証されてい
る。同様に、ディジタル信号プロセッサと信号群の交換
を要求するホスト・マイクロコンピュータは、同様にシ
リアル・ポートを用いて、動作効率を犠牲にして、ディ
ジタル信号プロセッサと通信する場合もあり得る。加え
て、メモリ・ユニット（例えば、巡回バッファ・モー
ド）およびシリアル・ポート（例えば、ソーティング・
モード）双方において実施されるアドレシング・モード
は、増々複雑化しつつある。この計算の複雑化は全て、
マイクロコンピュータの処理能力を徐々に低下させるこ
とになる。
【０００６】
【課題を解決するための手段】したがって、実際にコア
処理ユニットが関与することはないが、その制御の下で
ディジタル信号プロセッサの構成素子間において信号群
の転送を行なう機構(feature)を有する装置および関連
する方法の必要性が感じられていた。また、直接メモリ
・アクセス・コントローラにおいてディジタル信号プロ
セッサ内の信号群の転送制御を行なうことも、この装置
および方法の別の特徴である。更に、信号群の転送に関
与する発信元および宛先構成素子の結合において柔軟性
を有することも、この装置および関連する方法の更に別
の特徴である。更に、ディジタル信号処理装置内部にお
ける信号群転送の際に優先順位を与え、コンフリクトを
防止することもこの装置および関連する方法の更に別の
特徴である。更に、ディジタル信号プロセッサ外部の構
成素子との信号群の転送を可能にすることも、この装置
および関連する方法の更に別の特徴である。更に、直接
メモリ・アクセス・コントローラに使用可能なアドレシ
ング・モードにおいて柔軟性が得られることも、この方
法および装置の更に別の特徴である。
処理ユニットが関与することはないが、その制御の下で
ディジタル信号プロセッサの構成素子間において信号群
の転送を行なう機構(feature)を有する装置および関連
する方法の必要性が感じられていた。また、直接メモリ
・アクセス・コントローラにおいてディジタル信号プロ
セッサ内の信号群の転送制御を行なうことも、この装置
および方法の別の特徴である。更に、信号群の転送に関
与する発信元および宛先構成素子の結合において柔軟性
を有することも、この装置および関連する方法の更に別
の特徴である。更に、ディジタル信号処理装置内部にお
ける信号群転送の際に優先順位を与え、コンフリクトを
防止することもこの装置および関連する方法の更に別の
特徴である。更に、ディジタル信号プロセッサ外部の構
成素子との信号群の転送を可能にすることも、この装置
および関連する方法の更に別の特徴である。更に、直接
メモリ・アクセス・コントローラに使用可能なアドレシ
ング・モードにおいて柔軟性が得られることも、この方
法および装置の更に別の特徴である。
【０００７】本発明によれば、前述の特徴およびその他
の特徴は、プログラム可能なチャネルを有する直接メモ
リ・アクセス・コントローラ、柔軟なアドレシング・ユ
ニット、および要求信号転送間のコンフリクトを回避す
る装置によって達成される。直接メモリ・アクセス・コ
ントローラは、シリアル・ポートおよびメモリ・ユニッ
ト間におけるデータ群交換の任務を引き受けることによ
って、コア処理ユニットにかかるこの動作の負担を軽減
する。加えて、ホスト・ポート・インターフェース・ユ
ニットをディジタル信号プロセッサに追加することによ
って、並列にフォーマットした信号群を、外部構成素
子、特に、マイクロコントローラと交換することが可能
となる。プロセッサ−プロセッサ・インターフェース・
ユニットが、同じディジタル信号処理装置の一部である
ディジタル信号プロセッサ間での信号群の交換を行な
う。直接メモリ・アクセス・コントローラは、コア処理
ユニットに使用可能なコンテクスト・レジスタを含む。
コンテクスト・レジスタはコア処理ユニットが使用可能
であり、ディジタル信号プロセッサ内部における信号群
転送の全体的な制御機能をコア処理ユニットに設ける。
直接メモリ・アクセス・コントローラは、発信元構成素
子を宛先構成素子に結合することができる複数のプログ
ラマブル・チャネルを含む。直接メモリ・アクセス・コ
ントローラは、調停ユニットを含むので、チャネルへの
アクセス要求に優先順位を与え、コンフリクトを回避す
ることができる。
の特徴は、プログラム可能なチャネルを有する直接メモ
リ・アクセス・コントローラ、柔軟なアドレシング・ユ
ニット、および要求信号転送間のコンフリクトを回避す
る装置によって達成される。直接メモリ・アクセス・コ
ントローラは、シリアル・ポートおよびメモリ・ユニッ
ト間におけるデータ群交換の任務を引き受けることによ
って、コア処理ユニットにかかるこの動作の負担を軽減
する。加えて、ホスト・ポート・インターフェース・ユ
ニットをディジタル信号プロセッサに追加することによ
って、並列にフォーマットした信号群を、外部構成素
子、特に、マイクロコントローラと交換することが可能
となる。プロセッサ−プロセッサ・インターフェース・
ユニットが、同じディジタル信号処理装置の一部である
ディジタル信号プロセッサ間での信号群の交換を行な
う。直接メモリ・アクセス・コントローラは、コア処理
ユニットに使用可能なコンテクスト・レジスタを含む。
コンテクスト・レジスタはコア処理ユニットが使用可能
であり、ディジタル信号プロセッサ内部における信号群
転送の全体的な制御機能をコア処理ユニットに設ける。
直接メモリ・アクセス・コントローラは、発信元構成素
子を宛先構成素子に結合することができる複数のプログ
ラマブル・チャネルを含む。直接メモリ・アクセス・コ
ントローラは、調停ユニットを含むので、チャネルへの
アクセス要求に優先順位を与え、コンフリクトを回避す
ることができる。
【０００８】添付図面を参照することにより、当業者に
は本発明の理解が一層深まり、その多数の目的、特徴、
および利点も明白となろう。異なる図面において同じ参
照記号を用いる場合、同様または同一の構成を示すこと
とする。
は本発明の理解が一層深まり、その多数の目的、特徴、
および利点も明白となろう。異なる図面において同じ参
照記号を用いる場合、同様または同一の構成を示すこと
とする。
【０００９】
【発明の実施の形態】図１については、本発明の背景に
関して既に論じた。処理負担を軽減する最初のステップ
は、メモリ・ユニットおよびシリアル・ポート間の信号
交換の負担を、直接メモリ・アクセス・コントローラに
移転させることである。図２を参照すると、ディジタル
信号プロセッサ２０は、コア処理ユニット１２、直接メ
モリ・アクセス・コントローラ１４、メモリ・ユニット
１６、およびシリアル・ポート１８を有する。これら
は、図１に示した従来技術のディジタル信号プロセッサ
における構成素子と同じである。図１および図２の実施
形態間の相違は、次の通りである。図１では、直接メモ
リ・アクセス・コントローラ１４は、メモリ・ユニット
１６およびコア処理ユニット１２間における信号群の交
換を制御する。図２では、直接メモリ・アクセス・コン
トローラ１４は、メモリ・ユニット１６およびコア処理
ユニット１２間における信号群の交換を制御するだけで
なく、シリアル・ポート１８、ホスト・プロセッサ・イ
ンターフェース・ユニット２５、およびプロセッサ−プ
ロセッサ間インターフェース・ユニット２３間における
信号群の交換も制御する。この実施態様では、コア処理
ユニット１２は、図１に示す実施態様と比較して、図１
に示すようなシリアル・ポートに対する処理負担が軽減
される。多数のアドレシング・モード、即ち、フレーム
・モード、巡回バッファ・モード、およびソーティング
・モードが可能なために、このシリアル・ポートおよび
メモリ・ユニット間の信号群交換制御の負担を移転する
ことは、有意義であると言えよう。
関して既に論じた。処理負担を軽減する最初のステップ
は、メモリ・ユニットおよびシリアル・ポート間の信号
交換の負担を、直接メモリ・アクセス・コントローラに
移転させることである。図２を参照すると、ディジタル
信号プロセッサ２０は、コア処理ユニット１２、直接メ
モリ・アクセス・コントローラ１４、メモリ・ユニット
１６、およびシリアル・ポート１８を有する。これら
は、図１に示した従来技術のディジタル信号プロセッサ
における構成素子と同じである。図１および図２の実施
形態間の相違は、次の通りである。図１では、直接メモ
リ・アクセス・コントローラ１４は、メモリ・ユニット
１６およびコア処理ユニット１２間における信号群の交
換を制御する。図２では、直接メモリ・アクセス・コン
トローラ１４は、メモリ・ユニット１６およびコア処理
ユニット１２間における信号群の交換を制御するだけで
なく、シリアル・ポート１８、ホスト・プロセッサ・イ
ンターフェース・ユニット２５、およびプロセッサ−プ
ロセッサ間インターフェース・ユニット２３間における
信号群の交換も制御する。この実施態様では、コア処理
ユニット１２は、図１に示す実施態様と比較して、図１
に示すようなシリアル・ポートに対する処理負担が軽減
される。多数のアドレシング・モード、即ち、フレーム
・モード、巡回バッファ・モード、およびソーティング
・モードが可能なために、このシリアル・ポートおよび
メモリ・ユニット間の信号群交換制御の負担を移転する
ことは、有意義であると言えよう。
【００１０】次に図３を参照すると、本発明の好適な実
施形態によるディジタル信号プロセッサ３０のブロック
図が示されている。コア処理ユニット３１は、ディジタ
ル信号プロセッサ３０の主要な処理機能を実行する。一
般に、コア処理ユニット３１は、限られた数の処理機能
を非常に効率的に実行するために、ハードウエアおよび
ソフトウエア双方において最適化されている。メモリ・
ユニット３６は、コア処理ユニットが処理機能のために
必要とする信号群を格納する。シリアル・ポート３７
は、ディジタル信号処理装置の外側にある構成素子と信
号群を交換する。レア・ブリッジ・ユニット(rhea brid
ge unit)３３は、コア処理ユニット３１内のメモリ・マ
ップ・レジスタ・バンクと直接メモリ・アクセス・コン
トローラ３２内の制御（コンテクスト）レジスタとの間
にインターフェースを備える。ホスト・ポート・インタ
ーフェース・ユニット３４は、外部構成素子、代表例と
して、マイクロコントローラと信号群を交換する。直接
メモリ・アクセス・コントローラ３２は、信号をシリア
ル・ポート３７と交換する。直接メモリ・アクセス・コ
ントローラ３２は、信号群をマルチプレクサ３８に印加
し、スイッチ３９から信号を受け取る。ホスト・インタ
ーフェース・ユニット３４は、信号をマルチプレクサ・
ユニット３８に印加し、スイッチ・ユニット３９から信
号群を受け取る。スイッチ・ユニット３９およびマルチ
プレクサ・ユニット３８は、直接メモリ・アクセス・コ
ントローラ３２から制御信号を受け取る。直接メモリ・
アクセス・コントローラ３２は、ホスト・ポート・イン
ターフェース・ユニット３４からHPIREQ信号を受け取
る。プロセッサ・プロセッサ間インターフェース・ユニ
ット３５は、ディジタル信号処理装置の一部として製作
されたディジタル信号プロセッサ間における信号群の転
送を可能にする。プロセッサ−プロセッサ間インターフ
ェース・ユニット３５は、直接メモリ・アクセス・コン
トローラ３２と同じディジタル信号プロセッサ内にある
直接メモリ・インターフェース・コントローラ３２に、
TXEMPTY信号を印加する。これに応答して、直接メモリ
・アクセス・コントローラ３２は、プロセッサ−プロセ
ッサ間インターフェース・ユニット３５に、要求された
信号群を印加する。この信号群は、メモリ・ユニット３
６に既に格納されている。プロセッサ−プロセッサ間イ
ンターフェース・ユニット３５は、信号群（複数の信号
群）を要求したディジタル信号プロセッサの直接メモリ
・アクセス・ユニット３２’に、RXFULL信号を送信す
る。ディジタル信号プロセッサ３０の直接メモリ・アク
セス・ユニット３５は、他方のディジタル信号プロセッ
サのプロセッサ−プロセッサ間インターフェース・ユニ
ット３５’からTXFULL信号を受け取る。このTXFULL信号
に応答して、プロセッサ−プロセッサ間インターフェー
ス・ユニット３５’内に格納されている信号群が、直接
メモリ・アクセス・コントローラ３２を介して、メモリ
・ユニット３６に転送される。ディジタル信号プロセッ
サからディジタル信号プロセッサへの信号群の転送は、
要求元のディジタル信号処理装置が、要求された信号群
を格納しているディジタル信号プロセッサのコア処理ユ
ニットに割込信号を印加することによって開始される。
施形態によるディジタル信号プロセッサ３０のブロック
図が示されている。コア処理ユニット３１は、ディジタ
ル信号プロセッサ３０の主要な処理機能を実行する。一
般に、コア処理ユニット３１は、限られた数の処理機能
を非常に効率的に実行するために、ハードウエアおよび
ソフトウエア双方において最適化されている。メモリ・
ユニット３６は、コア処理ユニットが処理機能のために
必要とする信号群を格納する。シリアル・ポート３７
は、ディジタル信号処理装置の外側にある構成素子と信
号群を交換する。レア・ブリッジ・ユニット(rhea brid
ge unit)３３は、コア処理ユニット３１内のメモリ・マ
ップ・レジスタ・バンクと直接メモリ・アクセス・コン
トローラ３２内の制御（コンテクスト）レジスタとの間
にインターフェースを備える。ホスト・ポート・インタ
ーフェース・ユニット３４は、外部構成素子、代表例と
して、マイクロコントローラと信号群を交換する。直接
メモリ・アクセス・コントローラ３２は、信号をシリア
ル・ポート３７と交換する。直接メモリ・アクセス・コ
ントローラ３２は、信号群をマルチプレクサ３８に印加
し、スイッチ３９から信号を受け取る。ホスト・インタ
ーフェース・ユニット３４は、信号をマルチプレクサ・
ユニット３８に印加し、スイッチ・ユニット３９から信
号群を受け取る。スイッチ・ユニット３９およびマルチ
プレクサ・ユニット３８は、直接メモリ・アクセス・コ
ントローラ３２から制御信号を受け取る。直接メモリ・
アクセス・コントローラ３２は、ホスト・ポート・イン
ターフェース・ユニット３４からHPIREQ信号を受け取
る。プロセッサ・プロセッサ間インターフェース・ユニ
ット３５は、ディジタル信号処理装置の一部として製作
されたディジタル信号プロセッサ間における信号群の転
送を可能にする。プロセッサ−プロセッサ間インターフ
ェース・ユニット３５は、直接メモリ・アクセス・コン
トローラ３２と同じディジタル信号プロセッサ内にある
直接メモリ・インターフェース・コントローラ３２に、
TXEMPTY信号を印加する。これに応答して、直接メモリ
・アクセス・コントローラ３２は、プロセッサ−プロセ
ッサ間インターフェース・ユニット３５に、要求された
信号群を印加する。この信号群は、メモリ・ユニット３
６に既に格納されている。プロセッサ−プロセッサ間イ
ンターフェース・ユニット３５は、信号群（複数の信号
群）を要求したディジタル信号プロセッサの直接メモリ
・アクセス・ユニット３２’に、RXFULL信号を送信す
る。ディジタル信号プロセッサ３０の直接メモリ・アク
セス・ユニット３５は、他方のディジタル信号プロセッ
サのプロセッサ−プロセッサ間インターフェース・ユニ
ット３５’からTXFULL信号を受け取る。このTXFULL信号
に応答して、プロセッサ−プロセッサ間インターフェー
ス・ユニット３５’内に格納されている信号群が、直接
メモリ・アクセス・コントローラ３２を介して、メモリ
・ユニット３６に転送される。ディジタル信号プロセッ
サからディジタル信号プロセッサへの信号群の転送は、
要求元のディジタル信号処理装置が、要求された信号群
を格納しているディジタル信号プロセッサのコア処理ユ
ニットに割込信号を印加することによって開始される。
【００１１】図４を参照すると、本発明の好適な実施形
態による直接メモリ・アクセス・コントローラ３２のブ
ロック図が示されている。直接メモリ・アクセス・コン
トローラ３２は、ｄｍａ分離マルチプレクサ３２１、ク
ロック・バッファ・ユニット３２２、調停ユニット３２
３、割込マルチプレクサ・ユニット３２４、状態制御ユ
ニット３２５、およびｐｓａユニット３２６を含む。ｄ
ｍａ分離マルチプレクサ３２１は、直接メモリ・アクセ
ス・コントローラ３２への入力信号を分離する論理構成
素子を含み、検査の目的のために用いられる。クロック
・バッファ・ユニット３２２は、外部（即ち、ディジタ
ル信号プロセッサの外部）クロック信号のスキューを補
正するロジックを内蔵している。そして、クロック信号
は直接メモリ・アクセス・ユニット３２全域に分配され
る。割込マルチプレクサ３２４は、ディジタル信号プロ
セッサ３０のコア処理ユニットに同期割込を供給する。
調停ユニット３２３は、チャネルの１つの制御のための
送信権要求(bid)に応答し、チャネルのユーザを選択す
る装置を含む。ｐｓａユニット３２６は、直接メモリ・
アクセス・コントローラ３４の検査およびデバッグを行
なう計算部である。状態制御ユニット３２５は、直接メ
モリ・アクセス・コントローラ３４の状態（コンフィギ
ュレーション）を選択し、機械コンフィギュレーション
を設定する制御信号を印加する。状態制御ユニット３２
５は、調停ユニット３２３からの信号を受け取る。調停
ユニット３２３は、信号群の転送中における直接メモリ
・アクセス・コントローラ３２３の状態を判定する。調
停ユニットは、TXEMPTY信号、RXFULL信号、およびHPIRE
Q信号を受け取る。これらの信号は、競合する要求と比
較され、予め選択された優先順リスト、および制御信号
の適切な発生のために状態制御ユニット３２５に伝達さ
れる結果にしたがって、直接メモリ・アクセス・コント
ローラ３２を介した信号群の転送を制御する。チャネル
３２６に言及すると、転送される信号群は、ｄｍａバス
３２８とは別個に示されている。このように分離して示
すのは、チャネル・ユニット３２６の動作を説明するた
めである。ｄｍａバス３２８は、制御信号群およびアド
レス信号群だけでなく、ディジタル信号処理装置３０の
構成素子間で交換されている信号群も搬送する。
態による直接メモリ・アクセス・コントローラ３２のブ
ロック図が示されている。直接メモリ・アクセス・コン
トローラ３２は、ｄｍａ分離マルチプレクサ３２１、ク
ロック・バッファ・ユニット３２２、調停ユニット３２
３、割込マルチプレクサ・ユニット３２４、状態制御ユ
ニット３２５、およびｐｓａユニット３２６を含む。ｄ
ｍａ分離マルチプレクサ３２１は、直接メモリ・アクセ
ス・コントローラ３２への入力信号を分離する論理構成
素子を含み、検査の目的のために用いられる。クロック
・バッファ・ユニット３２２は、外部（即ち、ディジタ
ル信号プロセッサの外部）クロック信号のスキューを補
正するロジックを内蔵している。そして、クロック信号
は直接メモリ・アクセス・ユニット３２全域に分配され
る。割込マルチプレクサ３２４は、ディジタル信号プロ
セッサ３０のコア処理ユニットに同期割込を供給する。
調停ユニット３２３は、チャネルの１つの制御のための
送信権要求(bid)に応答し、チャネルのユーザを選択す
る装置を含む。ｐｓａユニット３２６は、直接メモリ・
アクセス・コントローラ３４の検査およびデバッグを行
なう計算部である。状態制御ユニット３２５は、直接メ
モリ・アクセス・コントローラ３４の状態（コンフィギ
ュレーション）を選択し、機械コンフィギュレーション
を設定する制御信号を印加する。状態制御ユニット３２
５は、調停ユニット３２３からの信号を受け取る。調停
ユニット３２３は、信号群の転送中における直接メモリ
・アクセス・コントローラ３２３の状態を判定する。調
停ユニットは、TXEMPTY信号、RXFULL信号、およびHPIRE
Q信号を受け取る。これらの信号は、競合する要求と比
較され、予め選択された優先順リスト、および制御信号
の適切な発生のために状態制御ユニット３２５に伝達さ
れる結果にしたがって、直接メモリ・アクセス・コント
ローラ３２を介した信号群の転送を制御する。チャネル
３２６に言及すると、転送される信号群は、ｄｍａバス
３２８とは別個に示されている。このように分離して示
すのは、チャネル・ユニット３２６の動作を説明するた
めである。ｄｍａバス３２８は、制御信号群およびアド
レス信号群だけでなく、ディジタル信号処理装置３０の
構成素子間で交換されている信号群も搬送する。
【００１２】図５を参照すると、直接メモリ・アクセス
・ユニットのチャネル・ユニット３４９の動作が示され
ている。チャネル・ユニット３４９は、複数のチャネル
を含み、図６にはその内の１つのチャネルを示す。マル
チプレクサ６１は、その入力端子が信号群の発信元構成
素子全てに結合されている。図６に示すように、発信元
構成素子は、メモリ・ユニット１６、シリアル・ポート
１８、コア処理ユニット１２、およびプロセッサ−プロ
セッサ間インターフェース・ユニット３１’を含む。
尚、入力端子は、第２ディジタル信号プロセッサ３０’
の直接メモリ・アクセス・ユニット３４’に結合されて
いることを注記しておく。ｄｍａバス３４７からの制御
信号は、マルチプレクサ・ユニット６１を介して送信を
行なう発信元構成素子を選択する。マルチプレクサ・ユ
ニット６１を介して送信される信号群は、レジスタ・バ
ンク６３に印加され、ここに格納される。レジスタ・バ
ンク６３に格納された信号群は、スイッチ・ユニット６
５に印加される。スイッチ・ユニット６５は、ｄｍａバ
ス３４９からの制御信号に応答して、信号群を送信し、
可能な宛先構成素子、即ち、メモリ・ユニット１６、シ
リアル・ポート１８、コア処理ユニット１２の内１つ、
およびチャネル・ユニット３４９が位置するディジタル
信号プロセッサ３０と連動するインターフェース・ユニ
ット３１に信号群を印加する。好適な実施形態では、６
つのプログラム可能なチャネルがあるが、いずれの時点
でもアクティブなのは１つだけである。ホスト・ポート
・インターフェース・ユニット３４に関して、信号群
は、チャネル・ユニット３２４を介して送信されるので
はなく、メモリ・ユニットと直接交換される。
・ユニットのチャネル・ユニット３４９の動作が示され
ている。チャネル・ユニット３４９は、複数のチャネル
を含み、図６にはその内の１つのチャネルを示す。マル
チプレクサ６１は、その入力端子が信号群の発信元構成
素子全てに結合されている。図６に示すように、発信元
構成素子は、メモリ・ユニット１６、シリアル・ポート
１８、コア処理ユニット１２、およびプロセッサ−プロ
セッサ間インターフェース・ユニット３１’を含む。
尚、入力端子は、第２ディジタル信号プロセッサ３０’
の直接メモリ・アクセス・ユニット３４’に結合されて
いることを注記しておく。ｄｍａバス３４７からの制御
信号は、マルチプレクサ・ユニット６１を介して送信を
行なう発信元構成素子を選択する。マルチプレクサ・ユ
ニット６１を介して送信される信号群は、レジスタ・バ
ンク６３に印加され、ここに格納される。レジスタ・バ
ンク６３に格納された信号群は、スイッチ・ユニット６
５に印加される。スイッチ・ユニット６５は、ｄｍａバ
ス３４９からの制御信号に応答して、信号群を送信し、
可能な宛先構成素子、即ち、メモリ・ユニット１６、シ
リアル・ポート１８、コア処理ユニット１２の内１つ、
およびチャネル・ユニット３４９が位置するディジタル
信号プロセッサ３０と連動するインターフェース・ユニ
ット３１に信号群を印加する。好適な実施形態では、６
つのプログラム可能なチャネルがあるが、いずれの時点
でもアクティブなのは１つだけである。ホスト・ポート
・インターフェース・ユニット３４に関して、信号群
は、チャネル・ユニット３２４を介して送信されるので
はなく、メモリ・ユニットと直接交換される。
【００１３】＜好適な実施形態の動作＞先に示したよう
に、想定した直接メモリ・アクセスは、信号群の転送負
担を増大する。コア処理ユニットが信号群転送の最終的
な制御を行なうが、信号群転送のルーチン・アクティビ
ティは、直接メモリ・アクセス・コントローラに置かれ
ている。元来、直接メモリ・アクセス・コントローラ
は、コア処理ユニットおよびメモリ・ユニット間にイン
ターフェースを設けるものであった。本発明の好適な実
施形態では、直接メモリ・アクセス・コントローラは、
殆ど全ての信号群転送を制御する。即ち、この転送に関
与する。シリアル・ポートおよびメモリ・ユニット間に
おける信号の交換に関しては、アドレシング・モードを
利用可能にしなければならない。これらのアドレシング
・モード、即ち、フレーム・モード、巡回バッファ・モ
ード、およびソーティング・モード、ならびにこれらの
アドレシング・モードを実施する装置は、後に引用する
APPARATUS AND METHOD FOR ADDRESS MODIFICATION IN A
DIRECT MEMORY ACCESS CONTROLLER（直接メモリ・アク
セス・コントローラにおけるアドレス変更装置および方
法）と題する同時係属中の米国特許出願に記載されてい
る。ホスト・ポート・インターフェース・ユニットに関
して、直接メモリ・アクセス・コントローラにおけるチ
ャネルは、信号群の転送には直接関与しない。しかしな
がら、直接メモリ・アクセス・コントローラは、ホスト
・ポート・プロセッサおよびメモリ・ユニット間の信号
群の転送が、ディジタル信号プロセッサにおける他の信
号群の転送と衝突しないことを保証するために、制御信
号を供給する。プロセッサ−プロセッサ間信号群転送に
関して、実際には、これらの転送は実際の転送のための
チャネル・ユニットを用いて実施される。全ての転送に
おいて、調停ユニットの関与により、優先順位が最も高
い信号転送が最初に処理されるようにする。本発明の一
用途では、ディジタル信号処理装置は、マイクロコント
ローラの全体的制御の下で動作することができる。した
がって、マイクロコントローラとの通信が他の信号群転
送に優先することは重要である。
に、想定した直接メモリ・アクセスは、信号群の転送負
担を増大する。コア処理ユニットが信号群転送の最終的
な制御を行なうが、信号群転送のルーチン・アクティビ
ティは、直接メモリ・アクセス・コントローラに置かれ
ている。元来、直接メモリ・アクセス・コントローラ
は、コア処理ユニットおよびメモリ・ユニット間にイン
ターフェースを設けるものであった。本発明の好適な実
施形態では、直接メモリ・アクセス・コントローラは、
殆ど全ての信号群転送を制御する。即ち、この転送に関
与する。シリアル・ポートおよびメモリ・ユニット間に
おける信号の交換に関しては、アドレシング・モードを
利用可能にしなければならない。これらのアドレシング
・モード、即ち、フレーム・モード、巡回バッファ・モ
ード、およびソーティング・モード、ならびにこれらの
アドレシング・モードを実施する装置は、後に引用する
APPARATUS AND METHOD FOR ADDRESS MODIFICATION IN A
DIRECT MEMORY ACCESS CONTROLLER（直接メモリ・アク
セス・コントローラにおけるアドレス変更装置および方
法）と題する同時係属中の米国特許出願に記載されてい
る。ホスト・ポート・インターフェース・ユニットに関
して、直接メモリ・アクセス・コントローラにおけるチ
ャネルは、信号群の転送には直接関与しない。しかしな
がら、直接メモリ・アクセス・コントローラは、ホスト
・ポート・プロセッサおよびメモリ・ユニット間の信号
群の転送が、ディジタル信号プロセッサにおける他の信
号群の転送と衝突しないことを保証するために、制御信
号を供給する。プロセッサ−プロセッサ間信号群転送に
関して、実際には、これらの転送は実際の転送のための
チャネル・ユニットを用いて実施される。全ての転送に
おいて、調停ユニットの関与により、優先順位が最も高
い信号転送が最初に処理されるようにする。本発明の一
用途では、ディジタル信号処理装置は、マイクロコント
ローラの全体的制御の下で動作することができる。した
がって、マイクロコントローラとの通信が他の信号群転
送に優先することは重要である。
【００１４】先に明記した実施形態に関して本発明を説
明したが、本発明は必ずしもこれらの実施形態に限定さ
れる訳ではない。したがって、ここには記載されていな
いその他の実施形態、変形、および改良も必ずしも本発
明の範囲から除外される訳ではなく、本発明の範囲は特
許請求の範囲によって規定されることとする。
明したが、本発明は必ずしもこれらの実施形態に限定さ
れる訳ではない。したがって、ここには記載されていな
いその他の実施形態、変形、および改良も必ずしも本発
明の範囲から除外される訳ではなく、本発明の範囲は特
許請求の範囲によって規定されることとする。
【００１５】本願は、１９９９年９月２８日に出願した
米国予備出願第６０／１５６，６２６号の優先権を主張
する。 ＜関連出願＞本願と同一日付で出願され、本願の譲受人
に譲渡された、Partric J. Smith,Jason A Jones およ
びKevin A. McGonagleが発明した米国特許出願第（弁理
士整理番号TI-29706)号、APPARATUS AND METHOD FOR TH
E TRANSFER OF SIGNAL GROUPS BETWEEN DIGITAL SIGNAL
PROCESSORS IN A DIGITAL SIGNAL PROCESSING UNIT
（ディジタル信号処理装置におけるディジタル信号プロ
セッサ間の信号群転送装置および方法）、本願と同一日
付で出願され、本願の譲受人に譲渡された、Partric J.
Smith,Jason A Jones およびKevin A. McGonagleが発
明した米国特許出願第（弁理士整理番号TI-29707)号、A
PPARATUS AND METHOD FOR ACTIVATION OF A DIGITAL SI
GNAL PROCESSOR IN AN IDLE MODE FOR INTERPROCESSOR
TRANSFER OF SIGNAL GROUPS IN A DIGITAL SIGNAL PROC
ESSING UNIT（ディジタル信号処理装置におけるディジ
タル信号プロセッサ間の信号群活性化装置および方
法）、本願と同一日付で出願され、本願の譲受人に譲渡
された、Partric J. Smithおよび Jason A Jones が発
明した米国特許出願第（弁理士整理番号TI-29710)号、A
PPARATUS AND METHOD FOR A HOST PORT INTERFACE UNIT
IN A DIGITAL SIGNALPROCESSING UNIT（ディジタル信
号処理装置におけるホスト・プロセッサ・インターフェ
ース・ユニットのための装置および方法）、本願と同一
日付で出願され、本願の譲受人に譲渡された、Partric
J. SmithおよびTai H. Nguyenが発明した米国特許出願
第（弁理士整理番号TI-29715)号、APPARATUS AND METHO
D FOR A SORTING MODE IN A DIRECT MEMORY ACCESS CON
TROLLER OF A DIGITAL SIGNAL PROCESSOR （ディジタル
信号プロセッサの直接メモリ・アクセス・コントローラ
におけるソーティング・モードのための装置および方
法）、本願と同一日付で出願され、本願および関連出願
の譲受人に譲渡された、Partric J. Smithが発明した米
国特許出願第（弁理士整理番号TI-29717)号、APPARATUS
AND METHOD FOR ADDRESS MODIFICATION IN A DIRECT M
EMORY ACCESS CONTROLLER（直接メモリ・アクセス・コ
ントローラにおけるアドレス変更装置および方法）。
米国予備出願第６０／１５６，６２６号の優先権を主張
する。 ＜関連出願＞本願と同一日付で出願され、本願の譲受人
に譲渡された、Partric J. Smith,Jason A Jones およ
びKevin A. McGonagleが発明した米国特許出願第（弁理
士整理番号TI-29706)号、APPARATUS AND METHOD FOR TH
E TRANSFER OF SIGNAL GROUPS BETWEEN DIGITAL SIGNAL
PROCESSORS IN A DIGITAL SIGNAL PROCESSING UNIT
（ディジタル信号処理装置におけるディジタル信号プロ
セッサ間の信号群転送装置および方法）、本願と同一日
付で出願され、本願の譲受人に譲渡された、Partric J.
Smith,Jason A Jones およびKevin A. McGonagleが発
明した米国特許出願第（弁理士整理番号TI-29707)号、A
PPARATUS AND METHOD FOR ACTIVATION OF A DIGITAL SI
GNAL PROCESSOR IN AN IDLE MODE FOR INTERPROCESSOR
TRANSFER OF SIGNAL GROUPS IN A DIGITAL SIGNAL PROC
ESSING UNIT（ディジタル信号処理装置におけるディジ
タル信号プロセッサ間の信号群活性化装置および方
法）、本願と同一日付で出願され、本願の譲受人に譲渡
された、Partric J. Smithおよび Jason A Jones が発
明した米国特許出願第（弁理士整理番号TI-29710)号、A
PPARATUS AND METHOD FOR A HOST PORT INTERFACE UNIT
IN A DIGITAL SIGNALPROCESSING UNIT（ディジタル信
号処理装置におけるホスト・プロセッサ・インターフェ
ース・ユニットのための装置および方法）、本願と同一
日付で出願され、本願の譲受人に譲渡された、Partric
J. SmithおよびTai H. Nguyenが発明した米国特許出願
第（弁理士整理番号TI-29715)号、APPARATUS AND METHO
D FOR A SORTING MODE IN A DIRECT MEMORY ACCESS CON
TROLLER OF A DIGITAL SIGNAL PROCESSOR （ディジタル
信号プロセッサの直接メモリ・アクセス・コントローラ
におけるソーティング・モードのための装置および方
法）、本願と同一日付で出願され、本願および関連出願
の譲受人に譲渡された、Partric J. Smithが発明した米
国特許出願第（弁理士整理番号TI-29717)号、APPARATUS
AND METHOD FOR ADDRESS MODIFICATION IN A DIRECT M
EMORY ACCESS CONTROLLER（直接メモリ・アクセス・コ
ントローラにおけるアドレス変更装置および方法）。
【００１６】以上の説明に関して更に次の項を開示す
る。 （１）ディジタル信号処理装置であって、ディジタル信
号プロセッサを備え、該ディジタル信号処理装置が、コ
ア処理ユニットであって、印加された信号群を処理す
る、コア処理ユニットと、信号群を格納するメモリ・ユ
ニットと、前記ディジタル信号処理装置外部の構成素子
と信号群を交換するシリアル・ポートと、外部構成素子
から信号群を受け取るホスト・ポート・インターフェー
ス・ユニットと、直接メモリ・アクセス・コントローラ
であって、当該直接メモリ・アクセス・コントローラ
は、前記メモリ・ユニットおよび前記コア処理ユニット
間における信号群の交換を制御し、当該直接メモリ・ア
クセス・コントローラは、前記シリアル・ポートおよび
前記メモリ・ユニット間における信号群の交換を制御
し、前記メモリ・ユニットおよび前記ホスト・ポート・
インターフェース・ユニット間における信号群の交換の
間、他の信号転送とのコンフリクトを防止する、直接メ
モリ・アクセス・コントローラと、を含む、ディジタル
信号処理装置。 （２）更に、第２ディジタル信号プロセッサを備え、前
記ディジタル信号プロセッサおよび前記第２ディジタル
信号プロセッサが、前記ディジタル信号プロセッサのメ
モリ・ユニットと前記第２ディジタル信号プロセッサ間
における信号群転送のための装置を含み、前記ディジタ
ル信号プロセッサおよび前記第２ディジタル信号プロセ
ッサの直接メモリ・アクセス・コントローラが、信号群
の転送を制御する、第１項記載のディジタル信号処理装
置。 （３）前記直接メモリ・アクセス・コントローラは、ア
ドレス・ユニットを含み、該アドレス・ユニットがフレ
ーム・モード、巡回バッファ・モード、およびソーティ
ング・モードを有する、第１項記載のディジタル信号処
理装置。 （４）前記直接メモリ・アクセス・コントローラは、前
記ディジタル信号プロセッサの構成素子間における信号
群の転送を実施する複数のチャネルを有する、第１項記
載のディジタル信号処理装置。 （５）前記直接メモリ・アクセス・コントローラは、調
停ユニットを有し、該調停ユニットが、信号群転送要求
のコンフリクトを解決する、第１項記載のディジタル信
号処理装置。
る。 （１）ディジタル信号処理装置であって、ディジタル信
号プロセッサを備え、該ディジタル信号処理装置が、コ
ア処理ユニットであって、印加された信号群を処理す
る、コア処理ユニットと、信号群を格納するメモリ・ユ
ニットと、前記ディジタル信号処理装置外部の構成素子
と信号群を交換するシリアル・ポートと、外部構成素子
から信号群を受け取るホスト・ポート・インターフェー
ス・ユニットと、直接メモリ・アクセス・コントローラ
であって、当該直接メモリ・アクセス・コントローラ
は、前記メモリ・ユニットおよび前記コア処理ユニット
間における信号群の交換を制御し、当該直接メモリ・ア
クセス・コントローラは、前記シリアル・ポートおよび
前記メモリ・ユニット間における信号群の交換を制御
し、前記メモリ・ユニットおよび前記ホスト・ポート・
インターフェース・ユニット間における信号群の交換の
間、他の信号転送とのコンフリクトを防止する、直接メ
モリ・アクセス・コントローラと、を含む、ディジタル
信号処理装置。 （２）更に、第２ディジタル信号プロセッサを備え、前
記ディジタル信号プロセッサおよび前記第２ディジタル
信号プロセッサが、前記ディジタル信号プロセッサのメ
モリ・ユニットと前記第２ディジタル信号プロセッサ間
における信号群転送のための装置を含み、前記ディジタ
ル信号プロセッサおよび前記第２ディジタル信号プロセ
ッサの直接メモリ・アクセス・コントローラが、信号群
の転送を制御する、第１項記載のディジタル信号処理装
置。 （３）前記直接メモリ・アクセス・コントローラは、ア
ドレス・ユニットを含み、該アドレス・ユニットがフレ
ーム・モード、巡回バッファ・モード、およびソーティ
ング・モードを有する、第１項記載のディジタル信号処
理装置。 （４）前記直接メモリ・アクセス・コントローラは、前
記ディジタル信号プロセッサの構成素子間における信号
群の転送を実施する複数のチャネルを有する、第１項記
載のディジタル信号処理装置。 （５）前記直接メモリ・アクセス・コントローラは、調
停ユニットを有し、該調停ユニットが、信号群転送要求
のコンフリクトを解決する、第１項記載のディジタル信
号処理装置。
【００１７】（６）ディジタル信号処理装置における信
号群転送方法であって、前記ディジタル信号処理装置の
ディジタル信号プロセッサに、直接メモリ・アクセス・
コントローラを設けるステップであって、該直接メモリ
・アクセス・コントローラが複数のチャネルを有し、各
チャネルが、制御信号に応答して、コア処理ユニット、
メモリ・ユニット、およびシリアル・ポートから成る群
から選択した２つのディジタル信号プロセッサ構成素子
を相互結合可能である、ステップと、信号を調停ユニッ
トに印加し、２つの選択した構成素子を結合するチャネ
ルに対するアクセスを要求するステップと、２つの選択
した構成素子間における信号群転送が、他の保留中の要
求よりも高い優先順位を有する場合、制御信号を発生し
て、前記２つの選択した構成素子を結合するステップ
と、前記２つの選択した構成素子間において信号群を転
送するステップと、から成る方法。 （７）前記ディジタル信号処理装置は、２つのディジタ
ル信号プロセッサを備え、各ディジタル信号プロセッサ
は、第１ディジタル信号プロセッサの前記メモリ・ユニ
ットから第２ディジタル信号プロセッサの前記メモリ・
ユニットに信号群を転送するインターフェース・ユニッ
トを有し、前記第１ディジタル信号プロセッサのインタ
ーフェース・ユニットおよび前記第２ディジタル信号プ
ロセッサのインターフェース・ユニットを、他方のディ
ジタル信号プロセッサの直接メモリ・アクセス・コント
ローラに結合する、第６項記載の方法。 （８）前記転送するステップは、前記チャネルを通じて
転送される信号群に関連するソース・アドレスおよび宛
先アドレスの少なくとも１つを発生することを含む、第
６項記載の方法。 （９）前記アドレスの発生は、フレーム・アドレス・モ
ード、巡回バッファ・モード、およびソーティング・ア
ドレス・モードから成る群から選択したモードでアドレ
スを発生することを含む、第８項記載の方法。
号群転送方法であって、前記ディジタル信号処理装置の
ディジタル信号プロセッサに、直接メモリ・アクセス・
コントローラを設けるステップであって、該直接メモリ
・アクセス・コントローラが複数のチャネルを有し、各
チャネルが、制御信号に応答して、コア処理ユニット、
メモリ・ユニット、およびシリアル・ポートから成る群
から選択した２つのディジタル信号プロセッサ構成素子
を相互結合可能である、ステップと、信号を調停ユニッ
トに印加し、２つの選択した構成素子を結合するチャネ
ルに対するアクセスを要求するステップと、２つの選択
した構成素子間における信号群転送が、他の保留中の要
求よりも高い優先順位を有する場合、制御信号を発生し
て、前記２つの選択した構成素子を結合するステップ
と、前記２つの選択した構成素子間において信号群を転
送するステップと、から成る方法。 （７）前記ディジタル信号処理装置は、２つのディジタ
ル信号プロセッサを備え、各ディジタル信号プロセッサ
は、第１ディジタル信号プロセッサの前記メモリ・ユニ
ットから第２ディジタル信号プロセッサの前記メモリ・
ユニットに信号群を転送するインターフェース・ユニッ
トを有し、前記第１ディジタル信号プロセッサのインタ
ーフェース・ユニットおよび前記第２ディジタル信号プ
ロセッサのインターフェース・ユニットを、他方のディ
ジタル信号プロセッサの直接メモリ・アクセス・コント
ローラに結合する、第６項記載の方法。 （８）前記転送するステップは、前記チャネルを通じて
転送される信号群に関連するソース・アドレスおよび宛
先アドレスの少なくとも１つを発生することを含む、第
６項記載の方法。 （９）前記アドレスの発生は、フレーム・アドレス・モ
ード、巡回バッファ・モード、およびソーティング・ア
ドレス・モードから成る群から選択したモードでアドレ
スを発生することを含む、第８項記載の方法。
【００１８】（１０）ディジタル信号処理装置におい
て、コア処理ユニットと、シリアル・ポートと、メモリ
・ユニットと、ホスト・ポート・インターフェース・ユ
ニットとを有するディジタル信号プロセッサの直接メモ
リ・アクセス・コントローラであって、複数のチャネル
であって、各々、前記コア処理ユニット、前記メモリ・
ユニット、および前記シリアル・ポートの内選択された
２つを、制御信号に応答して結合する、チャネルと、チ
ャネル要求に応答してコンフリクトを解決する調停ユニ
ットであって、結合する前記２つのユニットを選択す
る、調停ユニットと、状態制御ユニットであって、前記
調停ユニットからの信号に応答して、前記制御信号を発
生する、状態制御ユニットと、から成る、直接メモリ・
アクセス・コントローラ。 （１１）前記ディジタル信号処理装置は、２つのディジ
タル信号プロセッサを有し、各ディジタル信号プロセッ
サが、インターフェース・ユニットを含み、前記直接メ
モリ・アクセス・コントローラのチャネル・ユニット
が、制御信号に応答して、当該直接メモリ・アクセス・
コントローラが位置する前記ディジタル信号処理装置内
のインターフェース・ユニットと、他方のディジタル信
号プロセッサ内のインターフェースユニットとに結合す
る、第１０項記載の直接メモリ・アクセス・コントロー
ラ。 （１２）更に、ソース・アドレスおよび宛先アドレスの
少なくとも一方を発生するアドレス・ユニットを備え、
該アドレス・ユニットが、フレーム・モード、巡回バッ
ファ・モード、およびソーティング・モードの１つでア
ドレスを供給する、第１０項記載の直接メモリ・アクセ
ス・コントローラ。 （１３）前記ホスト・ポート・インターフェース・ユニ
ットおよび前記メモリ・ユニット間の信号転送要求が前
記調停ユニットに印加されたことに応答して、前記状態
制御ユニットが制御信号を発生し、前記直接メモリ・ア
クセス・ユニットが信号群を転送するのを禁止する、第
１０項記載の直接メモリ・アクセス・コントローラ。 （１４）前記ホスト・ポート・インターフェース・ユニ
ットおよび前記メモリ・ユニット間の信号群転送は、最
高の信号転送優先順位を有する、第１３項記載の直接メ
モリ・アクセス・コントローラ。 （１５）前記ホスト・プロセッサ・インターフェース・
ユニットは、マイクロコントローラから信号群を印加さ
れ、前記マイクロコントローラが前記ディジタル信号プ
ロセッサの処理を制御する、第１４項記載の直接メモリ
・アクセス・コントローラ。
て、コア処理ユニットと、シリアル・ポートと、メモリ
・ユニットと、ホスト・ポート・インターフェース・ユ
ニットとを有するディジタル信号プロセッサの直接メモ
リ・アクセス・コントローラであって、複数のチャネル
であって、各々、前記コア処理ユニット、前記メモリ・
ユニット、および前記シリアル・ポートの内選択された
２つを、制御信号に応答して結合する、チャネルと、チ
ャネル要求に応答してコンフリクトを解決する調停ユニ
ットであって、結合する前記２つのユニットを選択す
る、調停ユニットと、状態制御ユニットであって、前記
調停ユニットからの信号に応答して、前記制御信号を発
生する、状態制御ユニットと、から成る、直接メモリ・
アクセス・コントローラ。 （１１）前記ディジタル信号処理装置は、２つのディジ
タル信号プロセッサを有し、各ディジタル信号プロセッ
サが、インターフェース・ユニットを含み、前記直接メ
モリ・アクセス・コントローラのチャネル・ユニット
が、制御信号に応答して、当該直接メモリ・アクセス・
コントローラが位置する前記ディジタル信号処理装置内
のインターフェース・ユニットと、他方のディジタル信
号プロセッサ内のインターフェースユニットとに結合す
る、第１０項記載の直接メモリ・アクセス・コントロー
ラ。 （１２）更に、ソース・アドレスおよび宛先アドレスの
少なくとも一方を発生するアドレス・ユニットを備え、
該アドレス・ユニットが、フレーム・モード、巡回バッ
ファ・モード、およびソーティング・モードの１つでア
ドレスを供給する、第１０項記載の直接メモリ・アクセ
ス・コントローラ。 （１３）前記ホスト・ポート・インターフェース・ユニ
ットおよび前記メモリ・ユニット間の信号転送要求が前
記調停ユニットに印加されたことに応答して、前記状態
制御ユニットが制御信号を発生し、前記直接メモリ・ア
クセス・ユニットが信号群を転送するのを禁止する、第
１０項記載の直接メモリ・アクセス・コントローラ。 （１４）前記ホスト・ポート・インターフェース・ユニ
ットおよび前記メモリ・ユニット間の信号群転送は、最
高の信号転送優先順位を有する、第１３項記載の直接メ
モリ・アクセス・コントローラ。 （１５）前記ホスト・プロセッサ・インターフェース・
ユニットは、マイクロコントローラから信号群を印加さ
れ、前記マイクロコントローラが前記ディジタル信号プ
ロセッサの処理を制御する、第１４項記載の直接メモリ
・アクセス・コントローラ。
【００１９】（１６）ディジタル信号プロセッサ３０の
柔軟性が高くなる程、直接メモリ・アクセス・コントロ
ーラ３２はより多くの計算パワーを引き受けるので、コ
ア処理ユニットは、信号転送要求に応答することなく、
その特殊処理を実行することが可能となる。直接メモリ
・アクセス・コントローラ３２が、メモリ・ユニット１
６およびコア処理ユニット１２間の信号群交換を制御す
るだけでなく、直接メモリ・アクセス・コントローラ３
２は、シリアル・ポート３７およびインターフェース・
ユニット３４（一方のディジタル信号プロセッサのメモ
リ・ユニットから第２信号プロセッサへの信号群の直接
転送を実施するユニット）から発した、ディジタル信号
プロセッサ内部の信号群転送も負担する。直接メモリ・
アクセス・コントローラ３２は、プログラマブル・チャ
ネル３２６を有し、信号群の発信元構成素子を信号群の
宛先構成素子に結合することができる。直接メモリ・ア
クセス・ユニット３２のアドレス・ユニット３２１５
は、複数のアドレシング・モードに対応できなければな
らない。調停ユニット３２３が、構成素子間のコンフリ
クトを防止する。ホスト・ポート・インターフェース・
ユニット３４に関して、メモリ・ユニットとの信号群の
交換は直接転送によって行われ、直接メモリ・アクセス
・コントローラは、信号群転送が衝突するのを防止す
る。
柔軟性が高くなる程、直接メモリ・アクセス・コントロ
ーラ３２はより多くの計算パワーを引き受けるので、コ
ア処理ユニットは、信号転送要求に応答することなく、
その特殊処理を実行することが可能となる。直接メモリ
・アクセス・コントローラ３２が、メモリ・ユニット１
６およびコア処理ユニット１２間の信号群交換を制御す
るだけでなく、直接メモリ・アクセス・コントローラ３
２は、シリアル・ポート３７およびインターフェース・
ユニット３４（一方のディジタル信号プロセッサのメモ
リ・ユニットから第２信号プロセッサへの信号群の直接
転送を実施するユニット）から発した、ディジタル信号
プロセッサ内部の信号群転送も負担する。直接メモリ・
アクセス・コントローラ３２は、プログラマブル・チャ
ネル３２６を有し、信号群の発信元構成素子を信号群の
宛先構成素子に結合することができる。直接メモリ・ア
クセス・ユニット３２のアドレス・ユニット３２１５
は、複数のアドレシング・モードに対応できなければな
らない。調停ユニット３２３が、構成素子間のコンフリ
クトを防止する。ホスト・ポート・インターフェース・
ユニット３４に関して、メモリ・ユニットとの信号群の
交換は直接転送によって行われ、直接メモリ・アクセス
・コントローラは、信号群転送が衝突するのを防止す
る。
【図１】従来技術による２つのディジタル信号プロセッ
サを有するディジタル信号処理装置のブロック図であ
る。
サを有するディジタル信号処理装置のブロック図であ
る。
【図２】近年におけるディジタル信号処理装置の実施形
態のブロック図である。
態のブロック図である。
【図３】本発明によるディジタル信号プロセッサの好適
な実施形態のブロック図である。
な実施形態のブロック図である。
【図４】本発明を有利に用いることができる直接メモリ
・アクセス・コントローラのブロック図である。
・アクセス・コントローラのブロック図である。
【図５】本発明によるチャネルの動作を示す図である。
１２ コア処理ユニット １４ 直接メモリ・アクセス・コントローラ １６ メモリ・ユニット １８ シリアル・ポート ２０ ディジタル信号プロセッサ ２３ プロセッサ−プロセッサ間インターフェース・ユ
ニット ２５ ホスト・プロセッサ・インターフェース・ユニ
ット ３０ ディジタル信号プロセッサ ３１ コア処理ユニット ３２ 直接メモリ・アクセス・コントローラ ３２‘ 直接メモリ・アクセス・ユニット ３３ レア・ブリッジ・ユニット ３４ ホスト・ポート・インターフェース・ユニット ３５ プロセッサ・プロセッサ間インターフェース・ユ
ニット ３５‘ プロセッサ−プロセッサ間インターフェース・
ユニット ３６ メモリ・ユニット ３７ シリアル・ポート ３８ マルチプレクサ ３９ スイッチ・ユニット ３２１ ｄｍａ分離マルチプレクサ ３２２ クロック・バッファ・ユニット ３２３ 調停ユニット ３２４ 割込マルチプレクサ・ユニット ３２５ 状態制御ユニット ３２６ ｐｓａユニット ３２８ ｄｍａバス ６１ マルチプレクサ ６３ レジスタ・バンク ６５ スイッチ・ユニット
ニット ２５ ホスト・プロセッサ・インターフェース・ユニ
ット ３０ ディジタル信号プロセッサ ３１ コア処理ユニット ３２ 直接メモリ・アクセス・コントローラ ３２‘ 直接メモリ・アクセス・ユニット ３３ レア・ブリッジ・ユニット ３４ ホスト・ポート・インターフェース・ユニット ３５ プロセッサ・プロセッサ間インターフェース・ユ
ニット ３５‘ プロセッサ−プロセッサ間インターフェース・
ユニット ３６ メモリ・ユニット ３７ シリアル・ポート ３８ マルチプレクサ ３９ スイッチ・ユニット ３２１ ｄｍａ分離マルチプレクサ ３２２ クロック・バッファ・ユニット ３２３ 調停ユニット ３２４ 割込マルチプレクサ・ユニット ３２５ 状態制御ユニット ３２６ ｐｓａユニット ３２８ ｄｍａバス ６１ マルチプレクサ ６３ レジスタ・バンク ６５ スイッチ・ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケビン エイ、マックゴニャール アメリカ合衆国 テキサス、ヒュースト ン、 エルラ リー レーン 9550、ナン バー302 (72)発明者 タイ エイチ、ヌグイエン アメリカ合衆国 テキサス、ヒュースト ン、 アシュフィールド ドライブ 3226 Ｆターム(参考） 5B061 BA01 BA03 BB01 DD11 RR07
Claims (3)
- 【請求項１】 ディジタル信号処理装置であって、該デ
ィジタル信号処理装置は、 ディジタル信号プロセッサと、 印加された信号群を処理する、コア処理ユニットと、 信号群を格納するメモリ・ユニットと、 前記ディジタル信号処理装置外部の構成素子と信号群を
交換するシリアル・ポートと、 外部構成素子から信号群を受け取るホスト・ポート・イ
ンターフェース・ユニットと、 前記メモリ・ユニットおよび前記コア処理ユニット間に
おける信号群の交換を制御し、前記シリアル・ポートお
よび前記メモリ・ユニット間における信号群の交換を制
御し、前記メモリ・ユニットおよび前記ホスト・ポート
・インターフェース・ユニット間における信号群の交換
の間、他の信号転送とのコンフリクトを防止する、直接
メモリ・アクセス・コントローラと、を含むことを特徴
とするディジタル信号処理装置。 - 【請求項２】 ディジタル信号処理装置における信号群
転送方法であって、 前記ディジタル信号処理装置のディジタル信号プロセッ
サに、直接メモリ・アクセス・コントローラを設けるス
テップであって、該直接メモリ・アクセス・コントロー
ラが複数のチャネルを有し、各チャネルが、制御信号に
応答して、コア処理ユニット、メモリ・ユニット、およ
びシリアル・ポートから成る群から選択した２つのディ
ジタル信号プロセッサ構成素子を相互結合可能である、
ステップと、 信号を調停ユニットに印加し、２つの選択した構成素子
を結合するチャネルに対するアクセスを要求するステッ
プと、 ２つの選択した構成素子間における信号群転送が、他の
保留中の要求よりも高い優先順位を有する場合、制御信
号を発生して、前記２つの選択した構成素子を結合する
ステップと、 前記２つの選択した構成素子間において信号群を転送す
るステップと、から成ることを特徴とする方法。 - 【請求項３】 ディジタル信号処理装置の中のディジタ
ル信号プロセッサにおいて、コア処理ユニットと、シリ
アル・ポートと、メモリ・ユニットと、ホスト・ポート
・インターフェース・ユニットとを有するディジタル信
号プロセッサの直接メモリ・アクセス・コントローラで
あって、 各々、前記コア処理ユニット、前記メモリ・ユニット、
および前記シリアル・ポートの内選択された２つを、制
御信号に応答して結合する、複数のチャネルと、 チャネル要求に応答してコンフリクトを解決する調停ユ
ニットであって、結合する前記２つのユニットを選択す
る、調停ユニットと、 前記調停ユニットからの信号に応答して、前記制御信号
を発生する、状態制御ユニットと、から成ることを特徴
とする直接メモリ・アクセス・コントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/670,666 US6701388B1 (en) | 1999-09-28 | 2000-09-27 | Apparatus and method for the exchange of signal groups between a plurality of components in a digital signal processor having a direct memory access controller |
| US670666 | 2000-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002175265A true JP2002175265A (ja) | 2002-06-21 |
Family
ID=24691343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293894A Abandoned JP2002175265A (ja) | 2000-09-27 | 2001-09-26 | 直接メモリ・アクセス・コントローラを有するディジタル信号プロセッサにおける複数の構成素子間での信号群交換装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1193607B1 (ja) |
| JP (1) | JP2002175265A (ja) |
| CN (1) | CN1270252C (ja) |
| DE (1) | DE60109699T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7827386B2 (en) * | 2003-06-30 | 2010-11-02 | Intel Corporation | Controlling memory access devices in a data driven architecture mesh array |
| US20060225060A1 (en) * | 2005-01-19 | 2006-10-05 | Khalid Goyan | Code swapping in embedded DSP systems |
| US7689732B2 (en) * | 2006-02-24 | 2010-03-30 | Via Technologies, Inc. | Method for improving flexibility of arbitration of direct memory access (DMA) engines requesting access to shared DMA channels |
| CN103473188B (zh) * | 2013-09-12 | 2017-04-26 | 华为技术有限公司 | Dsp处理器与外部存储器的数据交互方法、装置及系统 |
Family Cites Families (4)
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|---|---|---|---|---|
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| US5535417A (en) * | 1993-09-27 | 1996-07-09 | Hitachi America, Inc. | On-chip DMA controller with host computer interface employing boot sequencing and address generation schemes |
| US5685005A (en) * | 1994-10-04 | 1997-11-04 | Analog Devices, Inc. | Digital signal processor configured for multiprocessing |
| EP0901081B1 (en) * | 1997-07-08 | 2010-04-07 | Texas Instruments Inc. | A digital signal processor with peripheral devices and external interfaces |
-
2001
- 2001-09-26 JP JP2001293894A patent/JP2002175265A/ja not_active Abandoned
- 2001-09-26 EP EP20010000502 patent/EP1193607B1/en not_active Expired - Lifetime
- 2001-09-26 DE DE2001609699 patent/DE60109699T2/de not_active Expired - Lifetime
- 2001-09-27 CN CN 01141149 patent/CN1270252C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE60109699D1 (de) | 2005-05-04 |
| CN1270252C (zh) | 2006-08-16 |
| EP1193607A3 (en) | 2002-08-28 |
| DE60109699T2 (de) | 2005-09-08 |
| CN1368686A (zh) | 2002-09-11 |
| EP1193607B1 (en) | 2005-03-30 |
| EP1193607A2 (en) | 2002-04-03 |
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|---|---|---|---|
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