JPS5846728B2 - ケイサンキシステム - Google Patents

Description

【発明の詳細な説明】 本発明は中央処理ユニット（ＣＰＵ）へ接続された入出
力（Ｉｌｏ）装置がサイクル・スチール形式でサービス
される計算機システムに係り、更に詳細に説明すれば、
少なくとも１つの１１０装置が専用（ｄｅｄｉｃａｔｅ
ｄ）モードでサービスされ、この１１０装置が要求する
だけの連続サイクル・スチールをＣＰＵが付与し、そし
て専用モードで動作するこの１１０装置が他の１１０装
置へサイクル・スチールを譲渡（ｒｅｌ ｉｎｑｕｉｓ
ｈＭ”るような計算機システムに係る。

サイクル・スチールに基づいて専用モードで動作する１
１０装置は、記憶アクセス・サイクルが利用可能な速度
とは異なるデータ速度を有することが多い。

それ故、記憶装置からＣＰＵを介して１１０装置へ転送
されるデータを、その１１０装置が充分速かに使用する
ことができなければ、そのデータは失なわれてしまうこ
とになろう。

この問題を解決するための先行技術のアプローチは、１
１０装置を制御する制御ユニット中でデータを緩衝、即
ちバッファするということであった。

しかしながら、このアプローチでは、両者の速度差が著
しくなると、必要なバッファリングの量が美大になって
しまう。

バッファリング・アプローチは高価であり、しかもシス
テム資源を浪費する欠点がある。

本発明によれば、限られた量のバッファリング（１ステ
ージ）が設けられるにすぎず、そして１１０装置のため
の制御ユニットは諸サイクル・スチール要求をグループ
化し且つグループ間でサイクル・スチールを譲渡してこ
の譲渡されたサイクル・スチールを他の１１０装置へ付
与することができるように構成される。

かくて、本発明は従来必要であったバッファリングの量
を減少させるとともに、サービスを要求する他の１１０
装置に対しシステム資源を解放することによって、計算
機システムの全体的効率を改善するものである。

発明の要約 従って、本発明の目的は、専用モード及び非−専用モー
ドで夫々動作する諸１１０装置をサービスするための制
御装置において、 （ａ） 非−専用モードで動作する１１０装置へ記憶
アクセス・サイクルを周期的に割当てるようにして専用
モードで動作する１１０装置にサービスし、 （ｂ） 計算機システムの全体的性能及び効率を改善
し、且つ、 （Ｃ） 比較的安価でありうる計算機システムにおけ
る改良された制御装置を提供することにある。

前記目的を遠戚するために、専用即ちバースト・モード
で動作する１１０装置のための制御ユニットは、連続記
憶サイクルを必要としない他の■１０装置が記憶アクセ
ス要求をなすために利用しうる所与の時間スロットを開
放するように、諸記憶アクセス要求即ち諸サイクル・ス
チールをグループ化する。

譲渡された記憶サイクルは、他の１１０装置によって使
用されるか又は使用されない場合がある。

いずれにしてもこのサイクルが完了すると、制御は専用
モードに復帰し、そして専用モードで動作する１１０装
置によって諸記憶サイクルの他のグループが取られる。

１１０装置を専用モードで動作させるための制御ユニッ
トは、例えばその接続された１１０装置と同期化される
場合のように諸サイクルを使用することができないとき
、これらの記憶サイクルを譲渡する。

発明の詳細な説明 第１図を参照するに、そこには記憶装置１０、該記憶装
置とデータを授受するためのＣＰＵ２０、ＣＰＵ２０と
バースト・モード装置接続機構（以−Ｆ「接続機構」と
略称）７５の間に接続されたポート４０、接続機構７５
へ接続されたバースト・モード装置１２５、ＣＰＵ２０
と１１０装置及び接続機構（以下「接続機構」とも略称
）１８０の間に接続された拡張ポート１３０を含む計算
機システムが図示されており、本発明はこのようなシス
テムに導入されるものとして例示的に説明される。

このシステムにおいて、ＣＰＵ２０からのデータはシス
テム・バス・アウト１１を介してポート４０及び１３０
へ転送され、ポート４０及び１３０からのデータはシス
テム・バス・イン１２を介してＣＰＵ２０へ転送される
。

バス１１及び１２は、８情報ビツト及び１パリテイ・ビ
ットを転送する線を夫々含む。

バス１１及び１２に加えて、ＣＰＵ２０とポート４０及
び１３０の間には複数の制御線（後出）が接続される。

バースト・モードは記憶装置１０と１１０装置の間のデ
ータ転送様式を規定する。

つまり、このモードでは、所定の１１０装置が１１０イ
ンターフエースを占有するので、他の１１０装置は該イ
ンターフェースを介して情報を転送又は受信することが
できない。

第２図を参照するに、ポート４０は、一時に１バイトの
データをバッファするためのデータ・バッファ４１と、
バースト・モード及びサイクル・スチール制御論理４２
を含む。

データ・バッファ４１は、記憶装置１０からＡＮＤ回路
３２を介して転送される１バイトのデータを一時的に記
憶するように機能する。

ＡＮＤ回路３２はＡＮＤ回路３３の出力によって条件づ
けられ、後者のＡＮＤ回路はシステム・バス・アウト１
１ヘデータが転送されるときその出力を供給する。

ＡＮＤ回路３３はインバータ３４からの入力を含み、こ
のインバータはサイクル・スチール・トリガ（ＣＹＳ
ＴＧＲ）信号が不在のとき出力を供給する。

この状況では、バースト・モード及びサイクル・スチー
ル制御論理４２の制御下で、一層詳細にはＡＮＤ回路６
７及びＯＲ回路６９の制御下で、バッファ４１ヘデータ
・バイトがロードさレル。

次いで、バッファ４１中のデータ・バイトは接続機構７
５へ転送されうる。

ここで注意すべきは、前記と同じデータ・バイトがＣＰ
Ｕ２０から拡張ポート１３０へ転送されうるということ
である。

拡張ポート１３０中の制御手段はバイトがロードされる
か否かを決定する。

データ・バッファ４１はまた接続機構７５から到来する
１バイトのデータを一時的に記憶することもできる。

この場合、インバータ７０、ＡＮＤ回路６８及びＯＲ回
路６９の制御下で、バッファ４１がロードされる。

バッファ４１中のデータは、ＣＰＵ２０に設けられたＡ
ＮＤ回路３５を介して記憶装置１０へ転送される。

ＡＮＤ回路３５はＡＮＤ回路３６の出力によって条件づ
けられ、ＡＮＤ回路３６はインバータ３７及び３８から
その入力を受取る。

記憶装置１０からバッファ４１へ記入されるデータ・バ
イトは、バースト・モード装置１２５を動作させるため
のコマンド又はバースト・モード装置１２５によって使
用されるデータでありうる。

バースト・モード装置１２５は、例えば磁気ディスク装
置のような高速で動作しうる任意の１１０装置でよい。

磁気ディスク装置は、磁気ディスク上のデータの読出し
、書込み及び走査を行なうように機能する。

読出し、書込み及び走査コマンドはＣＰＵ ２０にお
いてプログラム制御の下で発生され、ポート４０を介し
て接続機構７５へ転送される。

バースト・モード装置１２５即ち磁気ディスク装置は、
当該技術分野では周知の型のものである。

プログラムが周知の読出し、書込み又は走査コマンドを
一旦発してしまうと、接続機構７５は磁気ディスク装置
１２５を専用即ちバースト・モードで動作させる。

但し、接続機構７５が使用不能な記憶サイクルを譲渡す
る場合は例外である。

この場合、サイクル・スチール・モードで動作しつる他
の１１０装置、例えば１１０装置（及び接続機構）１８
０が前記譲渡された記憶サイクルを捕獲９能となる。

接続機構１８０は拡張ポート１３０へ接続されるものと
図示されているが、この接続機構はポート４０へ接続さ
れてもよい。

第３図を参照するに、ポート４０を介して接続機構７５
によって受取られたコマンドは、線１０６上のロード・
コマンド・レジスタ（ＬＤ ＣＭＤＲＥＧ）信号の制
御下で、コマンド・レジスタ１０５へ記入される。

このコマンドはコマンド・レジスタ・デコーダ１０７に
よって読出し、書込み又は走査コマンド（ＲＤ／ＷＲ／
ＳＣＭ）としてデコードされる。

デコードされたコマンドはＡＮＤ回路１０８へ加えられ
、該回路はＯＲ回路１０９から信号を受取るとキトリガ
１１０をセットする。

トリガ１１０のセット出力はプロセッサ・クロック阻止
（ＢＰＣ’）信号である。

かくて、接続機構７５は線７１にプロセッサ・クロック
阻止信号を発生することによってコマンドに応答し、そ
してこの信号はバースト・モード及びサイクル・スチー
ル制御論理４２のＯＦｔ回路４３、ＡＮＤ回路４４及び
インバータ４５（第２図参照）へ加えられる。

プロセッサ・クロック阻止信号はＯＲ回路４３を通過し
てＣＰＵ ２０のＣＰＵクロック禁止及び前進論理２
１へ与えられる。

この前進論理２１は通常のＡＮＤｌｏＲ，論理を含み、
ＣＰＵクロック及び制御２３が停止及び起動されるとき
を決定するように機能する。

ＣＰＵクロック及び制御２３は時間状態ＴＯ−Ｔ６を発
生するための諸トリガを含む。

これらの時間状態は、命令のフェッチ及び実行を含む種
々の機能のためにＣＰＵ内部で使用される。

図面及び関連する説明を簡潔にするために、命令のフェ
ッチ及び実行のために使用される諸手段、例えばアドレ
ス・レジスタ、オペレーション・コード・レジスタ、記
憶データ・レジスタ、条件レジスタ、ローカル記憶レジ
スタ（’ Ｌ Ｓ Ｒ，）及び他の記憶レジスタは図面
中に示されていないけれども、ＣＰＵ２０がプログラム
制御の下で計算機システムを動作させるための通常の諸
装置を含むことは当業者にとって明らかである。

かくて、ＣＰＵクロック禁止及び前進論理２１は、所与
の命令が完了された後、線２４にＣＰＵクロック禁止（
ＩＮＨＣＰＵＣＬＫ）信号を供給してＣＰＵクロック２
３を禁止する。

この結果、オペレーションは専用モードに置かれること
になる。

クロック２３は線２５にＴ６信号を供給し、また線２６
にクロック前進（ＣＬＫ Ａ、ＤＶ）信号を供給するこ
とによって、ＣＰＵクロック禁止及び前進論理２１がい
つクロックを停止及び開始できるかということを通知す
る。

ＣＰＵクロック禁止及び前進論理２１へＴ６信号及びク
ロック前進（ＣＬＫ ＡＤＶ）信号の両者を供給する理
由は、成る命令を遂行するにはクロックを状態ＴＯ−Ｔ
６を通して前進させることが必要であるのに対し、他の
命令を遂行するにはクロックを状態Ｔ６まで前進させる
ことが必要ないからであり、しかして後者の場合、クロ
ック前進信号はＣＰＵクロック禁止及び前進論理２１へ
送られる。

クロック２３が停止されると、該クロックはクロック・
オフ（ＣＬＫ ０ＦＦ）信号をＡＮＤ回路２７へ供給
する。

ＡＮＤ回路２７はまたＣＰＵクロック禁止及び前進論理
２１から供給される信号を受取り、線２８にＴＩ倍信号
通過させて該信号をＣＰＵ２０中のＴ８トリガ及び論理
２２、バースト・モード及びサイクル・スチール制御論
理４２中のＡＮＤ回路４４及び４６、接続機構７５、拡
張ポート１３０へ与える。

Ｔ８）ＩＪガ及び論理２２／Ｉｊ即時にセットされるわ
けではないが、ＡＮＤ回路２７を通過したＴＩ倍信号そ
の条件付は信号を与える。

バースト・モード及びサイクル・スチール制御論理４２
はＴＩ倍信号応答し、それによってバースト・モード・
ラッチ４７がＡＮＤ回路４４を介してセットされる。

ＡＮＤ回路４４は、接続機構７５から線７１を介して供
給されるプロセッサ・クロック阻止信号と、拡張サイク
ル・トリガ４８から線１３１を介して供給される拡張サ
イクル・トリガ（ＥＸＰＣＹＣＴＧＲ）信号の不在とに
よって条件づけられる。

インバータ４９は拡張サイクル・トリが信号の不在に応
答してＡＮＤ回路４４に対する条件付は信号を供給する
。

バースト・モード・ラッチ４７からの信号は線５０を介
して接続機構７５へ送られ、該機構が記憶サイクルを要
求しうろことを指示する。

接続機構７５がこの時点で記憶サイクルを要求するか否
かは、該機構が記憶サイクルを即時に使用しうる状態で
動作しているか否かということに依存する。

第５図のタイミング図は、接続機構７５が記憶サイクル
を使用できないような状況を示す。

諸記憶サイクルは線９６にサイクル・スチール許可（Ａ
ＬＷ ＣＹＳ）信号を発生することによって譲渡され
る。

この信号は拡張ポート１３０へ諸記憶サイクルを与える
ために、第３図のＡＮＤ回路１０１及びＯＲ回路１０２
を介して発生される。

サイクル・スチール許可信号は、接続機構７５からバー
スト・モード及びサイクル・スチール制御論理４２中の
ＯＲ回路５８へ通過される。

ＯＲ回路５８の出力は拡張サイクル・トリガ４８のクロ
ック入力へ接続される。

トリガ４８のデータ入力は、サイクル・スチール許可信
号の前に、ＡＮＤ回路５９の出力によって条件付けられ
る。

ＡＮＤ回路５９は、線１３２上の拡張サイクル要求（Ｅ
ＸＰ ＣＹＣＲＥＱ）信号及び線５０上のバーストモ
ード（ＢＵＲＭＤＥ）信号に応答する。

拡張サイクル・トリガ４８がセットされると、線１３１
を介して拡張ポート１３０へ拡張サイクル・トリガ信号
が供給される。

もしトリガ４８が拡張ポート１３０から線１３２を介し
て供給される拡張サイクル要求信号に応答してセットさ
れるならば、記憶サイクル要求トリが５２はＡＮＤ回路
６０及びＯＲ回路５１を各してセットされ、よって記憶
サイクル要求（ＳＴＧ ＣＹＣＲＥＱ）信号がＣＰＵ
２０へ送られる。

この記憶サイクル要求信号はＴ ８１− ＩＪガ２２を
セットし、しかして記憶クロック制御３０を介して記憶
サイクルを開始させる。

この記憶サイクルは拡張ポート１３０によって取られる
。

この時間中、ラッチ４７はトリガ４８及びインバータ６
２の出力によってＡＮＤ回路６１及びＯＲ回路６３を介
してリセットされる。

かくて、オペレーションはバースト・モードから拡張サ
イクル・モードに移り、そして前記記憶サイクルが完了
した後、ＡＮＤ回路４４を介してラッチ４７がセットさ
れるのでオペレーションはバースト・モードに復帰する
。

トリガ４８は前記記憶サイクルの終了時にリセットされ
る。

というのは、この場合、ＡＮＤ回路５９からのデータ入
力は満足されず、そしてＡＮＤ回路６４及びＯＲ回路５
８を通して供給される次のクロック・パルスがトリガ４
８をリセットするからである。

この特定の実施態様では１記憶サイクルだけが譲渡され
るけれども、もし記憶装置１０とバースト・モード装置
１２５の速度差が接続機構７５に複数の記憶サイクルを
譲渡させうるようなものであれば、複数の記憶サイクル
を譲渡することができる。

例えば、もし記憶サイクルが２倍速くなり且つバースト
・モード装置１２゛５の速度が同じ値に留まるならば、
少なくとも２記憶サイクルが譲渡されうる。

もし接続機構７５が依然として次の記憶サイクルを使用
する準備ができていなければ、オペレーションは前述の
ようにして反復する。

しかしながら、もし接続機構７５が次の記憶サイクルを
利用することができれば、該機構はそのバースト・サイ
クル要求トリガ７２（第３図）をセットする。

線７３上のバースト・サイクル要求（ＢＵＲＣＹＣＲＥ
Ｑ）信号はＯＲ回路５１を介して記憶サイクル要求トリ
ガ５２のデータ入力へ供給され、該トリガはその後位相
クロック２９からそのクロック入力へ位相Ａ（ＰＨ８−
Ａ）信号を加えられるときセットされる。

トリガ゛５２の出力はＴ８トリガ及び論理２２へ加えら
れてそのトリガ部分をセットする。

Ｔ８トリガ及び論理２２は、記憶クロック制御３０へ供
給さるべきＴａ２倍並びにプロセッサ・クロック阻止信
号及びＴＩ信号の論理積によって形成される論理信号（
ＢＰＣＴ７）を発生するトリガ及び論理を含むものとし
て図示される。

記憶クロック制御３０はバス１４を介して記憶装置１０
ヘアドレス選択（ＡＤＲ５ＥＬ）信号を供給する。

この制御３０はまた線３１を介してサイクル・スチール
・トリガ信号を供給しＯＲ回路５３を介して記憶サイク
ル要求トリガ５２をリセットする。

この信号は更に位相クロック２９からの位相Ａ信号によ
って刻時される処の記憶ストローブ・トリガ５４の入力
へ供給される。

線３１上のサイクル・スチール・トリガ信号はまた接続
機構７５及び拡張ポート１３０へ送られ、記憶サイクル
が進行中であることを指示する。

セットされた記憶ストローブ・トリガ５４はＡＮＤ回路
５５へ信号を供給する。

ＡＮＤ回路５５はこの時点においてバースト・モード・
ラッチ４７からの信号によって条件つけられ、そしてサ
イクル・スチール・トリガ信号が不活勢となってインバ
ータ５７が作動されるとき、ＡＮＤ回路５５は線５６を
介して接続機構７５へストローブ（ＳＴＲＢ）信号を通
過させる。

このストローブ信号は接続機構７５によって使用される
タイミング信号であって、書込み又は走査オペレーショ
ンが行なわれるとき、データ・バッファ・レジスタ７４
（第３図）ヘテ゛−夕をロードするために使用される。

ＡＮＤ回路７６の出力はＯＲ回路７７を通過してデータ
・バッファ・レジスタ７４へのローテ゛イフグを市［制
御する。

第３図を参照するに、線５６上のストローブ信号が終了
するとき、インバータ７８を介して記憶装置からの転送
トリガ７９のクロック入力へ信号が供給される。

このクロックは、ＡＮＤ回路８０を介してセットされた
トリガ７９をリセットするためのものである。

ＡＮＤ回路８０は、書込み又は走査（ＷＲ１５ＣＮ）コ
マンドを受取るための入力と、ビット・リング８１の第
５位置信号を受取るための入力とを有する。

しかしながら、記憶装置からの転送トリガγ９は、ＡＮ
Ｄ回路８２がクロック・データ信号を供給するまで、リ
セットされえない。

ＡＮＤ回路８２がクロック・データ信号を供給するのは
、必要な記憶サイクルが取られたことをバイト・カウン
タ８３が指示するときだけである。

記憶サイクルは読出しモードの間も取られることは勿論
であるが、この場合、データは接続機構７５から記憶装
置１０へ転送される。

このモードにおいて、ＡＮＤ回路８５を条件づけるため
に線８４へ読出しコマンド（Ｒ，Ｄ）が加えられる。

ＡＮＤ回路８５はまたビット・リング８１の第３位置信
号を受取って出力信号を供給し、それによって記憶装置
への転送トリガ８７をセットする。

トリガ８Ｔのセ′・・ト出力はＡＮＤ回路８８及び８９
を夫々条件づける。

ＡＮＤ回路８８は線５０上のバースト・モード信号及び
ビット・リング８１の第７位置信号によって条件づけら
れる。

しかして、ＡＮＤ回路８８はＯＲ回路９０を介してその
出力を与えることによりバースト・サイクル要求トリガ
７２をセットする。

ＡＮＤ回路８９はこの時点では条件づけられない。

何故なら、ＡＮＤ回路８９は、インバータ９１から供給
されるバースト・モード信号の否定と、ビット・リング
８１の第６位置信号を必要とするからである。

もし線５０上にバースト・モード信号が存在していれば
、インバータ９１からバースト・モード信号の否定が供
給されることはない。

従って、トリガ７２がセットされている限り、線７３上
のバースト・サイクル要求信号が利用可能であることが
理解されよう。

接続機構７５は、諸記憶サイクル要求がグループ化され
よって第４記憶サイクルが常に譲渡されるように、設計
されている。

これは適当な時間にトリガ７２をリセットすることによ
って達成される。

もし接続機構７５によって取られる記憶サイクルがビッ
ト・リング８１の第６．第７又は第０位置信号の間に生
ずるならば、いかなるデータも失なわないで次の記憶サ
イクルを譲渡し且つその後続記憶サイクルを要求するた
めの充分な時間が存在する。

かくて、ビット・リング８１の第０１第６及び第７位置
信号はＯＲ回路９２へ加えられ、そしてその出力はＡＮ
Ｄ回路９３へ加えられる。

ＡＮＤ回路９３の出力はＯＲ，回路９４を介してトリガ
Ｔ２のクロック・データ入力へ加えられるので、該トリ
ガは線３１上のサイクル・スチール・トリガ信号によっ
てリセットされる。

トリが７２はリセットされるとＡＮＤ回路９５の条件性
は信号を供給し、該ＡＮＤ回路はまた線３１上のサイク
ル・スチール・トリガ信号を受取る。

ＡＮＤ回路９５の出力はサイクル・スチール許可信号で
あり、この信号はＯＲ回路１０２及び線９６を介してバ
ースト・モード及びサイクル・スチール制御論理４２へ
加えられる。

もし記憶装置１０ヘデータを転送するために記憶サイク
ル要求がなされていたならば、ビット・リング８１の第
Ｏ１第１及び第２位置信号を受取るＯＦｔ回路９７の制
御下で、トリが７２がリセットされるであろう。

ＯＲ回路９７の出力は、記憶装置への転送トリガ８７の
セット出力から入力を受取るＡＮＤ回路９８の他の入力
へ加えられる。

ＡＮＤ回路９８の出力はＯＲ回路９４を介してトリガ７
２のクロック・データ入力へ加えられる。

もし譲渡されたサイクルが拡張ポート、１３０によって
使用されるならば、線５０上のバースト・モード信号が
降下され、しかしてインバータ９１がＡＮＤ回路８９及
び９９を条件づける。

ＡＮＤ回路８９は前述のように記憶装置への転送トリガ
８７のセット出力によって条件づけられ、ＡＮＤ回路９
９は記憶装置からの転送トリガ７９のセット出力によっ
て条件づけられる。

かくて、データ転送の方向に依存して、ＡＮＤ回路８９
又は９９の一方が条件づけられる。

しかしながら、ＡＮＤ回路８９はビットリング８１の第
６位置までトリガ７２をセットするための信号を通過さ
せない。

ＡＮＤ回路９９はビット・リング８１の第５位置時間に
信号を通過させる。

もし拡張サイクルが取られなかったならば、バースト・
モード信号は線５０上に継続的に存在するから、バース
トサイクル要求トリガ７２はトリガ８７又は７９のセッ
ト状態に応じてＡＮＤ回路８８又はＡＮＤ回路１００を
介してセットされるであろう。

ここで、ＡＮＤ回路８８はビット・リング８１の第７位
置信号によって条件づけられるのに対し、ＡＮＤ回路１
００はビット・リング８１の第６位置信号によって条件
つけられることに注意されたい。

また、次の記憶サイクルが要求される時間は、許可され
たサイクルが拡張ポート１３０によって使用されたか否
かに応じて異なることにも注意されたい。

既に指摘したように、接続機構７５が記憶サイクルを使
用できないときはままありうる。

例えば、磁気ディスク装置１２５のクロックが同期化さ
れるときがそうである。

この場合、接続機構７５はＡＮＤ回路１０１へ加えられ
る。

待機（ＷＴ’）信号を発生する。

ＡＮＤ回路１０１は、磁気ディスク装置１２５からファ
イル書込みクロック（ＦＬＥ ＷＲＣＬＫ）信号を受取
るとき、ＯＲ回路１０２を介してサイクル・スチール許
可信号を供給する。

前述の説明から理解されるように、接続機構７５は次の
利用可能な記憶サイクルを使用することができない場合
は常に他の１１０装置によるサイクル・スチールを許可
する。

更に、記憶サイクルを要求するシーケンスは、読出し、
書込み又は走査コマンドが存在するとき、常に開始され
ることが理解されよう。

これらのコマンドはＣＰＵ２０でプログラムを実行する
ことによって生ぜられるものである。

ＣＰＵ ２０はシステム・バス・アウト１１を介して
ポート４０ヘコマンドを送出する。

コマンドはデータ・バッファ４１（第２図）に保持され
、そこからＭＰＸＰＯデータ・アウト・バス１６を介し
てデータ・バッファ・レジスタ７４及びコマンド・レジ
スタ１０５へ加えられる。

データ・バッファ・レジスタ７４は、ＯＲ回路７７から
のロード・バッファ（ＬＤ ＢＦＲ）信号が存在しな
いために、この時間にはロードされない。

一方、コマンド・レジスタ１０５はロードされるが、こ
れは接続機構７５が線１０６上にロード・コマンド・レ
ジスタ（ＬＤ ＣＭＤ ＲＥＧＭ’ｉ号を供給するから
である。

コマンド・レジスタ３０５の内容はコマンド・レジスタ
・デコード論理１０７によってデコードされる。

実際には、デコード論理１０７は複数のコマンドを別々
に供給するが、図面を簡潔にするために、該論理は読出
し、書込み又は走査コマンドのみを供給するように図示
されている。

これらのコマンドの各々はＡＮＤ回路１０８へ加えられ
る。

ＡＮＤ回路１０８はＯＲ回路１０９から入力を受取り、
そしてその出力はトリガ１１０をセットすることにより
線７１にプロセッサ・クロック阻止信号を供給させる。

ＯＲ回路１０９は磁気ディスク装置１２５からセクタ・
パルス（ＳＥＣ）及びインデックス・パルス（ＩＮＤＸ
）を受取る。

もしコマンドが読出しコマンドであったならば、データ
は磁気ディスク装置１２５から読取られ、線１１２を介
して並直列変換兼直並列変換器（ＳＥＲ，ＤＥＳ）１１
１へ１ビツトずつ記入される。

５ＥＲＤＥＳＩ １１へ記入される都度、各ビットはＡ
ＮＤ回路１１４及び１１５からの入力を有するＯＲ回路
１１３の制御下でシフトされる。

この時間にはＡＮＤ回路１１４がシフト信号を供給して
いるが、これは該回路が読出しコマンド（ＲＤ）及び磁
気ディスク装置１２５からのファイル読出しクロック（
ＦＬＥ Ｒ，Ｄ ＣＬＫ）信号を受取るからである
。

もしコマンドが書込みコマンド（ＷＲ）であったならば
、ＡＮＤ回路１１５が５ＥＲＤＥＳ１１１から１ビツト
ずつシフト・アウトするためのシフト信号を供給するで
あろう。

読出しオペレーションの間に１バイトのデータが５ＥＲ
ＤＥＳ１１１でアセンブルされた後、該データはＡＮＤ
回路１１６及びＯＲ回路７７を介して供給されるロード
・バッファ信号の制御下でデータ・バッファ・レジスタ
７４へ転送すれる。

ＡＮ’Ｄ回路１１６はビット・リング８１の第７位置信
号と読出しコマンドとを受取る。

次いで、バッファ・レジスタ７４中のテ゛−タ・バイト
はＡＮＤ回路１１８によって条件づけられるゲーティン
グ論理１１７を介してレジスタ４１（第２図）へ転送さ
れる。

レジスタ４１のローディングは、バースト・モード及び
サイクル・スチール制御論理４２（第２図）中のＯＲ回
路６９によって制御される。

ＡＮＤ回路１１８（第３図）は読出しコマンド（Ｉ（Ｄ
）及び線５０上のバースト・モード信号を受取る。

ＣＰＵ ２０及びポート４０は、ＡＮＤ回路１１９に
よってデータ転送の方向を通知される。

このＡＮＤ回路は線５０上のバースト・モード信号及び
記憶装置からの転送トリガ７９の出力信号を受取る。

従って、もしＡＮＤ回路１１９が線１２０に読出し／書
込み選択（ＲＤ／ＷＲ８ＥＬ）信号を供給しているなら
ば、ＣＰＵ２０及びポート４０はＣＰＵ ２０から接
続機構７５ヘデータが転送されていることを通知される
。

もし読出し／書込み選択信号が線１２０上に存在しなけ
れば、ＣＰＵ ２０及びポート４０は接続機構７５か
らＣＰＵ ２０ヘデータが転送されていることを通知
される。

種々の記憶アドレスはＣＰＵ ２０中に設けられた複
数のローカル記憶レジスタＬＳＲ（図示せず）に保持さ
れる。

ローカル記憶レジスタは当該技術分野では周知のもので
あり、既存の計算機システムに含まれている。

記憶アドレスを保持するローカル記憶レジスタの選択は
ＡＮＤ回路１２１によって達成される。

ＡＮＤ回路１２１は、線５０上のバーストモード信号及
び接続機構７５からのファイルＩＤ時間（ＦＬＥ Ｉ
Ｄ ＴＭＥ）信号を受取る。

ＡＮＤ回路１２１の出力はＬＳＲ選択（ＬＳＲ，５ＥＬ
）信号であり、該信号は所望の記憶アドレスを保持する
適正なＬＳＲレジスタを選択するためにＣＰＵ ２０
へ直接送られる。

次いで、バッファ４１中のテ゛−タ・バイトはシステム
・バス・イン１２を介してＣＰＵ ２０へ転送され、
そして選択されたＬＳＲ中のアドレスによって指定され
た記憶装置１０中のロケーションへ記入される。

実際のアドレッシングは、選択されたＬＳＲから記憶ア
ドレス・レジスタ（図示せず）ヘアドレスを転送するこ
とによって、行なわれるものである。

もしコマンドが書込みコマンドであれば、磁気ディスク
装置１２５によって書込まれるべきデータ・バイトが記
憶装置１０中でアドレスされ、モしてＣＰＵ ２０及
びシステム・バス・アウト１１を介してポート４０のデ
ータ・バッファ４１へ転送されよう。

バッファ４１中のデータ・バイトはＭＰＸＰＯデータ・
アウト・バス１６を介して転送され、そして書込みオペ
レーションのためのロード・バッファ信号を供給するＡ
ＮＤ回路７６及びＯＲ回路７７の制御下で、データ・バ
ッファ・レジスタ７４へ記入される。

バッファ・しｆスタフ４中のデータ・バイトはＡＮＤ回
路１２２の制御下で５ＥＲＤＥＳＩ １１へ転送され、
該ＡＮＤ回路は書込み又は走査コマンド（ＷＦｔ１５Ｃ
Ｎ）及びビット・リング８１の第７位置信号を受取る。

次いで、データはＡＮＤ回路１１５及びＯＲ回路１１３
の制御下で５ＥＲＤＥＳ１１１から１ビツトずつシフト
・アウトされる。

５ＥＲＤＥＳ１１１からシフト・アウトされた各データ
・ビットは、接続機構７５からの書込みゲート（ＷＲＧ
Ｔ）信号によって条件づけられるＡＮＤ回路１２３へそ
の都度加えられる。

次いで、ＡＮＤ回路１２３を通過したデータ・ビットは
磁気ディスク装置１２５の書込み回路へ刃口えられる。

ここで、バイト・カウンタ８３は読出し又は書込みオペ
レーションの間に読出し又は書込みされるべきバイト数
のトラックを維持することに注意されたい。

適正な数のバイトが磁気ディスク装置１２５によって書
込まれた場合、バイト・カウンタ８３はＡＮＤ回路８２
ヘパイト・カウンタ（ＢＹＴＥ ＣＴＦｔ）信号を刃口
えて記憶装置からの転送トリガ７９をリセットのために
条件づける。

それ故、インバータ７８がトリガ７９のクロック入力へ
信号を加えるとき、該トリガがリセットされる。

同様に、読出しオペレーション中に適正な数のバイトが
磁気ディスク装置１２５のディスクから読出された後、
バイト・カウンタ８３はＡＮＤ回路８６ヘバイト・カウ
ンタ（ＢＹＴＥ ＣＴＲ）信号を供給して記憶装置へ
の転送トリガ８７をリセットのために条件づける。

従って、トリガ８７は、線３１上のサイクル・スチール
・トリガ信号が存在しなくなるとき、リセットされる。

インバータ１２４はサイクル・スチール・トリガ信号の
不在に応答してトリガ８７をリセットするための信号を
供給する。

ここで、ＡＮＤ回路９５又は１０１の一方がＯＲ回路１
０２へ出力を供給しているものと仮定すると、線９６上
でサイクル・スチール許可信号が利用用能となってＯＲ
回路５８（第２図）へ加えられる。

ＯＲ回路５８の出力は拡張サイクル・トリガ４８をセッ
トするためのクロック信号を供給する。

拡張サイクル・トリガ４８はＡＮＤ回路５９から供給さ
れる信号によってセットのために条件つけられる。

ＡＮＤ回路５９は、拡張ポート１３０から線１３２を介
して拡張サイクル要求信号を受取るための入力と、バー
スト・モード・ラッチ４７の出力を受取るための入力を
有する。

ここで、拡張サイクル・トリガ４８はＡＮＤ回路４６に
よってもセットされうろこと、即ち拡張ポーＮ３０がサ
イクル・スチール・モードで動作しており且つ接続機構
７５がバースト・モードにないときセットされうろこと
に注意されたい。

拡張ポート１３０は線１３３を介してＡＮＤ回路４６及
びＯＲ回路４３へ拡張プロセッサ・クロック阻止（ＥＸ
Ｐ ＢＰＣ）信号を供給する。

また、ＡＮＤ回路４６は、ＡＮＤ回路２７からの１７信
号及びインパーク４５からの信号を受取る。

この時間には、第２図の接続機構７５はプロセッサ・ク
ロック阻止信号を供給していない。

拡張サイクル・トリガ４８の出力はバースト・モードラ
ッチ４７をリセットするためにも使用される。

これは拡張サイクル・トリガ４８からの入力及びインバ
ータ６２からの入力を受取るＡＮＤ回路６１を介して達
成される。

インバータ６２は記憶ストローブ・トリガ５４の出力へ
接続される。

ＡＮＤ回路６１の出力はＯＲ回路６３を介してバースト
・モード・ラッチ４７をリセットする。

この時間に記憶サイクル要求トリガ５２はＡＮＤ回路６
０の制御下でセットされ、該ＡＮＤ回路は拡張サイクル
要求信号を受取るための入力及び線１３１上の拡張サイ
クル・トリガ信号を受取るための入力を有する。

記憶サイクル要求トリガ５２がセットされると、Ｔ８ト
リガ及び論理２２がセットされそして前述のようにして
記憶サイクルが取られる。

サイクル・スチール・トリガ信号は記憶ストローブ・ト
リガ５４へのデータ入力を供給し、該トリガは位相Ａク
ロック・パルスの後縁でセットされる。

サイクル・スチール・トリガ信号が存在しなくなると、
トリガ５４は位相Ａクロック・パルスによってリセット
される。

インバータ５７はサイクル・スチール・トリガ信号の不
在に応答してＡＮＤ回路６４へ信号を供給し、該ＡＮＤ
回路はまたトリガ５４からの信号及び拡張ポート１３０
からの拡張サイクル・トリガ信号を受取る。

ＡＮＤ回路６４はＯＦｔ回路５８を介して拡張サイクル
・トリガ４８ヘクロツク入力を供給する。

この時間にはバースト・モード・ラッチ４７はリセット
されており、従ってＡＮＤ回路５９の諸条件は満足され
ないので、トリガ４８のデータ入力は存在しない。

かくて、拡張サイクル・トリガ４８はＡＮＤ回路６４か
らのクロック信号によってリセットされることになる。

拡張サイクル・トリが４８がリセットされると、インバ
ータ４９を介してＡＮＤ回路４４が条件づけられるので
、接続機構７５はバースト・モード・ラッチ４７をセッ
トして次の記憶サイクルを直ちに要求することができる
。

接続機構７５がバースト・モードでオペレーションを再
開しなかったならば、線１３３に拡張プロセッサ・クロ
ック阻止信号が供給されなくなったとき、拡張サイクル
・トリガ４８はＯＲ回路６５を介してリセットされる。

この状況では、インバータ６６は拡張サイクル・トリガ
４８をリセットするための信号を供給する。

前述の説明から理解されるように、接続機構１８０’？
ｔバースト・モード及び非−バースト・モードの間に拡
張ポート１３０を介して記憶サイクルを獲得することが
できる。

接続機構７５がバースト・モードで動作している場合、
接続機構１８０は接続機構７５がサイクル・スチール許
可信号を供給するとき常に記憶サイクルを許可される。

もし接続機構７５がバースト・モードで動作していなけ
れば、接続機構１８０はポート１３０及び４０を介して
それ自体の記憶サイクルを要求及び受取ることができる
。

第４図に図示されるように、ポート１３０は接続機構１
８０のためのサイクル・スチール・オペレーションを要
求及び処理するに必要な制御回路を含んでいる。

システム・バス・アウト１１を介して拡張ポート１３０
へ加えられる読出し又は書込みコマンドは、線１６８上
のロード・コマンド（ＬＤ ＣＭＤ）信号の制御下でロ
ードされた後、コマンド・デコード論理１３４によって
デコードされる。

該論理は線１３５に接続機構選択（ＳＥＬＩｌｏ）信号
を発生し、該信号はデータ転送の方向を識別する適当な
タグ線とともに接続機構１８０へ通過される。

前記タグ線のうち線１３６上の書込みコール（ＷＲＣＬ
Ｌ）信号はこの機構へデータを転送させるためのもので
あり、線１３７上の読出しコール（ＲＤ ＣＬＬ）信
号はこの機構から記憶装置１０ヘデータを転送させるた
めのものである。

接続機構１８０がデータ転送のために準備できている場
合、該機構は線１３８に１１０選択済み（Ｉｌｏ ５
ＬＣＴＤ）信号を通過させる。

この信号はＡＮＤ回路１４０に加えられ、そこで線１３
６上の書込みコール信号及び線１３７上の読出しコール
信号のＯＲ結果であるＯＲ，回路１３９の出力とＡＮＤ
される。

ＡＮＤ回路１４０の出力は線１３３上の拡張プロセッサ
・クロック阻止信号である。

もし接続機構７５がバースト・モードで動作していなけ
れば、線１３３上の拡張プロセツサ・クロック阻止信号
は第２図のＯＲ回路４３によってプロセッサ・クロック
阻止信号として通過され、前述のようにしてＣＰＵクロ
ック２３を停止させる。

ＣＰＵクロック２３が停止した場合前述のようにしてＣ
ＰＵ ２０中の線２８上にＴ７信号が発生され、よっ
てＣＰＵ ２０がサイクル・スチール・オペレーショ
ンを遂行する準備ができていることを指示する。

もし接続機構７５が既にバースト・モードで動作してい
れば、Ｔ７信号は既に活勢であって接続機構１８０は前
述の許可機能を介してその要求を許可される。

再び第４図を参照するに、ＡＮＤ回路１４０はＡＮＤ回
路１４４を条件づけるようにも機能する３ＡＮＤ回路１
４４は、またＴ７信号、インバータ１６９からの信号及
び線１４３上のサービス要求（ＳＥ（Ｖ ＲＥＱ）信
号を受取る。

インバータ１６９はラッチ１５８からその入力を受取り
、該ラッチは線１３５上の接続機構選択信号が不活勢で
あるときインバータ１５６を介してサイクル・スチール
・オペレーションの前にリセットされた。

サイクル・スチール・オペレーションのために準備でき
たとき、接続機構１８０は線１４３を介してＡＮＤ回路
１４４ヘサービス要求信号を供給するから、ＡＮＤ回路
１４４は線１３２を介してポート４０へ拡張サイクル・
スチール要求信号を供給する。

ポート４０から線１３１に供給される拡張サイクル・ト
リガ信号は、前述したように進行中のオペレーションが
拡張ポート１３０に属することを指示する。

拡張サイクル・トリが信号はＡＮＤ回路１４１及び１４
２へ供給され、これらのＡＮＤ回路は読出し／書込み選
択（ＲＤ／ＷＲ８ＥＬ）信号及びＬＳＲ選択（ＬＳＦｔ
５ＥＬ）信号を夫々発生するために使用される。

これらのＡＮＤ回路はまたＡＮＤ回路１４０及びインバ
ー！１４５からのゲーティング信号を受取り、このイン
バータは線５０上のバースト・モード信号が不活勢であ
るとき活勢である。

従って、ＡＮＤ回路１４２は、線１３１上の拡張サイク
ル・トリガ信号が活勢であるとき、活勢である。

ＡＮＤ回路１４１は線１３７を介して読出しコール信号
を受取る。

従って、もしオペレーションが読出しオペレーションで
あれば、読出し／書込み選択信号は拡張サイクル・トリ
ガ時間中にのみ活勢化される。

もしオペレーションが読出しオペレーションであれば、
接続機構１８０は線１４３上にサービス要求信号を発生
する前に、転送されるべきデータをデータ・バス・イン
１６７に置く。

次いで、ポーＩ−１３０はＡＮＤ回路１５５を介して読
出しストローブ（ＲＤ ５ＴＲＢ）信号を発生する。

このＡＮＤ回路は、線１４３上のサービス要求信号と、
位相Ａ信号、線１３７上の読出しコール信号と、（線１
３１上のサイクル・スチール・トリガ信号が活勢でない
とき常に活勢であるような）インバータ１５２からの信
号とを受取るものである。

読出しストローブ信号はＡＮＤ回路１４７を介してデー
タ転送レジスタ１４７ヘデータ・バイトをゲートする。

このデータは、その後、線１３１土の拡張サイクル・ト
リガ信号によって制御されるＡＮＤ回路１７０を介して
システム・バス・イン１２ヘゲートされる。

次いで、線１６２上のサービス応答（ＳＲＶ Ｒ８Ｐ
）信号は、（線１３７上の読出しコール信号、線３１上
のサイクル・スチール・トリガ信号及び線１３１上の拡
張サイクル・トリガ信号を受取る処の）ＡＮＤ回路１６
０からＯＲ回路１５９を介して通過される。

このサービス応答信号は、データ・バイトが受取られた
こと及び次のバイトがデータ・バス・イン１６７に置け
ることを接続機構１８０へ指示する。

システム・バス・イン１２へ置かれたデータ・バイトは
サイクル・スチール・トリガ時間の間に記憶装置１０へ
書込まれる。

前記プロセスは、取られている記憶サイクルが最終バイ
トのためのものであることを接続機構１８０が決定する
まで、継続される。

このとき、接続機構１８０は線１６３上に最終サイクル
（ＬＣ）信号を供給し、この信号はラッチ１５８をセッ
トするためにＡＮＤ回路１５７へ与えられる。

ＡＮＤ回路１５７はまた線３１上のサイクル・スチール
・トリガ信号及び線１３１上の拡張サイクル・トリガ信
号を受取る。

ランチ１５８のセット出力はインバータ１６９を介して
ＡＮＤ回路１４４を不活勢にし、かくて線１３２上の拡
張サイクル・スチール要求信号を取除くことによってポ
ート１３０がそれ以上サイクルを要求しないようにする
。

もしオペレーションが書込みオペレーションであれば、
前記と同様のシーケンスが行なわれる。

この場合、記憶ストローブ・トリガ１５１は、すイクル
・スチール・トリが信号が活勢であるとき、インバータ
１５０を介してオンに刻時される。

インバータ１５０は位相Ａ信号を受取る。

トリガ１５１の出力は、トリガ１５４のデータ入力を制
御するＡＮＤ回路１５３へ供給される。

ＡＮＤ回路１５３はまた拡張サイクル・トリガ信号、書
込みコール信号及びインバータ１５２からの信号を受取
る。

オペレーションは書込みオペレーションであるから、Ａ
ＮＤ回路１４１はこの時間には不活勢である。

従って、この時間に生ずる記憶サイクルはＣＰＵ ２
０によって使用され、かくてサイクル・スチール・トリ
ガ時間の終りにシステム・バス・アウト１１ヘデータ・
バイトが置かれることになる。

サイクル・スチール・トリガ信号がターンオフされたと
き、インバータ１５２は活勢である。

ＡＮＤ回路１５３はこれに応答して線１６５に書込みス
トローブ（ＷＦｔ ５ＴＲＢ）信号を発生する。

書込みストローブ信号は、システム・バス・アウト１１
に存在するデータ・バイトをＡＮＤ回路１４９を介して
データ転送レジスタ１４８ヘゲートすることにより、こ
のデータ・バイトかデータ・バス・アウト１６６で利用
できるようにする。

更に、書込みストローブ信号は、ＡＮＤ回路１６１へ接
続されたトリガ１５４のデータ入力を条件づける。

書込みオペレーションが進行中であるから、ＡＮＤ回路
１６０は不活勢であり、しかも線１４３上のサービス要
求信号に応答する処のサービス応答信号はまだ発生され
ていない。

サイクル・スチール・トリガ信号の終了に続く最初の位
相Ａパルスの終了時に、トリガ１５１はリセット状態へ
刻時され、そしてトリガ１５４はセット状態へ刻時され
る。

従って、書込みストローブ信号はもはや存在しないので
、ＡＮＤ回路１６１がインバータ１４６を介して条件づ
けられる。

ＡＮＤ回路１６１はまた線１３６上の書込みコール信号
、トリガ１５４からの信号及び線１３１上の拡張サイク
ル・トリガ信号を受取る。

ＡＮＤ回路１６１はＯＲ回路１５９を介して線１６２上
にサービス応答信号を供給する。

この信号は、拡張サイクル・トリガ信号がポート４０に
よって終了されるか又はトリガ１５４がリセットされる
まで、継続する。

トリガ１５４のテ゛−タ入力はもはやＡＮＤ回路１５３
からは供給されないので、該トリガは次の位相Ａクロッ
ク・パルスによってリセットされる。

前述のオペレーションは、最終サイクルに達したことを
接続機構１８０が決定するまで、継続される。

次いで、このオペレーションは読出しオペレーションに
ついて先に説明したようにして停止される。

オペレーションが完了されたとき、接続機構１８０は線
１７１を介し、てコマンド・デコード論理１３４ヘオペ
レーシヨン終了（ＯＰ ＥＮＤ）信号を発生し、該論
理は転じて線１３５上の接続機構選択信号、線１３６上
の書込みコール信号及び線１３７上の読出しコール信号
を夫々終了させる。

この結果、線１３３上の拡張プロセッサ・クロック阻止
信号が終了される。

線１３１上の拡張サイクル・トリが信号は前記のように
終了された。

かくて、もし接続機構７５が依然としてバーストモード
で動作していなければ、ＣＰＵ ２０はＴ７信号を終
了させるとともに、命令の処理を再開する。

もし前記機構がバースト・モードで動作していれば、Ｔ
７信号は活勢に留まり、そしてＣＰＵ２０は接続機構７
５へ専用されたままに留まる。

第６図のタイミング図は、磁気ディスク装置１２５がバ
ースト・モードで動作しており且つ記憶サイクルを要求
してそれを最大データ速度で受取っている状況を示す。

注意すべきは、プロセッサ・クロック阻止信号がこのオ
ペレーション全体にわたって存在するということである
。

ＣＰＵクロック及び制御２３は不活勢であるが、Ｔ７信
号は存在する。

サイクル・スチール許可信号は、バースト・サイクル要
求信号の前に、利用可能にされる。

この場合、最初の２つのサイクル・スチ−ル許可信号が
発生された後、拡張サイクル要求がなされる。

この拡張サイクル要求信号は存在するままに留まるが、
サイクル・スチール許可信号が再び発生されるまで記憶
サイクルは付与されない。

その間、磁気ディスク装置１２５をサービスするために
複数の記憶サイクルが取られる。

次いで、接続機構１８０が１記憶サイクルを獲得し、続
いて次の記憶サイクルが再び磁気ディスク装置１２５に
よって取られる。

第７図のタイミング図は、磁気ディスク装置１２５がデ
ータを読出してそのデータを記憶装置１０へ転送するよ
うにバースト・モードで動作している状況を示す。

プロセッサ・クロック阻止信号は読出しオペレーション
の全体にわたって存在する。

譲渡された記憶サイクルを接続機構１８０が使用しない
限０、バースト・モード信号もまたオペレーション全体
にわたって存在する。

記憶装置への転送トリが８７はビット・リング８１の第
３位置時間にセットされる。

バースト・サイクル要求トリガ７２はセットされてその
状態に留まりしかして相次ぐ記憶サイクルが要求されて
取られる。

ここで注意すべきは、バースト・サイクル要求トリガ７
２は１記憶サイクルを譲渡するようにリセットされると
いうことである。

譲渡されたこの記憶サイクルが使用されるために、サイ
クル・スチール・トリガ信号はＯＲ回路９４からの出力
が存在する間に生じなければならない。

磁気ディスク装置１２５から読出された直列データは５
ＥＲＤＥＳ１１１へ記入され、次いでデータ・バッファ
７４ヘロードされる。

バッファ７４中のデータ・バイトはポート４０に設けら
れたバッファ４１へ転送される。

このデータ・バイトは、バッファ７４及び４１がロード
される時間の間、ＭＰＸＰＯデータ・イン・バス１７上
で有効である。

第９図のタイミング図は、譲渡された記憶サイクルが接
続機構１８０によって使用されないことを除けば、第７
図のタイミング図と同じである。

第８図のタイミング図は、磁気ディスク装置１２５がデ
ータを書込むためにバースト・モードで動作している間
に、記（意装置１０からこの磁気ディスク装置１２５ヘ
データが転送されているような状況を示す。

この場合、相次ぐ記憶サイクルを要求するためにバース
ト・サイクル要求信号が与えられ、そしてその後、次の
記憶サイクルを譲渡するために該信号がリセットされる
。

この譲渡された記憶サイクルが消滅した後、次の記憶サ
イクルを要求して磁気ディスク装置１２５ヘデータを転
送するためにバースト・サイクル要求信号が再び与えら
れる。

第１０図のタイミング図は、本発明のように諸バースト
・サイクル要求がグループ化されず、従って他の１１０
装置がサイクル・スチールを許可されないようなバース
ト・モード・オペレーションを示す。

この図面によれば、本発明の優れた効果を理解すること
ができる。

【図面の簡単な説明】

第１図は本発明を導入した計算機システムのブロック図
、第２ａ図乃至第２ｃ図はバースト・モード及びサイク
ル・スチール制御のための制御回路を示すブロック図、
第３ａ図及び第３ｂ図はバースト・モード装置接続機構
の制御回路を示すブロック図、第４ａ図及び第４ｂ図は
拡張ポートの制御回路を示すブロック図、第５図はバー
スト・モード装置接続機構が記憶サイクルを使用できな
いような状況の諸タイミング関係を示す図、第６図はバ
ースト・モード装置が記憶サイクルを要求してそれを最
大データ速度で受取っているような状況の諸タイミング
関係を示す図、第７図はバースト・モード装置接続機構
が記憶装置へデータを転送するように動作しているとき
の諸タイミング関係を示す図、第８図はバースト・モー
ド装置接続機構が記憶装置からデータを転送するように
動作しているときの諸タイミング関係を示す図、第９図
は譲渡された記憶サイクルが使用されないときの諸タイ
ミング関係を示す図、第１０図はバースト・モード装置
接続機構が諸記憶すイクル要求をグループ化しないとき
の諸タイミング関係を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 記憶装置と、複数の入出力装置と、前記記憶装置及
   び前記入出力装置へ接続された中央処理ユニットとを含
   み、該中央処理ユニットは前記記憶装置の動作を制（２
   ）するための手段及び前記入出力装置へ記憶サイクルを
   付与するための手段を含み、前記入出力装置のうち少な
   くとも１つの第１人出力装置は専用モードで選択的に動
   作するように接続され、少なくとも１つの第２人出力装
   置は非−専用モードで選択的に動作するように接続され
   ており、前記第２人出力装置は前記第１人出力装置が動
   作していないとき又は該第１入出力装置が前記専用モー
   ドの動作を継続している間にその割当てられた記憶サイ
   クルを放棄するとき前記中央処理ユニットによって記憶
   サイクルを付与されるように構成されている計算機シス
   テムにおいて、前記第１人出力装置が次の記憶サイクル
   を使用できない状況を検出する手段と、 該手段の検出結果に応答して許可信号を発生する手段と
   、 該許可信号に応答して前記第１人出力装置が前記専用モ
   ード（こ留まっている間に前記第２人出力装置へ前記次
   の記憶サイクルを付与する手段とを備えたことを特徴と
   する、計算機システム。 ２ 記憶装置と、複数の入出力装置と、前記記憶装置及
   び前記入出力装置へ接続された中央処理ユニットとを含
   み、該中央処理ユニットは前記記憶装置の動作を制御す
   るための手段及び前記入出力装置の動作を開始させ且つ
   該入出力装置へ記憶サイクルを付与するための手段を含
   み、前記入出力装置のうち少なくとも１つの第１人出力
   装置は専用モードで選択的に動作するように接続され、
   少なくとも１つの第２人出力装置は非−専用モードで選
   択的に動作するように接続されており、前記第２人出力
   装置は前記第１人出力装置が動作していないとき又は該
   第１人出力装置が専用モードの動作を継続している間に
   そい割当てられた記憶サイクルを放棄するとき前記中央
   処理ユニットによって記憶サイクルを付与されるように
   構成されている計算機システムにおいて、 前記第１人出力装置が動作するように選択されるときク
   ロック制御信号を発生するための手段と、前記中央処理
   ユニットに設けられ、前記第１人出力装置を前記専用モ
   ードへセットできるように前記クロック制（財）信号に
   応答してタイミング信号を発生するための手段とを備え
   、 前記第１人出力装置は前記専用モードヘセットされると
   き記憶サイクルを要求するための信号を供給するように
   構成されており、 さらに前記第１人出力装置が前記専用モードヘセットさ
   れたあと予定時間の開動作可能であり、該第１人出力装
   置による記憶サイクルの前記要求を禁止するとともに、
   許可信号を供給することによって前記第２人出力装置が
   記憶サイクルを要求できるようにする論理手段とを備え
   たことを特徴とする、計算機システム。