JPS6138507B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はバーチヤル・ストレージを有するコン
ピユータ・システム、より具体的に言えば共通の
又は分離された制御ユニツトに接続された複数個
の入出力装置を含むコンピユータ・システムに係
わる。

本発明の主たる目的は、共通の制御ユニツトへ
接続された入出力装置による１連のデータ転送動
作の為に通常必要とされるバーチヤル・アドレス
翻訳装置中の入出力解読アドレス・レジスタの数
を減少する事にある。複数の入出力（Ｉ／Ｏ）解
読アドレス・レジスタは或る種のコンピユータ
ー・システム、特にストレージを動的に配分
（allocate）しているコンピユータ・システムのデ
ータ転送動作の為に必要とされる。

複数個の入出力解読アドレス・レジスタを持つ
事によつて、入出力装置がデータ転送の間で行わ
れるアドレスの解読の為に持つ必要がないので、
入出装置の動作し過ぎ（overrun）の発生が除去
される。共通の制御装置へ接続される入出力装置
の数が多くなると、入出力装置各々の為に奉仕さ
れる多数の入出力解読アドレス・レジスタを持つ
事は経済的でなくなつて来る。本発明は各入出力
装置に１個の入出力解読アドレス・レジスタを奉
仕する事により、そして共通の制御ユニツトへ接
続される全ての入出力装置によつて分担
（share）される複数個の入出力解読アドレス・レ
ジスタを備える事によりこの問題を解決する。

或る入出力装置が中央処理装置（CPU）によ
つてデータ転送動作を行うよう命令された最初の
入出力装置ではなかつとしても、その分担された
レジスタは、データ転送動作を直ちに行える第１
の即ち最初の入出力装置で使う為に捕えられる。
或る１つの入出力装置に仕える入出力解読アドレ
ス・レジスタは、CPUがデータ転送を行うよう
その入出力装置を命令する時、或る１つの解読さ
れたアドレスでロードされる。命令された入出力
装置の何れもがデータ転送を行う準備が出来る前
に、多数の奉仕される入出力解読アドレス・レジ
スタをロードしても良い。然し乍ら命令された入
出力装置がひとたびデータ転送を行う準備が完了
すると、分担制御ユニツトは、データ転送が直ち
に行えるその入出力装置の為に分担された入出力
解読アドレス・レジスタの使用を実質的に捕える
ところの「ロード多数レジスタ」命令を発し、且
つCPUからの次の入出力データ転送命令を禁止
する。従つて奉仕された入出力解読アドレス・レ
ジスタのアドレスを解読する事と、分担された入
出力解読・アドレス・レジスタのアドレスを解読
する事との間に相互干渉はなく、そこでアドレス
解読装置は１度に唯１個の命令に応答する事が出
来、且つ命令はCPUからそして分担入出力制御
ユニツトから同時に来る事が出来る。

本発明者に知られている従来のアプローチは分
担された入出力制御ユニツトに接続された各入出
力装置の為の複数個の入出力解読アドレス・レジ
スタを準備する事を含んでいる。他の知られてい
る従来のアプローチは複数個の入出力解読アドレ
ス・レジスタが必要とされない程アドレス解読装
置を高速にする事である。コンピユータ・システ
ム・アーキテクチヤがその様な変化をそれ自身与
えるのでなければ後者の解決は勿論実現し得な
い。或る場合には入出力分担制御ユニツトを現行
のコンピユータ・システムに負荷しうるかも知れ
ないが、それは本発明の分担されたレジスタのア
プローチと比較した時、アドレス解読装置を再構
成させる事は実現的ではない。非常に沢山のデー
タ・バツフアが、動作し過ぎ（overrun）を避け
る為に使用しうるかも知れないが、それは比較的
より高価になるだろう。ストレージの動的配分で
はない予備配分も又この問題を除去するけれども
それはストレージ能率が良くない。ストレージの
動的配分（Dinamic allocation）ではデータ転送
の為のストレージのスペースが連続的でなくなる
が、予備配分（Pre−allocation）ではデータ転送
のストレージ・スペースは連続的に作る事が出来
るので、予備配分はデータ転送中のアドレス解読
の負担を減少する。

本発明は第１図に概略的に示されたコンピユー
タ・システム中に組込まれる。発明者R.L.
Hoffman等による「コンピユター・システムの為
の仕事処理装置」と題する1979年12月４日付の米
国特許第4177513号に細部が示されている型のコ
ンピユータ・システムが第１図のものである。然
し乍らR.L.Hoffmanによる「アドレス翻訳装置」
と題する1978年７月17日に出願された米国特許出
願番号第925490号に示され且つW.E.Hammar等
による「入出力の為の次のバーチヤル・ページを
解読する事」と題する1978年10月23日に出願され
た米国特許出願番号第953656号に示されているバ
ーチヤル・アドレス翻訳（VAT）の細部を、上
記の米国特許のコンピユータ・システムは開示し
ていない。

第１図のコンピユーター・システムはバーチヤ
ル・アドレス翻訳ユニツト（VAT）１５によつ
て供給される実アドレスによりアドレスされる主
ストレージ１０を含む。上述の米国特許出願第
925490号に説明されている様な主ストレージ１０
はストレージ・ロケーシヨンのＮ個のページ・フ
レームに構成される。ページはプログラムのアド
レス・スペースから主ストレージ１０の中にロー
ドされる。プログラムのアドレス・スペースから
のページは主ストレージ１０の中のページ・フレ
ームと大きさでは全く同じである。バーチヤル・
ストレージ・システムに於ては、バーチヤル・ス
トレージの容量は、本例での主ストレージ１０で
ある実際の真実のストレージの容量を越えてい
る。従つて、バーチヤル・ストレージ・アドレス
はより大きいストレージ・スペースをアドレスす
るから、バーチヤル・ストレージ・アドレスは実
際のストレージ・アドレスよりも大きい。その結
果バーチヤル・ストレージ・アドレスから真実の
ストレージ・アドレスへ翻訳する事が必要であり
且つこれはバーチヤル・アドレス・ユニツト１５
によつて達成される。

バーチヤル・ストレージは一般に複数個のシグ
メントに分割され、且つ各シグメントは固定長の
ページに分割される。バーチヤル・アドレスはシ
グメント同定部分（SID）、ページ同定部分
（PID）及びバイト同定部分（BID）を持つ。翻訳
された真実のストレージ・アドレスは真実のフレ
ーム同定（FID）部分及びバイト同定（BID）部
分を含む。ここで真実のストレージ・アドレスの
BID部分はバーチヤル・ストレージ・アドレスの
BID部分と同じである。

コンピユータ・システムのプログラムは中央処
理装置（CPU）２０によつて実行される１連の
命令で構成される。この命令の実行中、コンピユ
ータ・システムは入出力（Ｉ／Ｏ）動作をするよ
う要求されうる。その様な動作に対して、CPU
２０はＩ／Ｏデータ・チヤンネル３０へ命令を送
る。そのＩ／Ｏ命令は例えば主ストレージ１０及
び或る１つの入出力装置との間のデータを転送す
る為の命令である。この例で入出力装置１５０は
或る１つの入出力制御ユニツト１１０へ接続さ
れ、それは翻つてチヤンネル・バス１００へ接続
する。入出力装置２１０の如き他の入出力装置は
制御ユニツト２００の様な関連した制御ユニツト
へ接続され、制御ユニツトはチヤンネル・バス１
００へ接続される。チヤンネル・バス１００はデ
ータ・チヤンネル３０と相互接続する。

CPU２０により発生される入出力命令は第１
Ａ図に示された様なフオーマツトを有し、且つ必
要とされる機能を特定するところのCPUサブチ
ヤンネル・アドレス領域２６、及びアドレス領域
２７、及び制御領域２８を含む。CPU２０がチ
ヤンネル３０へ命令を送つた時、CPUはＩ／Ｏ
命令が送られた事をチヤンネルに指示する為の
CPU・REQ・Ｉ／Ｏ信号を運ぶところの第２図
のタグ即ち制御線２１を活性化する。CPU・
REQ・Ｉ／Ｏ信号は、この例では27ビツトの容
量を有するサブチヤンネル・レジスタ３２の中に
Ｉ／Ｏ命令の領域をロードするのに使われる。サ
ブチヤンネル・アドレスは８ビツト即ち１バイト
から成る。Ｉ／Ｏ命令中のアドレスはページ・チ
エーン・リスト・アレー３９をアドレスする為の
アドレスであり11ビツトから成る。制御領域は８
ビツト即ち１バイトから成る。

命令は又分担制御ユニツト１１０等の制御ユニ
ツトからも来る。その様な制御ユニツトからの命
令はサブチヤンネル・アドレス領域及び制御領域
を含み、この例では各領域は８ビツト即ち１バイ
トから成る。サブチヤンネル・アドレス領域及び
制御領域は、分担制御ユニツト１１０により活性
化される線１１１上の入出力（Ｉ／Ｏ）装置要求
信号、Ｉ／Ｏ・DEV・REQの制御の下でレジス
タ３５中にロードされる。CPU２０及び分担制
御ユニツト１１０は同時に命令を発しうるので、
この２つの非同期的な要求を同期させる事が必要
である。同期は第３図に細部が示されている割込
同期器４０により達成される。

その割込同期器の機能はCPU２０及び分担制
御ユニツト１１０からの要求を受取り、且つ唯１
個の要求がＩ／Ｏ解読・アドレス・レジスタ・ブ
ロツクのVAT制御６０へ適当な順序で送られる
様な態様でそれ等の要求を同期する事である。
CPU２０からの線２１のCPU・REQ・Ｉ／Ｏ信
号は第３図のラツチ４１のセツト入力へ印加され
る。線１１１上のＩ／Ｏ・DEV・REQ信号はラ
ツチ４４のセツト入力へ印加される。ラツチ４１
及び４４のセツト出力は夫々アンド回路４３及び
４５へ印加される。アンド回路４３はt2タイミン
グ信号により条件付けられ、一方アンド回路４５
はt4タイミング信号により条件付けられる。タイ
ミング信号t2及びt4は後で説明される第４図のタ
イミング・リング１８３から発生される。

アンド回路４３及び４５は更に、ラツチ４６及
び４７のリセツト出力からの入力を有するアンド
回路４２の出力により条件付けられる。ラツチ４
６及び４７は同期ラツチであり、一方ラツチ４１
及び４４はインタラプト即ち割込要求を捕足する
為のトラツピング・ラツチである。タイミング信
号t2及びt4はトラツプ要求ラツチ４１及び４４を
優先化する。従つてCPU・REQ・Ｉ／Ｏ信号は
Ｉ／Ｏ・DEV・REQ信号に打克つ優先性を有す
る。割込同期器４０からトラツプされた割込を通
過させる為に、ラツチ４６及び４７の両方はリセ
ツト状態にかければならない。この状態が存在す
る時アンド回路４２はアンド回路４３及び４５を
条件付ける。

若しラツチ４１をリセツトする為のCPU・
REQ・Ｉ／Ｏ信号が存在し、且つラツチ４６及
び４７の両方がリセツト状態にあるとすると、ア
ンド回路４３はラツチ４６をセツトする為に、t2
時間で信号を通過させる。ラツチ４６がセツトす
ると、アンド回路４２は最早条件付けられず、且
つ線１１１上のＩ／Ｏ・DEV・REQ信号がラツ
チ４４をセツトしたとしても、そのラツチのセツ
ト出力はラツチ４７をセツトするようにアンド回
路４５を通過し得ない。ラツチ４６のセツト出力
はラツチ４１をリセツトする為にラツチ４１のリ
セツト入力へ印加され、且つt1タイミング信号に
よつて条件付けられるアンド回路４８へ印加され
る。アンド回路４８の出力はラツチ５０へセツト
入力へ印加され、ラツチ５０は線５４上のセツト
出力からCPU・REQ信号を通過する。

若しCPU・REQ・Ｉ／Ｏ信号がt2時間でラツ
チ４１をセツトするよう線２１へ印加されておら
ず、それから若しラツチ４４がt4時間以前に線１
１１上のＩ／Ｏ・DEV・REQ信号によつてセツ
トされていなかつたならば、ラツチ４６及び４７
の両方がリセツト状態にある事を条件として、ア
ンド回路４５はラツチ４７をセツトする為の信号
を通過する。ラツチ４７のセツト出力はラツチ４
４のリセツト入力へそしてアンド回路５１の入力
へ印加される。アンド回路５１はt1タイミング信
号により条件付けられ且つその出力はラツチ５３
のセツト出力は線５５上にDEV・REQ信号を与
える。

サイクル完了信号が線６１上にブロツク６０か
ら変換される迄、ラツチ４６及び４７はそれ等の
セツト状態を維持する。サイクル完了信号は、要
求された動作が完成された事を示すブロツク６０
からの表示である。ここでラツチ４６及び４７が
線６１上のサイクル完了信号によつて両者共リセ
ツトされた時ラツチ４１又は４４の何れかにより
トラツプ割込要求信号が適当な時間に発生されう
る。夫々アンド回路４９及び５２を経てt6時間に
於て、ラツチ４６及４７がリセツトされた後、割
込出力ラツチ５０及び５３はリセツトされる。

タイミング信号t1乃至t6は自由走行タイミン
グ・リング１８３から発生される。タイミング・
リング１８３はラツチ１８１のリセツト出力によ
り条件付けられるアンド回路１８２へ印加される
クロツク・パルスにより進められる。ラツチ１８
１はT5タイミング・パルスによりセツトされ、
且つスタート信号により又はVAT完了信号によ
りオア回路１８０を経てリセツトされる。T5タ
イミング信号はゲートされたタイミング信号であ
る。タイミングt1乃至t6をゲートする事はVAT制
御６０の中でより大きな制御を与える目的の為で
ある。タイミング・リング１８３の出力はオア回
路１８５の出力により条件付けられるアンド回路
１８４へ印加される。オア回路１８５は線５４上
にCPU・REQ信号及び線５５上のDEV・REQ信
号を受取る。ゲートされたタイミング信号T1乃
至T6はアンド回路１８４から取出される。タイ
ミング・リング１８３を停止する様にT5タイミ
ング信号でラツチ１８１をセツトする事により、
そしてタイミング・リング１８３を再び開始する
様にVAT完了信号でラツチ１８１をリセツトす
る事によつて、VAT１５がバーチヤル・アドレ
スを翻訳するに要する時間が調整される。VAT
完了信号は、アドレス解読サイクルを終了する事
が出来るか、又は再サイクルする事が出来るかを
指示する。

既に述べた如くCPU・REQ・Ｉ／Ｏ信号及び
Ｉ／Ｏ・DEV・REQ信号は同期されているけれ
ども、Ｉ／Ｏ入出力データ転送動作の為に
CPU・REQ・Ｉ／Ｏ信号が先ず第１に発生され
て、その後Ｉ／Ｏ・DEV・REQ信号が命令され
た入出力装置を制御する制御ユニツトによつて発
生されうる事は注意を要する。更に又任意の命令
された入出力装置がデータ転送の準備完了以前
に、CPUは幾つかのＩ／Ｏ命令即ち幾つかの入
出力命令を出し得るという事も注意されるべきで
ある。

この特定の例に於て各入出力装置の為にユニー
クな即ち奉仕されるＩ／Ｏ解読アドレス・レジス
タがある。この解読アドレス・レジスタは第１図
のVAT１５に置かれ且つ既に述べた米国特許出
願第953656号の第３図に示されたＩ／Ｏレジスタ
６に対応する。加えてVAT１５は分担制御ユニ
ツト１１に接続された入出力装置１５０の全てに
よつて分担される入出力解読レジスタの集団即ち
グループを有する事に注意を要する。分担された
Ｉ／Ｏ解読アドレス・レジスタはその入出力装置
がCPU２０により命令された最初の入出力装置
ではなくとも、データ転送動作を直ちに行う事の
出来る最初の入出力装置で使用する事により捕捉
される。

レジスタ３２中のCPU・サブチヤンネル・ア
ドレス領域は、線５４上のCPU・REQ信号によ
り条件付けられる第４図のアンド回路６２の入力
に印加される。ラツチ５０からのCPU・REQ信
号により条件付けられた時、アンド回路６２を通
過する８ビツトのサブチヤンネル・アドレスはス
タート信号の制御の下でオア回路６３を経てレジ
スタ６４の中に置かれる。レジスタ６４中のサブ
チヤンネル・アドレスはサブチヤンネル・アレー
３７の中のサブチヤンネル・ステイタス・ワード
をアドレスする。サブチヤンネル・アレー３７は
図示の如く別個のアレーでも良いし、又は主スト
レージ１０の中に置かれうる事は注意を要する。
若しサブチヤンネル・ステイタス・ワードが主ス
トレージ１０の中に置かれていたとすれば、サブ
チヤンネル・アドレスは主ストレージ１０をアド
レスする為の真のアドレスと対応すべきであつ
た。この特定の実施例では、サブチヤンネル・ア
ドレスは256個のサブチヤンネル・ステイタス・
ワードをアドレスする為の容量を与える８ビツ
ト・アドレスである。

サブチヤンネル・ステイタス・ワードは通常、
本発明には関係のないデータを含む。その結果、
本発明に関係あるサブチヤンネル・ステイタス・
ワードの領域は、第０ビツト乃至第11ビツトのペ
ージ・チエイン・リスト・アドレス（PCE〓）、
第12ビツト乃至第19ビツトのインダイレクト・ポ
インタ・データ領域（IP−DATA）、第20ビツト
乃至第27ビツトのインダレクト・ポインタ、テン
ポラリ領域（IP−TEMP）、そして第28ビツト乃
至第35ビツトのインダイレクト・ポイント・ユニ
ーク領域（IP−UNIQ）を含む様な拡大された形
で示される。第２図のサブチヤンネル・アレー３
７はゲートされたT1タイミング信号の制御の下
で読取られ且つゲートされたT4のタイミング信
号で書込まれる。

T1時間でサブチヤンネル・アレー３７からの
サブチヤンネル・ステイタス・ワードは同じT1
時間の間に第５図のレジスタ６５の中にロードさ
れる。レジスタ６５の中にロードされたサブチヤ
ンネル・ステイタス・ワードの領域は条件付けを
必要とするアンド回路へ印加される。レジスタ３
２の中の制御領域をデコードするデコーダ３３の
結果としてポール・チエイニング信号があつた事
を条件として、この時間で条件付けられるだろう
唯１のアンド回路はアンド回路６６である。
CPU・REQ信号及びポール・チエイニング信号
なレジスタ６２からのIP−ユニーク領域を受取る
アンド回路６６に印加される。アンド回路６６は
IP−ユニーク領域を、命令された入出力装置１５
０に奉仕するユニークな解読レジスタを選択する
為に、VAT１５に印加されるＩ／Ｏレジスタ選
択（Ｉ／Ｏ・REG・SELECT）アドレスとして
オア回路６７を経て通過させる。レジスタ７８は
T2信号によりりロードされ且つVAT完了信号に
よりリセツトされる。

選択されたＩ／Ｏ解読アドレス・レジスタは第
２図のページ・チエイン・リスト・アレー３９の
中の内容に含まれているバーチヤル・データ・ア
ドレスの翻訳から得られる解読されたアドレスで
ロードされる。ページ・チエイン・リスト・アレ
ー３９はサブチヤンネル・アレー３７と類似のも
ので、その内容は別個のアレーの代わりに主スト
レージ１０に含まれても良い。ページ・チエイ
ン・リスト・アレー３９は、本例では第２図のレ
ジスタ３２の中のアドレス領域からのアドレスで
あるページ・チエイン・エントリ・アドレスによ
りアドレスされる。そのアドレス領域はCPU・
REQ信号により且つオア回路６８を通つた信号
によつて条件付けられる第５図のアンド回路６９
に印加される。オア回路６８の入力は第２図のデ
コーダ３３へ接続され、チエイニング信号又はポ
ール・チエイニング信号を受取る。第５図のアン
ド回路６９の出力はオア回路７０を経てT1時間
でレジスタ７１の中にセツトされる。レジスタ７
１の中のアドレスはT2時間でレジスタ７９の中
に転送され且つページ・チエイン・リスト・アレ
ー３９をアドレスする。レジスタ７９は、アドレ
スされた内容がT2時間でアレー３９から読まれ
た後に発生するVAT完了信号によりリセツトさ
れる。ページ・チエイン・リスト・アレー３９か
ら読まれるページ・チエインの内容（entry）は
タグビツトと48ビツト即ち６バイトのデータ・ア
ドレスを含む。そのデータ・アドレスはVAT１
５により翻訳され、且つIP−ユニーク・アドレス
により選択された解読Ｉ／Ｏアドレス・レジスタ
の中にロードされるべきバーチヤル・アドレスで
ある。VAT１５がバーチヤル・アドレスを真実
のストレージ・アドレスへ翻訳した後にこれは
VAT完了信号を発生する。上述の出願第925490
号には示されてはいないが、比較器６５からの等
しい比較があり開始信号がない時、VAT完了信
号が発生する。これはインバータ５９からの入力
及び比較器６５からの入力を有するアンド回路に
よつて検知される。

レジスタ７１の出力は又ゲートされたT4信号
の制御の下でロードされるレジスタ７２へ印加さ
れる。然し乍ら、レジスタ７１はゲートされた
T3時間で１つずつ増加される。斯くして、歩進
されたページ・チエイン内容アドレスPCE〓は
インダイレクト・ポインタ・データ・IP−
DATA及びレジスタ６５からのインダイレク
ト・ポインタ・ユニーク・IP−UNIQと共にT4時
間でレジスタ７２の中にロードされる。レジスタ
７２の内容はゲートされたT4時間でレジスタ６
４の中のサブチヤンネル・アドレスによりアドレ
スされた場所でサブチヤンネル・アレー３７の中
に書込まれる。レジスタ６５の中のインダイレク
ト・ポインタ・テンポラリ（IP−TEMP）領域は
レジスタ７２の中に直接には入らない。レジスタ
６５の中のインダイレクト・ポインタ・テンポラ
リ領域は再サイクル信号と一緒にDEV・REQ信
号があつた時にのみ条件付けられるアンド回路７
６に印加される。再サイクル信号は他のアドレス
解読サイクルが取られている事を表示するのに使
われる。

再サイクル信号は第４図の再サイクル・ラツチ
８１のセツト出力からやつて来る。ページ・チエ
イン・リスト・アレー３９から読取られるアドレ
ス・ページ・チエインの内容からのタグ・ビツト
がセツトされる時にのみ再サイクル・ラツチ８１
はゲートされたT4時間で条件付けられるアンド
回路８０を経てセツトされる。他方、ページ・チ
エイン・リスト・アレー３０から読まれたペー
ジ・チエインの内容からのタグ・ビツトが０であ
る時再サイクル・ラツチ８１はゲートされたT4
タイミング信号により条件付けられるアンド回路
８２を経てリセツトされる。再サイクル・ラツチ
８１のリセツト出力はゲートされたT5タイミン
グ信号により条件付けられるアンド回路８７へ印
加される。アンド回路８７の出力は、CPUによ
つて送られたＩ／Ｏ命令から結果するサイクルが
完成した事を表示する為の、線６１上のサイクル
完了信号である。

ページ・チエイン・リスト・アレー３９の中の
内容が再サイクル・ラツチ８１をセツトさせるタ
グ・ビツトを含んでいたとしても、DEV・REQ
信号が存在しなかつたならばアンド回路７６はイ
ンダイレクト・ポインタ・テンポラリ領域を通過
するよう条件付けられない。レジスタ６５のイン
ダイレクト・ポインタ・テンポラリ領域はアンド
回路７６により通過した時にT1時間でオア回路
７４を経てレジスタ７５の中にロードされる。レ
ジスタ７５の出力はオア回路６７とレジスタ７２
に印加される。レジスタ７５はゲートされたT3
時間で１つだけ増加される。ここで、レジスタ７
５の中の増加された値はゲートされたT4時間で
レジスタ７２の中にロードされる。

アンド回路７３がゲート・データREG信号に
より条件付けられた時、レジスタ７５のインダイ
レクト・ポインタ・テンポラリ領域は又、アンド
回路７３及びオア回路７４を経てレジスタ６５か
らのインダイレクト・ポインタ・データ領域と共
にロードする事が出来る。ゲート・データREG
信号は、オア回路８４の出力へ接続されたセツト
入力を有し且つ再サイクル・ラツチ８１のセツト
出力へ接続されたりセツト入力とを有する第４図
のラツチ８５からやつて来る。オア回路８４はア
ンド回路８３及び８６により動作する。アンド回
路８３はチエイニング信号を受ける為にデコーダ
３３からの入力とCPU・REQ信号を受ける為に
ラツチ５０からの入力とを持つ。アンド回路８６
はLD・MULT・REGS信号を受ける為にデコー
ダ回路３６の出力へ接続された入力とDEV・
REQ信号を受ける為にラツチ５３のセツト出力
へ接続された入力を有する。

勿論DEV・REQ信号は、Ｉ／Ｏ装置制御ユニ
ツトが第２図の線１１１上のＩ／Ｏ・DEV・
REQ信号を送る時のみに存在する。それが発生
生した時レジスタ３５中に送られる制御領域はデ
コーダ３６によりデコードされる。第１図に分担
された制御ユニツト１０はデコーダ３６をして線
３８上にLD・MULT・REGS信号を発生させる
制御領域をレジスタ３５へ送る事が出来る。Ｉ／
Ｏ制御ユニツトは第２図のレジスタ３５の中にロ
ードされる装置サブチヤンネル・アドレスをも送
る。サブチヤンネル・アドレスはDEV・REQ信
号により条件付けられる第４図のアンド回路８８
へ印加される。アンド回路８８により通過された
このアドレスはオア回路６３を経てレジスタ６４
の中にセツトされる。命令がCPU２０からやつ
て来たと同じ態様で命令が入出力制御ユニツトか
らやつて来た時、これはサブチヤンネル・アレー
３７をしてアドレスさせる事を可能にする。

T1時間でサブチヤンネル・アレー３７から読
まれるサブチヤンネル・ステイタス・ワードから
の領域はT1時間でレジスタ６５の中に入れられ
る。Ｉ／Ｏ・DEV・REQ信号の結果として
DEV・REQ信号が存在し且つデコーダ３６が線
３８上にLD・MULT・REGS信号を生ずるもの
とレジスタ３５の制御領域を仮定した場合、アン
ド回路８６はオア回路８４を経てゲート・ラツチ
８５をセツトする様に条件付けられる。従つて、
ゲート・データREG信号は第５図のアンド回路
７３を条件付け、これによりレジスタ６５からの
インダイレクト・ポインタ・データ領域はこの同
じゲートされたT1時間でオア回路７４を経てレ
ジスタ７５の中にロードされる。翻訳されたアド
レスでロードされるべきＩ／Ｏ解読アドレス・レ
ジスタを特定するVAT１５が利用しうる様に、
レジスタ７５の内容はT2時間でレジスタ７８の
中へＩ／Ｏ・REG選択アドレス（Ｉ／Ｏ・
REG・SLCT）としてオア回路６７により通され
る。レジスタ６５の中のインダイレクト・ポイン
タ・ユニーク領域はVAT１５の中の解読Ｉ／
Ｏ・アドレス・レジスタを選択する様にはアンド
回路６６によつて通されない事は注意すべきであ
る。そのアドレスによつて特定されたＩ／Ｏ解読
アドレス・レジスタはこの時間で、レジスタ７８
であり且つ分担された制御ユニツト１１０へ接続
された第１図の入出力装置１５０によつて分担さ
れれたＩ／Ｏ解読アドレス・レジスタの群の内の
最初のＩ／Ｏ解読アドレス・レジスタである。

その選択されたＩ／Ｏ解読Ｉ／Ｏ・アドレス・
レジスタの中にロードされたアドレスは、バーチ
ヤルデータ・アドレスを翻訳する事から、アンド
回路７７及びオア回路７０を経てレジスタ６５か
ら第５図のレジスタ７１の中にロードされたペー
ジ・チエイン・エントリ・アドレスにより選択さ
れたページ・チエイン・エントリを結果する。ア
ンド回路７７はDEV・REQ信号により条件付け
られる。レジスタ７１の内容はページ・チエイ
ン・リスト・アレー３９をアドレスする為に必要
なレジスタ７９の中に入れられ、アレー３９から
読まれ選択されたエントリからのバーチヤル・デ
ータ・アドレスは真のストレージ・アドレスへ翻
訳する為にVAT１５へ転送され、そして翻訳さ
れたアドレスは選択された解読Ｉ／Ｏ・アドレ
ス・レジスタの中にロードされる。

第２図はページ・チエイン・リスト・アレー３
９から読まれたエントリのタグ・ビツトが１であ
れば、T4時間で第４図の再サイクル・ラツチ８
１がセツトされこれによりゲート・ラツチ８５が
リセツトされ、そして第５図のアンド回路７６が
オア回路７４を経てレジスタ７５の中へインダイ
レクト・ポインタ・テンポラリ領域をセツトする
よう条件付けられる。レジスタ７５の中にあつた
インダイレクト・ポインタ・データ領域はゲート
されたT3時間で歩進されており且つT4時間でレ
ジスタ７２の中に入れられていた事は注意すべき
である。従つて、レジスタ７２の内容はそのT4
時間の間サブチヤンネル・アレー３７の中に書込
まれていた。従つて、T1時間でサブチヤンネ
ル・アレー３７から読まれた内容はインダイレク
ト・ポインタ・データ領域を増加された即ち更新
されているインダイレクト・ポインタ・テンポラ
リ領域を有する。レジスタ７５の中の新しい値
は、VAT１５中の分担されたＩ／Ｏ解読アドレ
ス・レジスタの次のＩ／Ｏ解読アドレス・レジス
タを選択する為のVAT１５の為のＩ／Ｏ・REG
選択アドレスとして、VAT完了信号でリセツト
されたレジスタ７８の中へオア回路６７により通
される。今記載された動作は、選択されたペー
ジ・チエイン・エントリのタグ・ビツトが１であ
る限り繰返す。

第３図のラツチ４６及び４７は線６１上のサイ
クル完了信号によりリセツトされる。勿論、再サ
イクル・ラツチ８１がリセツト状態にあり、これ
はページ・チエインの内容からのタグ・ビツトが
０である時にのみ起きるが、この時にサイクル完
了信号が発生されうる。

動作に就いては第６図のタイミング図によつて
説明される。そこでは、T1時間でCPU及び入出
力装置の介入がサブチヤンネル・アレー３７の読
取りと同様に可能である事が判る。T2時間でペ
ージ・チエイン・リスト・アレー３９は読まれ
る。VAT１５は選択されたページ・チエインの
エントリ即ち内容からバーチヤル・アドレスを解
読即ち翻訳するようT3時間で要求される。又T3
時間でサブチヤンネル・ステイタス・ワードがペ
ージ・チエイン・リスト・アレー３９のアドレス
と同様に更新される。T4時間でサブチヤンネ
ル・アレー３７が書込まれ、且つページ・チエイ
ン・エントリのタグ・ビツトは再サイクル動作が
必要かどうかを決定する為にテストされる。タイ
ミング・リング１８３はT5時間で停止し、VAT
１５がページ・チエインの内容によつて供給され
るバーチヤル・アドレスの翻訳を完了する迄停止
状態に留まる。VAT完了信号がVAT１５により
発生された時タイミング・リング１８３はT6時
間を発生する為に続いて動作する事が出来る。
T6時間に於いて再サイクル動作が許されるか又
は現在のサイクルが連続される。

第６図のタイミング図表で説明された動作は唯
１個のサイクルのものである。その様なサイクル
の終りに於いて、又再サイクル・ラツチ８１がセ
ツトされていなかつたと仮定すると、割込同期器
４０のラツチ４６及び４７は線６１上のサイクル
完了信号の為にリセツト状態にある。CPU２０
は分担制御ユニツト１１０の何れかからの付加的
なＩ／Ｏ命令は割込同期器４０により取上げられ
うる。データがデイスク媒体から読取られ又はデ
イスク媒体１５１へ書込まれる場所から１ミリセ
カンド離れている回転位置感知（RPS）位置に、
命令された入出力装置１５０の内の１つの装置、
この例ではデイスク貯蔵装置が到達した時、分担
された制御ユニツト１１０がＩ／Ｏ命令を発生す
る。

上記の米国特許出願第953656号に示された入出
力付加装置がチヤンネルと相互接続する第１図に
示されたものと同じ態様で、第７図の入出力装置
１５０を制御する為に分担された制御ユニツト１
１０がチヤンネル・バス１００を経てチヤンネル
３０と相互接続する。然し乍ら、本出願の第７図
に示されたＩ／Ｏデータ・バスは第０ビツトから
第７ビツトのＩ／Ｏデータ・バスと、第８ビツト
から第15ビツトのＩ／Ｏデータ・バスとして示さ
れており、これは上述の特許出願第953656号の第
２Ｂ図に示されたものに対応する。第７図のチヤ
ンネル・データ・レジスタ９０は上述の出願第
353656号の第２Ｂ図のチヤンネル・データ・レジ
スタ５０に対応する。第７図のチヤンネル制御レ
ジスタ９５は上記の出願の第２Ａ図のチヤンネル
制御レジスタ５６に対応する。第７図のチヤンネ
ル・データ・レジスタ９０及びチヤンネル制御レ
ジスタ９５は上記の出願第953656号に示された対
応するレジスタ５０及び５６と同じに機能する。

この特定の例に於いて、分担制御ユニツト１１
０は第８図の８台のＩ／Ｏデイスク貯蔵駆動装置
１５０を制御するよう機能する。デイスク媒体上
の読取り又は書込み位置が読取り／書込みヘツド
と相対的に整置する１ミリ秒前にデータの転送が
準備完了である事を、この特定の例のデイスク駆
動装置は表示する。従つて、VAT１５はデータ
転送動作に使われるべきバーチヤル・アドレスを
解読する為に約１ミリ秒をもつ。１又はそれ以上
の入出力装置１５０がデータ転送動作を遂行する
ようCPU２０により命令された後、データ転送
動作を行うべく命令された入出力装置の何れかが
RPS位置に到達したかどうかを決定する為に、分
担制御装置１１０は制御器１１１をして５−ビツ
ト・タグ・バス１１２を活性化する事により入出
力装置１５０をポールする。

タグ・バス１１２上のビツト・パターンは入出
力装置１５０のデコーダ回路１５２によりデコー
ドされる。若しポール信号がデコードの結果とし
て発生されると、アンド回路１５６はデータ・バ
ス−イン１６０の予備割当てビツト線上の優先信
号としての比較信号を通過する為に条件付けられ
る。データ・バス−イン１６０は８ビツト・バス
に加えてパリテイを持ち従つて８個の入出力装置
１５０から少なくとも８個の優先ビツトを処理す
る事が出来る。

比較器１５５はレジスタ１５４の中の予め決め
られたセクタ・カウントとカウンタ１５３の中の
累積されたセクタ・カウントとを比較するのに機
能する。カウンタ１５３は命令されたデイスク・
ストレージ装置によつて発生されるセクタ・パル
スを計算する。幾つかのデイスク駆動装置５０が
読取り又は書込み動作を行うようCPU２０によ
つて命令されうるので、分担制御ユニツト１１０
は、デイスク駆動装置の比較器１５５により発生
される比較信号をもつ２又はそれ以上のデイスク
駆動装置による競合を解決する為に、アドレス・
エンコード１１５により影響される優先決定回路
を含んでいる。

バス１６０はアドレス・エンコード１１５及び
オア回路１２０に信号を送る。アドレス・エンコ
ード１１５は制御器１１１からの制御信号に応答
して読取り又は書込みデータ・アレー１２５をア
ドレスする。加えてデータ・アレー１２５は制御
器１１１からの信号によつて１バイト又は半ワー
ド・ベースでデータを移送する事が出来る。デー
タ転送動作の為に、チヤンネル・バス１００上に
置かれる装置サブチヤンネル・アドレスは、制御
器１１１が線１１３上に読取り信号を出した時
に、データ・アレー１２５がアドレス・エンコー
ド１１５によりアドレスされるとそこから到来す
る。この例では、制御器１１１は又はデータ・ア
レー１２５の為のバイト動作を起こす為に線１１
６上に信号を与える。

チヤンネル・バス１００は16ビツト即ち２バイ
トの幅であり且つ動作モードに従つてバイト又は
半ワードを転送する事が出来る。上述の特許出願
第953656号、特に第５図に示された様に、チヤン
ネル制御領域（CCF）がＩ／Ｏ・バスに置かれ
ている様な態様でサブチヤンネル・アドレスがチ
ヤンネル・バス１００に置かれる。チヤンネル制
御バイト（CCB）が発生され且つチヤンネル・
バス１００上に置かれた後に、サブチヤンネル・
アドレスが第７図のチヤンネル・データ・レジス
タ９０の中に入れられる事は注意すべきである。
若しオア回路１２０がポール動作の間でバス１６
０にビツトを検知したとすればチヤンネル制御バ
イト（CCB）が第８図の発生器１３０により発
生される。オア回路１２０の出力はタグ・バス１
１２により送られるデコード１２２の出力によつ
て条件付けられるオンド回路１２１へ印加され
る。チヤンネル制御バイトは要求される入出力機
能を表わし、且つ既に説明された如くそれは第２
図の線３８上にLD・MULT・REGS信号のデコ
ードを結果する。発生器１３０により発生された
チヤンネル制御バイトはチヤンネル・バス１００
によつて第７図のチヤンネル・データ・レジスタ
９０の中に転送される。データ・レジスタ９０の
バイト０及び１は第２図のレジスタ３５と実際は
同じである第７図のチヤンネル制御レジスタ９０
の中に転送される。

上述の説明から、そして第９図に示された如く
CPU２０は分担制御ユニツト１１０に接続され
た入出力装置１５０へ入出力動作の為の要求を送
る事が判る。本発明の制御装置は、分担制御ユニ
ツト１１０へ接続され、命令された各入出力装置
の為にユニークな、即ち奉仕された解読アドレ
ス・レジスタをVATでロードさせる。命令され
た入出力装置の為の命令は、次に要求された機能
を遂行するようにＩ／Ｏ装置を次に命令する分担
制御ユニツト１１０へ転送される。次に、本発明
の制御装置は、複数個の解読アドレス・レジスタ
をロードする為の命令を転送する為、命令された
入出力装置の内の１つの為に持つ。この命令は、
分担制御ユニツトへ接続された全ての入出力装置
１５０によつて分担されるレジスタのグループを
ロードする為の、VAT１５へ送られる制御信号
を発生する結果を生ずる。複数のレジスタをロー
ドする命令（load multiple registers）を発生し
た入出力装置は次にインダイレクト・ポインタ・
ユニークによつて指摘された解読アドレス・レジ
スタ中のアドレスを使つてデータ転送を開始す
る。主ストレージ１０中の或るページが終ると、
データの転送は連続するが、レジスタのプール即
ちグループから次の解読アドレスを使う事にな
る。この動作は特定の為のデータ転送がが完了す
る迄連続する。

本発明は、分担制御ユニツトへ接続された入出
力装置によつてチエインド・データ転送動作の為
に通常必要とされるバーチヤル・アドレス転送ユ
ニツト中のＩ／Ｏ解読アドレス・レジスタの数を
減少する事は上述の説明から判る。各ページの変
りが行われる毎に解読アドレス・レジスタをロー
ドするのではなく、複数個のＩ／Ｏ解読アドレ
ス・レジスタが分担制御ユニツトから１度に、即
ち１命令でロードされるので、アドレス解読がよ
り効率的である事も又評価されるべきである。

【図面の簡単な説明】

第１図は本発明に組込まれるコンピユータ、シ
ステムを説明するブロツク形式の概略図、第１Ａ
図はＩ／Ｏ命令の形成を説明する図、第２図は
CPU割込及びＩ／Ｏ割込を同期し且つVATの為
に制御信号を発生する為の本発明の制御装置を説
明するブロツク形式の概略図、第３図は割込同期
器の論理図、第４図はＩ／Ｏ解読アドレス・レジ
スタの為のVAT制御の１部と、VAT制御及び割
込同期器のタイミング発生器を含む論理回路図、
第５図は付加的なVAT制御回路を示す論理回路
図、第６図は１サイクルの間の特定の時間に行う
機能を説明するタイミング図、第７図は分担制御
ユニツトとチヤンネル・バスの間のインタフエー
スを説明する概略ブロツク図、第８図は分担制御
ユニツト及び接続されたＩ／Ｏ装置の細部を説明
する概略図、第９図は本発明の動作を説明する流
れ線図である。

Claims (1)

【特許請求の範囲】
1. １ 実アドレスを有する主ストレージ、中央処理
   装置、バーチヤル・ストレージ・アドレスを主ス
   トレージの実アドレスに翻訳し且つ翻訳が完了す
   ると翻訳完了信号を発生する装置を含むバーチヤ
   ル・アドレス翻訳装置（VAT）、入出力（Ｉ／
   Ｏ）チヤンネル及び複数個の入出力装置を制御す
   る為接続された少なくとも１個の入出力制御装置
   を有し、且つ上記チヤンネルは上記中央処理装置
   から上記入出力装置へ入出力命令を転送しうるよ
   うになつているバーチヤル・ストレージ・計算機
   システムに於て、中央処理装置の要求に応答して
   上記VATへ転送され上記VATにより翻訳される
   バーチヤル・ストレージ・アドレスに対応する主
   ストレージの実際のアドレスを貯蔵する為に上記
   １個の入出力制御装置に接続されている各入出力
   装置の為の上記VAT中にある１つの入出力アド
   レス・レジスタと、１つの入出力装置の要求に応
   答して上記VATへ転送され上記VATにより翻訳
   されるバーチヤル・アドレスに対応する主ストレ
   ージの実際のアドレスを貯蔵する為の上記VAT
   中にある複数個の入出力アドレス・レジスタと、
   上記中央処理装置からのCPU入出力命令信号及
   び上記１個の入出力制御装置から入出力装置命令
   信号を受取るよう接続され、そして、中央処理装
   置に応答して上記１個の入出力制御装置からの入
   出力装置命令信号がない場合に上記VATの為に
   上記中央処理装置要求信号を発生し、入出力装置
   命令信号に応答して少なくとも最初の入出力装置
   要求信号を発生し上記VATへ転送し、且つ上記
   入出力装置命令及びVAT翻訳完了信号に依存し
   て１連の入出力装置要求信号を発生し上記VAT
   へ転送する、上記VATへ接続された制御装置か
   ら成るバーチヤル・アドレス翻訳の制御装置。