DE2755616A1 - Asymmetrischer multiprozessor - Google Patents

Description

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Anmelderin: International Business Machines Corporation, Armonk N.Y., 10504

te-bd Asymmetrischer Multiprozessor

Die Erfindung betrifft eine Datenverarbeitungsanlage mit j mindestens zwei Prozessoren nach dem Oberbegriff von Anspruch

Datenverarbeitungsanlagen in denen mehrere, voneinander verschiedene Prozessoren zusammengeschaltet sind (asymmetrische Multiprozessoren) sind im Stand der Technik bekannt. Die mit derartigen Systemen an sich erreichbare Leistungsverbesserung, beispielsweise durch Parallelarbeit, wird in der Praxis durch Konfliktfälle bei Zugriffen zu gemeinsamen Betriebsmitteln wie Speicher, Register usw. wieder in Frage gestellt.

Die Aufgabe der vorliegenden Erfindung ist es deshalb, ein System mit mindestens zwei Prozessoren anzugeben, bei dem die im System ablaufenden Prozesse so aufgeteilt werden, daß möglichst wenig gegenseitige Störungen und Konfliktfälle auftreten.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst; Ausgestaltungen der Erfindung sind in den UnteranSprüchen enthalten.

Nach der Erfindung werden die Aufgaben der Prozessoren so aufgeteilt, daß der eine Prozessor als Hauptprozessor (für die Systemsprache) und der andere als Steuerprozessor ausgebildet ist. Der Steuerprozessor führt die Mikroinstruktionen der Systemsteuerung aus, beispielsweise Eingabe/Ausgabeüberwachung

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und das Abrufen der Prozesse für den Hauptspeicherprozessor. Außerdem bearbeitet der Steuerprozessor Operationen vom Typ Systemaufruf (Supervisor-Aufruf, SVC). Durch diese Aufspaltung der Funktionen werden die gemeinsamen Betriebsmittel, zu

denen von beiden Prozessoren zugegriffen werden muß, auf ein ι

Minimum reduziert. Das am häufigsten gebrauchte gemeinsame Betriebsmittel ist der Hauptspeicher; Konfliktfälle bei Hauptspeicherzugriff s-Operationen werden jedoch dadurch gering gehalten, daß für den Steuerprozessor (der auch als Mikroprozessor bezeichnet wird), ein eigener Steuerspeicher für seine eigenen Programme und Daten vorgesehen wird. Der Zugriff des !Mikroprozessors zum Hauptspeicher erfolgt über das sogenannte

Icycle-Steal-Verfahren (direkter Hauptspeicherzugriff), bei dem

der Hauptspeicherprozessor während eines Maschinenzyklus gestoppt und ein Hauptspeicherzyklus dem Mikroprozessor zugeteilt

wird. Speicherblöcke mit Steuerinformation werden einem der PYc ι
zessoren zugeordnet. Dadurch wird die ausschließliche Zuordnung dieses Betriebsmittels zu einem Prozessor auf ein Minimum reduziert.

Wenn der Steuerprozessor eine Hauptspeicher Instruktion ausführt^ geht er unmittelbar vor dem erforderlichen Speicherzugriff in den Wartezustand, bis ihm der Speicherzyklus zugeteilt wird, der sonst dem Hauptspeicherprozessor zur Verfügung gestanden hätte. Hierdurch verringern sich zeitliche Konfliktfälle zwischen den beiden Prozessoren.

Die Unterbrechungsebene mit niedrigster Priorität im Steuerprozessor ist für die Behandlung von Maschinenfehlern, für Konsolbedienungen und für nicht ausführbare Operationscodes de Hauptspeicherprozessors vorgesehen. Der Steuerprozessor kann diese Unterbrechungsebene auch durch eine Bedienungsanforderun aufrufen. Zu diesen Bedienungsanforderungen gehören solche für Eingabe/Ausgabe, Konsolbedienungen, Instruktionsschrittbetrieb

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und für Adreßstop bei vorgegebenen Hauptspeicheradressen. Diese !Anforderungs- und Antwortmechanismus verringert die erforderlichen Steuerungen zwischen den beiden Prozessoren.

I Der Mikroprozessor steuert also das Einleiten und das Beenden der Operationen des Makro- oder Hauptspeicherprozessors. Nachdem der Makroprozessor durch den Mikroprozessor gestartet wurd^, arbeitet er so lange, bis entweder eine Fehlerbedingung auftritt, bis eine nicht ausführbare Operation (Operationscode) angetroffen wird oder bis der Mikroprozessor die Steuerung übernehmen will. Wenn der Makroprozessor stoppt, wird der Mikroprozessor unterbrochen. Die Unterbrechungsroutine bearbeitet die {Bedingung, die zur Unterbrechung geführt hat und startet den Makroprozessor erneut. Zu den nicht ausführbaren Operationscodes gehört auch der Supervisor-Aufruf und ungültige Operationscodes. Eingabe/Ausgabeoperationen werden über den Super-

visor-Aufruf behandelt.

Neben den schon genannten Vorteilen dieses Systems, der Reduzierung gemeinsamer Betriebsmittel, der Verringerung von Konfliktfällen und der einfachen Steuerung des Multiprozessorsystems bietet die Erfindung den weiteren Vorteil, daß Störungen des Hauptspeicherprozessors durch Systemsteuerfunktionen, wie beispielsweise E/A-Operationen oder das Prozeßmanagement gering !gehalten werden.

Ein AusfUhrungsbeispiel der Erfindung wird nun anhand von Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 ein Blockdiagramm mit der Erfindung, Fign. 2A, 2B, nach ihrer Zusammenfügung entsprechend Fig. 2

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2C, 2D, 2E und ein Blockdiagrairun der Daten- und Steuerwege 2F für und zwischen dem Hauptspeicherprozessor

(MSP) und dem Steuerprozessor (CP),

Die zusammengefügten Fign. 3A und 3B ein logisches Schaltbild

der Taktgeber für Zentraleinheit (CPU) und Speicher und der Systemsteuerung des MSP.

Die zusammengefügten Fign. 4Ά und 4B ein logisches Schaltbild

der Decodierlogik für Instruktionen und Funktionen innerhalb des MSP.

Die nach Fig. 5 zusammengefügten Figuren 5A, 5B, 5C und 5D, ein

logisches Schaltbild der Steuerlogik für Torschaltungen im MSP.

Die zusammengefügten Fign. 6A und 6B ein logisches Schaltbild

der Steuerlogik der lokalen Speicherregister (LSR) im MSP.

Die zusammengefügten Figuren 7A und 7B ein logisches Schaltbild

der CP-Steuerlogik für den MSP.

Die zusammengefügten Fign. 8A und BB ein logisches Schaltbild

der Instruktions- und Funktionsdecodierlogik

im CP.

Fig. 9 ein Zeitdiagramm für Hauptspeicherzugriffe

durch den Steuerprozessor CP.

Fig. 10 ein Zeitdiagramm für den Fall einer nicht ausführbaren Instruktion des Hauptspeicherprozessors MSP.

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FIg. 11 ein Zeltdiagramm während einer Hauptspeicher-j Cycle-Steal-Operation.

Fig. 12 ein Zeitdiagramm für einen Hauptspeicherzugriff.

Fig. 13 ein Zeitdiagramm der Steuerimpulse für die Taktgeber sowie der Instruktions- und Ausführungsphasen im Hauptspeicherprozessor.

Die entsprechend Fig. 14 zusammengefügten Fign. 14A, 14B, 14C

und 14D ein Flufidiagramm der Operation "Unterbrechungsebene 5 (IL5)".

Anhand von Fig. 1 wird die Erfindung für ein Multiprozessorsystem erläutert, das aus einem Hauptspeicherprozessor (MSP) 10, und einem SteuerSpeicherprozessor (CP) 300 besteht. Der Prozessor 10 verarbeitet Instruktionen vom Typ IBM System/3. Das Format dieser Instruktionen ist in den Druckschriften der genannten Firma mit den Nummern SY 31-0207-2, SY 31-0202-2 und SY 31-0367-2 beschrieben. Wie später noch genauer erläutert wird, handelt es sich bei Prozessor 10 um einen Prozessor mit variablem Takt und variabler Taktlänge. Beim Zugriff zu einer Instruktion wird ein Byte dieser Instruktion nach dem andern ausgelesen, bis die Gesamtinstruktion zur Verfügung steht. Unter einem Byte wird eine Gruppe von acht binären Bits und einem zusätzlichen Paritätsbit verstanden. Die Instruktionen sind Im Hauptspeicher MS 15 gespeichert, der außerdem die Daten sowohl für Prozessor 10 als auch 300 enthält.

Der Steuerprozessor 300 verarbeitet Mikroinstruktionen vom Typ IBM System/32. Das Format dieser Mikroinstruktionen ist in der Druckschrift IBM Formnummer SY 31-0346-0 beschrieben. Im Gegensatz zu Prozessor 10 besitzen die Mikroinstruktionen

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eine feste Länge; mit einem einzigen Zugriff zum Steuerspeicher CS 305, in dem die Mikroinstruktionen gespeichert sind, wird eine gesamte Instruktion ausgelesen. Prozessor 300 kann sowohl Zugriffe zum Hauptspeicher MS 15 als auch zum Steuerspeicher CS 305 durchführen; dem Prozessor 10 sind hingegen nur Zugriffe zum Hauptspeicher 15 erlaubt.

Steuerprozessor 300 stößt die Operationen des Hauptspeicherprozessors 10 an. Wenn Prozessor 10 einmal angestossen ist, läuft er solange weiter, bis entweder eine Stoppbedingung auftritt oder der Steuerprozessor 300 Bedienung verlangt. Die Stoppbedingungen sind Maschinenfehler, Bedienungsanforderungen der Konsole, Adreßvergleich im Hauptspeicher, E/A-Bedienungsanforderung und nicht ausführbare Instruktionen. Eingabe/Ausgabe (E/A)-Instruktionen sind im Prozessor 10 neben anderen als nicht ausführbar definiert. Die Stoppbedingung im Hauptspeicherprozessor 10 führt im Steuerprozessor 300 zu einer Unterbrechungsanforderung. Der Steuerprozessor 300 bearbeitet die Stoppbedingung und startet dann erneut den Hauptspeicherprozessor 10.

Die E/A-Geräte des Systems sind mit dem Steuerprozessor 300 über Kanal 500 in der gleichen Weise verbunden, wie E/A-Geräte mit dem bekannten IBM System/32. Steuerprozessor 300 kann beispielsweise ein System/32 Prozessor sein, der in geeigneter Weise zur Steuerung des Hauptspeicherprozessors 10 modifiziert wurde. Die E/A-Plattenspeichereinheit 510 und die Disketteneinheit 520 sind direkt an den Kanal 500 angeschlossen, während der Drucker 540 und das Datenendgerät 560 mit Konsole und Anzeige über die E/A-Steuergeräte 530 bzw. 550 angeschlossen sind.

Der Steuerprozessor 300 wird initiiert, indem Daten aus dem Plattenspeicher 510 in den Steuerspeicher 305 eingelesen wer-

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den. Diese Daten sind auf der Plattenspelcherelnhelt 510 permanent gespeichert. Die Inltllerungsroutlne 1st bekannt, und wird normalerweise als anfängliches Mlkroprogrammladen (IMPL) bezeichnet. Das in den Steuerspeicher 305 geladene Supervisori Steuerprogramm wird dann ausgeführt und initiiert den Hauptspeicherprozessor (MSP) 10, sowie die Programme im Hauptspeicher 15. MSP 10 wird während IMPL durch CP initiiert. CP 300 !Überträgt ein Signal "System zurücksetzen", um die Leitung des Hauptspeicherprozessors zurückzusetzen. MSP 10 reagiert lauf dieses Signal und setzt die MSP-Register und die MSP-ITaktgeber zurück. Die MSP-Register werden später im einzelnen beschrieben.

Steuerprozessor 300 greift zum Hauptspeicher zu, indem er eine Hauptspeicher-Mikroinstruktion ausliest; für den Fall der Hauptspeicherinitialisierung handelt es sich bei dieser Mikroinstruktion um eine Hauptspeicher-Einschreibinstruktion. Während der Ausführung dieser Mikroinstruktion wird ein Signal "kein SteuerSpeicherzugriff" erzeugt und an den Hauptspeicherprozessor übermittelt. Die Taktgeber des Steuerprozessors treten dann in eine Schleife ein, und halten somit den betreffenden Zeitzustand aufrecht. MSP reagiert auf dieses Signal, indem die MSP-Taktgeber gestoppt werden und ein Signal "MSP-Taktgeber gestoppt" an den CP übermittelt wird. Dieses Signal wiederum wird von CP zur Synchronisation und zur Erzeugung eines Signals "Hauptspeicher OP-Trigger" verwendet, das an den MSP übertragen wird. Dieses Auslösesignal beendet außerdem den Schleifenzustand der CP-Taktgeber und schaltet ein Signal "Takt MS SAR" (abgekürzt CLK MS SAR) vom CP an den MSP durch. Dieses Signal "Takt MS SAR" leitet die Daten auf der CPSBO-Sammelleitung in das Hauptspeicheradreßregister MS SAR zur Adressierung des Hauptspeichers. CP erzeugt daraufhin ein Signal "Schreibe Hauptspeicher", um die Daten von CPSBO in den Hauptspeicher an der adressierten Stelle einzuschreiben.

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!Die Daten auf CPSBO werden gleichzeitig über Sammelleitung MSPSBO, die mit dem Hauptspeicher verbunden ist, in CP zurück-

geschrieben. Dieses Zurückschreiben erfolgt zu Prüfzwecken. ¹CP holt daraufhin solange weitere Hauptspeicher-Schreibinstruktionen und führt dies aus, bis der Hauptspeicher 15 vollstandi !initialisiert ist.

Es ist weiterhin notwendig, auch die Register im MSP zu initialisieren. Dazu werden die CP Instruktionen "Abfühlen/ Laden MSP-Register" ausgelesen und ausgeführt. Die Steuersignale für den Initialisierungsprozeß der MSP Register ähneln denen für die Initialisierung des Hauptspeichers. Während der Ausführung der Abfühlen/Laden MSP-Register-Instruktion im CP, wird ein Signal "kein Steuer Speicherzugriff¹¹ erzeugt und an den MSP übertragen. Die CP-Taktgeber treten dann in eine Schleife ein, so daß der betreffende Zeitzustand erhalten bleibt. MSP reagiert auf das Signal "kein Steuerspeicherzugriff", in dem er seine Taktgeber stoppt und ein entsprechendes Signal an CP überträgt.

CP verwendet das Signal "MSP-Taktgeber gestoppt" zu seiner Synchronisierung und erzeugt ein Auslösesignal "Hauptspeicher OP-Trigger", (MS OP TGR) das wiederum an MSP übertragen wird. Das Auslösesignal beendet den Schleifenzustand der CP-Taktgeber und schaltet ein Signal "Takt MS SAR" vom CP an den MSP durch. CP setzt eine Adresse auf CPSBO, die dann durch CP-Signal "Takt MS SAR" in die MS SAR des MSP gesetzt wird. In diesem Fall wird die MS SAR-Adresse jedoch zur Adressierung eines der Register des MSP verwendet. Die in das ausgewählte MSP-Register einzuschreibenden Daten werden vom CP über CPSBO geliefert. Die Daten werden durch ein Steuersignal "Schreibe MS-Register" eingelesen, das von CP erzeugt und an den MSP übertragen wird.

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Nachdem Hauptspeicher 15 und die Register im MSP initialisiert sind, kann das in den Hauptspeicher eingegebene Benutzerprogramm vom MSP ausgeführt werden. Der Steuerprozessor muß jedoch den MSP starten. CP führt dazu zuerst eine Mikroinstruktion zur Erzeugung eines Signals "Zurücksetzen Hauptspeicherprozessor" aus. Dieses Signal veranlaßt den MSP, die

MSP-Register und die MSP-Taktgeber zurückzusetzen. CP führt j daraufhin eine Mikroinstruktion aus, die ein Signal "Starte Hauptspeicherprozessor" erzeugt. MSP antwortet auf dieses Signal und liest eine MSP Instruktion aus Hauptspeicher 15 aus. Er führt diese Instruktion aus und holt so lange weitere MSP Instruktionen, bis entweder ein Fehler auftritt, eine nicht ausführbare Instruktion oder bis er eine Bedienungsanforderungs-Signal vom CP empfängt. In allen diesen Fällen stoppt MSP 10 seine Taktgeber und erzeugt ein Signal "Anforderung Unterbrechungsebene 5".

Das Signal für die Unterbrechungsanforderung wird an CP übertragen. Die Bedingung, die zu der Aussendung dieses Anforderungssignals führte, wird vom MSP über die MSPSBO-Sammelleitung an den CP übertragen. Für den Fall, daß CP selbst die Anforderung für eine Unterbrechungsebene 5 gestellt hat, ist er natürlich über die Ursache dieses Anforderungssignals schon informiert. Die Unterbrechungsebene 5 in CP wird somit zur Behandlung von Fehlerbedingungen, nicht ausführbaren Instruktionen und für Bedienungsanforderungen verwendet. Fehlerbedingungen, die im MSP auftreten können, sind typischerweise CPU-Fehler, wie Paritätsfehler, ungültiger Operationscode oder ungültiger Q-Code. Die nicht ausführbaren Instruktionen im MSP gehören zu drei Klassen. Eine Klasse sind Supervisor Aufruf-Instruktionen (SVC), die für Uberwachungsfunktionen reserviert sind. Eine zweite Klasse betrifft Supervisor Aufruf-Instruktionen für E/A-Funktionen. Der Steuerprozessor CP führt also die Supervisor- und die E/A-Funktionen für den

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MSP aus. Die dritte Klasse nicht ausführbarer Instruktionen sind die ungültigen Instruktionen. Eine ungültige Instruktion ist eine Fehlerbedingung und führt zum Abbruch der gerade bearbeiteten Prozesse.

Das vom CP erzeugte Signal "Bedienungsanforderung¹¹ gibt dem CP die Möglichkeit, den MSP zu stoppen. Dies erfolgt z.B. dann, wenn die Verriegelungsschaltung "Hauptspeicher-Adreßvergleichs-f stop" gesetzt ist. Dies erfolgt gewöhnlich bei der Systemwartung. CP kann MSP auch stoppen, wenn die Verriegelungsschaltunc "E/A Bedienungsanforderung" gesetzt ist, was bei der Prozeßumschaltung verwendet wird. Wenn die Verriegelungsschaltung "Konsolbedienung" gesetzt ist, stoppt CP den MSP, der daraufhin ein besonderes Programm ausführt. Ein Betriebsauswahlschalter ist ebenfalls verfügbar zum Stoppen des MSP, indem eine Bedienungsanforderung erzeugt wird. Die Verriegelungsschaltung "Konsolbedienung" wird auch verwendet, wenn MSP eine einzelne Instruktion ausführen soll.

Außer der programmgesteuerten Daten-Übertragung von E/A-Geräter, mit Hilfe einer Supervisor Aufruf-Instruktion können E/A-Geräte auch nach dem Prinzip des Cycle Steal arbeiten, und dabei entweder einen Zyklus des Steuerspeichers oder des Hauptspeichers für sich in Anspruch nehmen. Wenn ein E/A-Gerät eine Cycle Steal-Operation erfordert, erzeugt es ein Signal "Sperre Prozessortakt" (BPC). Dieses Signal wird sowohl vom CP als auch MSP empfangen. Das BPC-Signal stoppt die Taktgeber im CP, der daraufhin ein Zeitsignal T7 erzeugt. Das Signal T7 wird an das E/A-Gerät und an den MSP gegeben. Nach Empfang des T7-Zeitsignals sendet das E/A-Gerät ein Anforderungssignal für Cycle Steal an CP. Dieses Signal veranlaßt CP ein Signal "Lade SAR" zu erzeugen. Das E/A-Gerät gibt weiterhin Signale ab, die anzeigen, ob ein Speicherzyklus des Steuerspeichers oder des Hauptspeichers gefordert

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wird. Wenn es sich um einen Hauptspeicherzyklus handelt, erzeugt CP ein Signal "kein Steuerspeicherzugriff". Dieses Signal wird an MSP gegeben, um dessen Taktgeber zu stoppen. MSP gibt das Signal "MSP Taktgeber gestoppt" an CP zurück, daraufhin erzeugt CP das Auslösesignal für Hauptspeicher MS OP TRIGGER.Das Lade-SAR-Signal zusammen mit dem Auslösesigna)., veranlaßt CP ein Signal "Takt MS SAR" an MSP zu geben. Dieses Signal lädt das MS SAR in MSP mit einer HauptSpeicheradresse aus einem Register des lokalen Speichers von CP, das durch das E/A-Gerät ausgewählt wurde. Diese Adresse wird über CPSBO vom CP an den MSP gegeben. Handelt es sich dann um eine ι Schreiboperation, werden die Daten vom EA-Gerät dem Hauptspeicher über CPSBO zugeführt, und dann in die adressierte Spei- j cherstelle unter Steuerung eines Signal "Schreibe Hauptspeicher!'

vom CP eingeschrieben. Das Schreibehauptspeichersignal wird von CP aufgrund des Signals "MS OP-TRIGGER" erzeugt, das ebenfalls von CP generiert wurde. Handelt es sich dagegen um eine Leseoperation, werden die aus der adressierten Speicherstelle ,ausgelesenen Daten in ein Speicherdatenregister (SDR) Im CP !gegeben und dann an das E/A-Gerät weitergeleitet, das den Cycle Steal angefordert hat.

Fordert das E/A-Gerät eine Cycle Steal-Operation für den Steuerspeicher 305, erzeugt CP ein Signal "Steuerspeicherzugriff", nachdem es das Signal "Sperre Prozessortakt" vom E/AGerät empfangen hat. CP beendet dann die gerade laufende Instruktion, stoppt seine Instruktionstaktgeber und erzeugt das Zeitsignal T7, das an das EA-Gerät und an MSP übertragen wird. CP läuft dabei jedoch weiter, da das Signal "Steuerspeicher zugriff" ansteht. MSP sendet also nicht das Signal "MSP Taktgeber gestoppt" an CP und CP erzeugt auch kein Signal Hauptspeicher OP-Trigger". Nach Empfang des Signals T7 gibt das E/A-Gerät ein Anforderungssignal für Cycle Steal an CP. CP benutzt dieses Signal, um ein Speicherfunktionssignal und

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- 16 ein Signal "Takt SAR" zu erzeugen.

Die Speichertaktgeber von CP laufen dabei weiter, da das Signa "kein Steuerspeicherzugriff" fehlt. Das Signal "Takt SAR" lädt die Adresse aus dem ausgewählten LSR im CP in das Speicheradreßregister des CP. Das Signal "Speicherfunktion" des CP startet die CP Speichertaktgeber. Handelt es sich uui eine Schreiboperation, liefert das EA-Gerät die Daten auf einer Ein gangssammelleitung über eine Speichertorschaltung an den Steuerspeicher, wo sie an die adressierte Stelle eingeschrieben werden. Bei einer Leseoperation werden die Daten aus der adressierten Stelle ausgelesen und dem EA-Gerät über die Speichertorschaltung und die Ausgangssammelleitung zugeführt.

JKurz zusammengefaßt startet der CP den MSP, der daraufhin Instruktionen so lange ausführt, bis er auf eine Fehlerbedingung trifft, auf eine nicht ausführbare Instruktion oder bis eine Bedienungsanforderung des CP erscheint. Jede dieser drei Bedingungen veranlaßt den MSP ein Signal "Unterbrechungsebene 5" zu erzeugen, das an CP übertragen wird. CP stellt dann die Bedingung fest, welche den Stopp des MSP verursacht hat, bearbei tet die Unterbrechungsbedingung und startet den MSP erneut. Diese Schrittfolge ist in den Fign. 14A bis 14D dargestellt. EA-Geräte können eine Cycle Steal-Operation entweder im Hauptspeicher oder im Steuerspeicher durchführen. Wenn ein Steuerspeicherzyklus davon betroffen ist, arbeitet der MSP parallel zum CP weiter.

Der Hauptspeicherprozessor ist in seinen Einzelheiten in den Fign. 2A, 2B, 2D und 2F dargestellt. Hauptspeicher MS 15 kann mit einer 16-Bit-Adresse im Hauptspeicheradreßregister MSAR 11 adressiert werden, oder mit einer erweiterten Adresse, die aus einer Kombination der Bits von MSAR 11 und Bits aus Adreßübersetzungsregistern At)R 12 bestehen, die im Hauptspeicheradreß-

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decodier-Schaltkreis 13 zugeführt werden. Die Daten verlassen j den Hauptspeicher byteweise und gelangen entweder in das Operationscoderegister 20 oder über die Torschaltung 25 in ein Q-Halteregister 27, ein Prozessorstatusregister PSR 29, eine ! Steuerspeicher-Torschaltung 30 oder an LSR-Torschaltung 35.

Im Hauptspeicher 15 sind die Instruktionen für den MSP enthal- I ten. Das Instruktionsformat für MSP Instruktionen ist in den '< vorgenannten IBM Druckschriften beschrieben. Jede MSP Instruktion besteht aus einem 1-Byte großem Operationscode, der den Adres- ■ sierungsmodus und die durchzuführende Operation bestimmt. Dieser Code wird während der Instruktions-Auslesephase in Register 20 | eingegeben. Der Operationscode wird durch die in Block 100 entη haltende Decodier- und Steuerlogik für Instruktionsfunktion de-j codiert. Einzelheiten dieser Logikschaltung sind in Fig. 4 dar-j gestellt und werden später genauer besprochen. Einzelheiten de: Funktionsdecodierers und der Steuerlogik 100 zur Decodierung ausführbarer Instruktionen werden hier nicht näher beschrieben,! da sie in den genannten IBM Firmendruckschriften enthalten sine

Jede MSP Instruktion umfaßt weiterhin einen Q-Code aus einem Byte, der über das Q-Halteregister 27 in das Q-Regiater 28 eingegeben wird. Der Q-Code dient zur genaueren Definition der Instruktion; es kann beispielsweise die Feldlänge betreffen, unmittelbare Daten, eine Registerauswahl, eine Bitauswahl, Verzweigungsbedingungen, eine Geräteadreß- und Datenauswahl oder die Auswahl eines Halbbytes. Der Ausgang des Q-Registers 28 wird somit auch als Eingang an den Instruktionsdecodierer 100 und die Statusschaltung 35 gelegt. Das Q-Halteregister 27 wird für gewisse Instruktionen verwendet, wenn ein Ergänzungszyklus zur Instruktionsbearbeitung erforderlich ist.

Das oder die weiteren Bytes einer Instruktion unterscheiden in Abhängigkeit vom Instruktionstyp. Eine MSP Instruktion wird

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somit ein Byte nach dem anderen ausgelesen, bis die gesamte Instruktion zur Verfügung steht. Nach dem Auslesen wird die Instruktion ausgeführt. Die Instruktionsausführung besteht aus drei Hauptphasen, die als EA-, EB- und EC-Zeiten bezeichnet werden. EA-Zeit besteht aus drei Zyklen, die jeweils 200 Nanosekunden lang sind. EB-Zeit besteht entweder aus drei oder aus vier Zyklen, EC-Zeit umfaßt drei Zyklen.

Während der Instruktionsausführung werden die aus dem Hauptspeicher 15 gelesenen Operanden über die Steuerschaltung 25 an das LSR-Tor 35 gegeben und von dort direkt nach Register 41 (X-NIE-f RIG) und Y-Register 42. Die Register 41 und 42 beaufschlagen die arithmetische und logische Einheit (ALU) 45. Der Ausgang von ALU 45 wird an die ALU-Torschaltung 46 und an die Hauptspeichertor schaltung A47 gegeben. ALU-Torschaltung 46 beaufschlagt LSR Torschaltung 35, während die Hauptspeichertorschaltung A47 den Hauptspeicher über ODER-Glied 48 versorgt. Die ODER-Schaltung 48 wird außerdem von der Hauptspeichertorschaltung B49 beaufschlagt, die mit CPSBO verbunden ist. ^:

LSR Torschaltung 35 beaufschlagt weiterhin die 16-Bit LSR-Re- ^! gister 36, die von der LSR Steuerlogik ausgewählt werden. Das j

■ hochstellige Byte eines LSR Registers 36 kann in Register !

ι

40(X HOCH) gegeben werden, in die Hauptspeichertorschaltung i B47 oder in MSAR 11. Das niederstellige Byte eines LSR Re- ! gister 36 kann in das Register 41 (X NIEDRIG) gegeben werden, in das Y-Register 42, in die Hauptspeichertorschaltung 47 oder in MSAR 11. Obwohl die Ausgänge der LSR 36 verschiedenen Registern und Torschaltungen zugeführt werden können, werden die Daten nur dann in ein Register oder in eine Torschaltung gegeben, wenn das Register mit entsprechenden Taktsignalen versorgt wird. Die Steuertorschaltung 25, die Statustorschaltung 38, die Byteabfühltorschaltung 39 und die Speichertorschaltungin 47 und 49 werden von der TorSchaltungssteuerlogik 200 gesteuert.

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Die Taktgeber CLK für CPU und Speicher, die durch Block 50 dargestellt sind/ liefern Betriebssignale für MSP 10 und Hauptspeicher 15. Der Steuerprozessor 300 enthält den Systemoszillator 301, der den Steuerprozessor 300 mit Taktimpulsen versorgt und außerdem die Taktgeber für CPU und Speicher, deren Einzelheiten in Fig. 3 dargestellt sind. Die CPU Taktgeber in Block 50 werden ausschließlich von MSP 10 verwendet. Die Speichertaktgeber jedoch können von MSP 10, CP 300 oder den EA-Geräten verwendet werden.

Der Impuls vom Oszillator 301 wird an die Takteingänge der Trigger (Flip-Flop) 51, 56, 59, 61 und 64 gegeben. Die Trigger 56, 59, 61 und 64 bilden im wesentlichen die Hauptspeichertaktgeber. Der Oszillatorimpuls wird weiterhin einem UND-Glied 53 und einer Inverterschaltung 57 zugeführt. Der Ausgang des Inverters 57 bildet ein Taktsignal für einen Trigger 52. Der Eingang des Triggers 52 ist mit dem Ausgang "zurückgesetzt" des

Triggers 51 verbunden, dessen Eingang ebenfalls mit seinem

i Ausgang "zurückgesetzt" verbunden ist. Auf diese Weise wird , Trigger 51 durch die Anfangskante des Oszillatorimpulses ge- j taktet, und entsprechend Trigger 52 mit der hinteren Kante des jOszillatorimpulses. Die Anfangskante des nächsten Oszillatorimpulses schaltet Trigger 51 aus (der andere Zustand des Flip-Flops 51 wird eingenommen), die hintere Kante des Oszilltorjimpulses schaltet Trigger 52 aus.

Die Schaltungen 51 und 52 wirken als Phasentrigger und erzeugen Impulse für die MSP Taktgeber und den Instruktionsdecodiere¹: 100. Die Dateneingänge der Trigger 56, 59, 61 und 64 für die ι Speichertaktgeber werden im wesentlichen durch die Verriegelung^· iSchaltung 55 für die Speicherfunktion gesteuert. Diese Ver-

jriegelungsschaltung wird unter Steuerung des ODER-Gliedes 54 gesetzt. ODER-Glied 54 empfängt das Signal "Takt CLK MS SAR" !von CP und ein Signal "Hauptspeicherfunktion", MS STG FUN des

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Instruktionsdecodierers 100. Verriegelungsschaltung 55 •'Speicherfunktion" wird durch das Signal "MSP zurücksetzen" und dem Ausgang "gesetzt" des END-Triggers 64 zurückgesetzt.

Der Ausgang "gesetzt" der Verriegelungsschaltung 55 ist direkt mit dem Dateneingang des CSX Triggers 56 verbunden. Der Trigger b6 wird somit als erster gesetzt, wenn ein Taktimpuls des Oszillators 301 eintrifft. Der Ausgang "zurückgesetzt" des Triggers b6 wird einem invertierenden UND-Glied b8 zugetunrt, dessen weiterer Eingang von der Inverterschaltung b7 stammt. Die Schaltung bö steuert aen Eingang "zurücksetzen" des CSY Triggers b9. Der Dateneingang des CSY Trigger 59 ist direkt mit dem Ausgang "gesetzt" der Verriegelungsschaltung 5b verbunden. Der CSY Trigger by ist somit der nächste, der von einem Oszillatorimpuls gesetzt wird. Der Ausgang "gesetzt" der Schaltung b9 beaufschlagt das UND-Glied 60, das außerdem das Ausgangssignal "gesetzt" der Speicherfunktions-Verriegelungsschaltung bb empfängt. Die UND-Schaltung bO steuert den Dateneingang des Schreib-Triggers 61. Der Ausgang "gesetzt" des Triggers

61 wird dem UND-Glied 6J zugeführt, das den Dateneingang des End-Triggers 64 steuert. Der zweite Eingang des UND-Gliedes 6 3 stammt vom Ausgang "gesetzt" der Verriegelungsschaltung 55.

Die Impulse der Trigger 56, b9, 61 und 64 sind in Fig. 12 dargestellt. Zusätzlich zu diesen Impulsen erzeugt das UND-Glied

62 ein Auslösesignal "MS CSY Trigger" aus den Signalen der Trigger b6 und by. Steuerimpulse für das Einschreiben in den Speicher werden dem UND-Glied 6b entnommen. Dieses UND-Glied besitzt Eingänge aus dem Schreib-Trigger 61, der Verrlegelungsschaltung 67 und dem Instruktionsdecodierer 100. Verriegelungsschaltung 67 wird unter Steuerung des UND-Gliedes 66 gesetzt und unter Steuerung des Inverters 65 zurückgesetzt. Inverter 65 empfängt ein Signal "MS CSY Trigger" vom UND-Glied 62. UND-Glied 66 empfängt ein Signal "Schreibe Hauptspeicher" von CP,

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ein Signal des Schreibtriggers 61, ein Signal des Inverters 57 und ein Signal "Sperre Speicher schreiben" des Instruktionsund Funktionsdecodierers 100. Nach dem vorher gesagten können somit die Speichertaktgeber durch MSP 10, CP 300 oder die E/AGeräte gesteuert werden. Wenn die Speichertaktgeber durch den MSP gesteuert werden, liefert die Instruktionsfunktionsdecodier- und Steuerlogik 100 das Signal Hauptspeicherfunktion "MS STG FUN"i wenn die Steuerung durch den CP oder durch E/A-Geräte erfolgt, liefert CP das Signal "CLK MS SAR".

Die CPU Taktgeber in Block 50 der Fig. 2F umfassen die Trigger (Flip-Flops) 71 bis 79, die in den Fign. 3A und 3B gezeigt sind. Die Trigger 71, 73, 75 und 77 werden entsprechend der Adressierart gesteuert, die durch den Operationscode im OP Register 20 und dem Q-Code in Register 28 bestimmt ist. Die Trigger 72, 74, 76, 78 und 79 sind instruktionsabhängig. Die Schaltungen 71 bis 79 empfangen somit Steuersignale von der Instruktionsfunktionsdecodier- und Steuereinheit 100. Diese Steuersignale werden an die Dateneingänge der Trigger gegeben. Die Taktgebereingänge der Trigger empfangen Impulse vom Ausgang des UND-Gliedes 53. UND-Glied 53 empfängt einen Oszillatorimpuls und den Ausgang "zurückgesetzt" des Triggers 52.

Die Trigger 71, 73, 75 und 77 beaufschlagen den Taktdecodierer

80, die Schaltungen 72, 74, 76, 78 und 79 den Taktdecodierer

81. Die Taktdecodierer 80 und 81 sind als getrennte Blocks dargestellt; diese Trennung ist jedoch für die Erfindung ohne Belang. Taktdecodierer 80 enthält Logikkreise zur Erzeugung des Signals "OP Zeit", die durch ODER-Verknüpfung des Ausgangs des Triggers 71 und des invertierten Ausgangs der Schaltung 73 er- Izeugt wird. Das Signal OP Time ist 600 Nanosekunden lang und dient zur Steuerung der Decodierung des Operationscodes. Das Signal Q-Zeit entsteht durch ODER-Verknüpfung des Ausgangs des Triggers 73 und des invertierten Ausgangs der Schaltung 75.

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Dieses Signal wird zur übertragung des Q-Bytes aus Hauptspeicher 15 in das Q-Register 28 verwendet. Die Zeitsignale IH1/ 1X1 entstehen durch UND-Verknüpfung des Triggers 75 und des invertierten Signals der Schaltung 77. Das Signal "IH1 Zeit" wird zur Adressierung des hochstelligen Bytes des ersten Operanden verwendet, wenn der erste Operand direkt adressiert wird. Das Signal 1X1 Zeit wird als Adresse des ersten Operanden in OP1 verwendet, wenn der erste Operand durch Basis und Displacement adressiert wird. Das Signal IL1 Zeit entsteht durch UND-Verknüpfung der Schaltungen 71 und 77. Das Signal IL1 Zeit dient zur Adreßierung des niederstelligen Bytes des ersten Operanden, wenn dieser direkt adressiert wird. Die Signale IH2/IX2-Zeit sind die UND-Verknüpfung des invertierten Signals des Triggers 71 und des Signals? des Triggers 73. Das Signal IH2 Zeit dient zur Adressierung des hochstelligen Teils des zweiten Operanden, wenn dieser direkt adressiert wird. Das Signal IX2Zeit wird für den zweiten Operanden in OP2 verwendet, wenn der zweite Operand über Basis und Displacement adressiert wird. Das Signal IL2-Zeit ist die UND-Verknüpfung des invertierten Triggers 73 und des Triggers 75. Das Signal IL2-Zeit dient zur Adressierung des niederstelligen Bytes des zweiten Operanden OP2, wenn dieser direkt adressiert wird. Die Zeitsignale OP, Q, IH1, 1X1, IL1, IH2, 1X2 und IL2, die je nach dem vorliegenden Instruktionstyp in verschiedenen Kombinationen auftreten, bilden die Instruktlons- oder I-Lesephase.

Der Taktdecodierer 81 enthält Logikkreise zur Erzeugung der Zeitunterabschnitte MA, MB, MC und MD. Das Signal MA entsteht durch UND-Verknüpfung des Triggers 76 und des invertierten Triggers 78. MB ist die UND-Verknüpfung der Schaltung 78 und der invertierten Schaltung 79. MC ist die UND-Verknüpfung der Schaltungen 78 und 79. MD ist die UND-Verknüpfung der invertierten Schaltung 76 und der Schaltung 78. Die Hauptzyklen sind die Zeitsignale EA, EB und EC, die während der AusfUhrungsphase einer Instruktion verwendet werden. Das Zeitsignal EA entsteht

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durch UND-Verknüpfung der Schaltung 72 und der invertierten Schaltung 74. Das Zeitsignal EB ist die UND-Verknüpfung der Schaltungen 72 und 74. Das Zeitsignal EC ist die UND-Verknüpfung der invertierten Schaltung 72 und der Schaltung 74. Die Ausgangssignale des Triggers 71 bis 79 und der Decodierer 80 und 81 sind in Fig. 13 dargestellt.

Einzelheiten des Instruktionsfunktionsdecodierers und der Steuerlogik 100, die für die vorliegende Erfindung von Interesse sind, werden in den Fign. 4A und 4B dargestellt. Es gibt insgesamt drei Arten von Instruktionen: Ein-AdreB-*Instruktionen, Zwei-Adreß Instruktionen und BefehlsInstruktionen. Ein-Adreß-Instruktionen adressieren nur ein Feld innerhalb des Hauptspeichers. Zwei-Adreß-Instruktionen sind solche, die zwei Felder des Hauptspeichers adressieren. Befehlsinstruktionen adressieren den Hauptspeicher nicht. Die UND-Glieder 1O1, 102, 103 und 104 in Fig. 4A identifizieren zusammen mit den Inverter n 105, 106 und 107 den Instruktionstypus. Diese UND-Glieder besitzen Eingänge, die mit dem Operandenregister 20 verbunden sind. Der Ausgang des UND-Gliedes 102 definiert eine Instruktion vom Typ Z, d.h., eine BefehlsInstruktion und beaufschlagt das UND-Glied 114, das weiterhin ein Eingangssignal von der ODER-Schaltung 116 empfängt, deren Eingänge vom OP-Register 20 stammen. Der Ausgang des UND-Gliedes 114 beaufschlagt das ODER-Glied 118, um eine nicht ausführbare Instruktion anzuzueigen.

UND-Glied 103 definiert eine Instruktion vom Typ Y, d.h. eine Ein-Adreß Instruktion; sein Ausgang beaufschlagt die UND-Glieder 111, 112 und 113, die ihrerseits dem ODER-Glied 118 zugeführt werden, um eine nicht ausführbare Instruktion zu definieren. Das Ausgangssignal des UND-Gliedes 104 definiert eine Instruktion vom Typ X, d.h. eine Zwei-Adreß Instruktion; damit werden die UND-Glieder 108, 109 und 110 beaufschlagt, die ihrerseits

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dem ODER-Glied 118 zugeführt werden, um weitere nicht ausführbare Instruktionen zu definieren. UND-Glied 101 definiert ebenfalls nicht ausführbare Instruktionen; sein Ausgangssignal gelangt zum UND-Glied 115, das weiterhin ein Signal vom ODER-Glied 117 empfängt, dessen Eingangssignale vom ODER-Glied 116 und vom OP Register 20 stammen. Das UND-Glied 115 beaufschlagt das ODER-Glied 118.

Der Ausgang des ODER-Gliedes 118 beaufschlagt das UND-Glied 123, das weiterhin Zeitsignale MC und IH1/IX1 empfängt. UND-Glied 123 beaufschlagt ODER-Glied 125, sein Ausgang ist mit dem Dateneingang des Triggers 126 verbunden. Die Schaltung 126 wird durch das Zeitsignal "Nicht TR3A" des Triggers 51 in Fig. 3 getaktet. Der Ausgang des Triggers 126 ist ein Signal "Unterbrechungsanforderung Ebene 5", das an den Steuerprozessor CP 300 übertragen wird, und außerdem an das ODER-Glied 125, um Trigger 116 solange zu blockieren, bis er ein Signal "Starte MSP" empfängt; weiterhin gelangt das Signal an das ODER-Glied 142, das die invertierten ODER-Glieder 143, 144 und 145 in Fig. 4B beaufschlagt, deren AusgangssignaIe mit den Eingängen des Triggers 76, 78 bzw. 79 verbünden sind, um den Teil des Blockes 50 in Fig. 2F zu stoppen, der den CPU Taktgeber enthält.

Wenn die Trigger 76, 78 und 79 in Fig. 3A zurückgesetzt sind, liefert der Taktdecodierer 81 Eingangssignale an das invertierte ODER-Glied 82, und erzeugt so ein Signal "MSP Taktgeber gestoppt". Die invertierten ODER-Glieder 143, 144 und 145 in Fig. 4B empfangen weiterhin Eingangssignale der Taktsteuerung für MSP-Instruktionen 146, die ebenfalls das Zurücksetzen der Trigger 76, 78 und 79 freigibt.

Die weiteren Bedingungen, unter denen der Trigger 126 ein Anforderungssignal für Unterbrechungsebene 5 erzeugt, sind durch

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die UND-Glieder 120, 121, 122 und 124 dargestellt. UND-Glied 120 empfängt das Signal "MSP OP END", sowie ein Bedienungsanforderungssignal von CP. Das UND-Glied 121 empfängt das Signal "Schrittbetrieb" und das Signal "zeitweilige Betriebsaussetzung". UND-Glied 122 empfängt das Signal "kein Fehlerlauf" und das Signal "MSP Hardware Fehler". UND-Glied 124 empfängt ein Signal "Maschinenfehler", das Zeitsignal MC und das Signal "Hauptspeicher OP Trigger". Trigger 126 wird unter Steuerung des Signals "Starte MSP" zurückgesetzt. Wenn also die MSP Taktgeber durch das Anforderungssignal für Unterbrechungsebene 5 gestoppt sind, bleiben sie so lange in diesem Zustand, bis CP das Signal "Starte MSP" liefert.

Das vom ODER-Glied 142 erzeugte Sperrsignal zum Stoppen der MSP Taktgeber kann auch von den Triggern 134 und 136 erzeugt werden. Diese Schaltungen werden durch den Impuls "nicht TR3A" gesteuert. Der Dateneingang des Triggers 134 ist mit ODER-Glied 133 verbunden, das Eingangssignale von den UND-Gliedern 131 und 132 empfängt. UND-Glied 131 empfängt das Signal MSP OP END und den Ausgang der Inverterschaltung 130, die von dem CP-Signal "Betrieb" beaufschlagt wird. Der Ausgang der Inverterschaltung 133 beaufschlagt auch das UND-Glied 132. Der weitere Eingang derUND-Glieder 132 stammt vom Ausgang "gesetzt" des Triggers 134. Auf diese Weise werden die MSP Taktgeber automatisch wieder gestartet, wenn die Verriegelungsschaltung "Betrieb" wieder angesetzt wird.

Der Eingang des Triggers 136 wird durch das ODER-Glied 135 gesteuert, das das Ausgangesignal "gesetzt" des Triggers 136 und das Signal "zeitweise Betriebsauesetzung" empfängt. Der Eingang

!"zurücksetzen" der Schaltung 136 ist mit dem invertierten ODER-Glied 141 verbunden, das von den UND-Gliedern 139 und •beaufschlagt wird. Die Eingänge des UND-Gliedes 139 sind das !signal "Sperre Prozessortakt BPC", das Zeitsignal T7 und der

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Ausgang der Inverterschaltung 137, der das Signal "Steuerspeicherzugriff STL STG ACC" zugeführt wird. Inverter 137 beaufschlagt auch das UND-Glied 140, dessen weitere Eingänge von den Invertern 130 und 138 kommen. Inverter 138 wird von dem Zeitsignal T7 beaufschlagt. Die MSP Taktgeber werden also gestoppt, wenn Trigger 136 angesetzt wird, und bleiben so lange in diesem Zustand, bis Trigger 136 durch das invertierte ODER Glied 141 zurückgesetzt wird.

Das Signal "zeitweise Betriebsaussetzung" stoppt die CPU Taktgeber im MSP, wenn CP oder EA-Geräte eine Cycle Steal-Operation im Hauptspeicher durchführen. Das genannte Signal wird vom ODER-Glied 166 erzeugt, dessen Eingangssignale der Ausgang des UND-Gliedes 165, ein Zeitsignal MD des Taktdecodieres 81, ein Signal MSP OP END des Instruktions und Funktionsdecodierers 100 und ein Signal "MSP starte Ausführung" sind. Das UND-Glied 165 empfängt ein Zeitsignal MC vom Taktdecodierer 81 und ein Signal des invertierten ODER-Gliedes 164. Das invertierte ODER-Glied 164 wird von den UND-Gliedern 153, 157, 159 und 163 beaufschlagt. Das UND-Glied 153 empfängt ein Zeitsignal EB des Taktdecodierers 81 und ein Signal vom Ausgang des invertierten ODER-Glieds 152. Das invertierte ODER-Glied 152 hat die Eingangssignale "Aufbereiten" (Hex 20), ein Signal "Null und Addiere Zone" aus dem Instruktions- und Funktionsdecodierer 100 und ein Signal des UND-Gliedes 151. Das UND-Glied 151 empfängt vom UND-Glied 104 eine Anzeige "Typ X" und Biteingänge aus dem Operationsregister 20.

UND-Glied 157 empfängt die Zeitsignale IH1/IX1 vom Taktdecodierer 80 und ein Signal des invertierten ODER-Gliedes 156. Das invertierte ODER-Glied 156 wird von den UND-Gliedern und 155 beaufschlagt, die ihrerseits Eingangssignale vom OP Register 20 empfangen. Das Zeitsignal IH1/IX1 des Taktdecodierers 80 beaufschlagt auch das UND-Glied 159, dessen Ein-

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gangssignale vom OP Register 20 und vom ODER-Glied 158 kommen. Das ODER-Glied 158 empfängt Eingänge vom OP Register 20. UND-Glied 163 wird von den Zeltsignalen IH2/IX2 des Taktdecodlerers 80 beaufschlagt und empfängt ein Signal des lnvertern ODER-Gliedes 162. Das Invertierte ODER-Glied 162 wird von den UND-Gliedern 160 und 161 beaufschlagt, deren EingangsSignaIe vom OP Register 20 staimnen.

Zusammengefaßt werden also Steuersignale zum Feststellen nicht ausführbarer Instruktionen erzeugt, die ein Anforderungssignal für Unterbrechungsebene 5 erzeugen, das an den Steuerprozessor 300 übertragen wird und außerdem zum Stoppen der CPU Taktgeber Im MSP dient. Das Anforderungssignal für Unterbrechungsebene 5 wird außerdem dann erzeugt, wenn CP 300 ein Anforderungssignal für Bedienung erzeugt und wenn MSP 10 ein Signal MSP OP END abgibt. Das Anforderungssignal für Unterbrechungsebene 5 wird auch während des Schrittbetriebs zusammen mit dem Signal "zeitweise Betriebsaussetzung" erzeugt. Auch das Signal "MSP Hardwarefehler" führt zum Anforderungssignal für Unterbrechungsebene 5 und schließlich auch das Signal "Maschinenfehler" zusammen mit dem Signal "Hauptspeicher OP Trigger". Die MSP Taktgeber bleiben so lange gestoppt, bis CP das Signal "Starte MSP" liefert. Wenn die Verriegelungsschaltung "Betrieb" ausgeschaltet ist oder wenn der Betrieb des MSP zeitweise ausgesetzt ist, werden die MSP Taktgeber abgeschaltet; sie nehmen ihren Betrieb jedoch automatisch wieder auf, wenn die Verriegelungsschaltung "Betrieb" angesetzt wird oder wenn die zeitweise Bedingung nicht mehr vorliegt.

HauptspeicherZugriffe durch den MSP, CP oder EA-Geräte erfordern eine spezifische Steuerung der Hauptspeichertore 47 und 49 in Fig. 2A, die physikalisch auch als einzelne Torschaltung ausgebildet werden können. Die Hauptspeichertorschaltungen 47 und 49 werden durch die Torschaltungs-Steuerlogik 200 gesteuert.

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Die Hauptspeichertor schaltungs-Steuerlogik 2OO umfaßt Logikschaltung zur Erzeugung der Hauptspeicher-Torschaltungs-Auswahlbits 0, 1, 2 und 3 in Fig. 5. Die Codierung dieser Auswahlbits ist in der nachfolgend aufgeführten Tabelle dargestellt.

Hauptspeicher-Torschaltung-Auswahlbits

Auswahl

CPSBO
Y

LSRH (HOCH) LSRL (NIEDRIG) Zone=¹F¹, Num=AÜ Zone=¹D¹, Num=AU Nicht benützt

ALU

Zone=¹F¹, Num=YN Zone=¹D¹, Num=YN Nicht benützt Nicht benützt Zone=YZ, Num=XN ■ =YN, " =XN " =XZ, " =YN " =XZ, " =YZ

Die Auswahlbits 0, 1/2 und 3 für die Hauptspeieher-Torschaltung sind in ihrem Nullzustand, wenn CP Zugriffe zum Hauptspeicher durchführt. Unter dieser Bedingung gibt die Hauptspeicher-Torschaltung 49 den Inhalt CPSBO über die ODER-Schaltung 48 an den Hauptspeicher 15 weiter. Wie gesagt, sind die MSP Taktgebez gestoppt, wenn der CP zum Hauptspeicher 15 zugreift. In Fig. 5 ist demnach ein Signal "MSP Taktgeber gestoppt" an den Inver-

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Bits	1	2	3
0	0	0	0
0	0	0	1
0	0	1	0
0	0	1	1
0	1	0	0
0	1	0	1
0	1	1	0
0	1	1	1
0	0	0	0
1	0	0	1
1	0	1	0
1	0	1	1
1	1	0	0
1	1	0	1
1	1	1	0
1	1	1	1
1

ter 2O1 angelegt, dessen Ausgang die UND-Glieder 207, 209, 210, 211, 213, 220, 221, 222, 225, 232, 234, 235 und 237 beaufschlagt. Das Auswahlbit Null für die Hauptspeicher-Torschaltung wird dem UND-Glied 207 entnommen. Dieses Bit ist also im Zustand Null, wenn die MSP Taktgeber gestoppt sind. Die UND-Glieder 209, 210, 211 und 213 beaufschlagen das ODER-Glied 214, dem das Auswahlbit 1 der Hauptspeicher-Torschaltung entnommen wird. Das Auswahlbit 1 der Hauptspeicher-Torschaltung wird damit den Zustand Null aufweisen, wenn die MSP Taktgeber gestoppt sind. Das Auswahlbit 2 wird dem ODER-Glied 228 entnommen, der von den UND-Gliedern 220, 221, 222, 225 und 227 beaufschlagt wird. Obwohl das UND-Glied 227 keinen Eingang von der Inverterschaltung 221 empfängt, wie dies bei den UND-Gliedern 220, 221, 222 und 225 der Fall ist, wird er während eines Hauptspeieherzugr iff es nicht aktiviert.

Das Auswahlbit 2 der Hauptspeicher-Torschaltung wird danach den Wert Null aufweisen, wenn die MSP Taktgeber gestoppt sind und der Steuerprozessor CP einen Hauptspeicher zugr iff anfordert;. Das Auswahlbit 3 der Hauptspeicher-Torschaltung wird dem ODER- j Glied 240 entnommen. Dieses ODER-Glied 240 wird durch die UND-Glieder 232, 234, 235, 237 und 239 beaufschlagt. Alle diese UND-Glieder mit Ausnahme des UND-Gliedes 239 werden durch das Signal des Inverters 201 gesperrt. Das UND-Glied 239 wird jedoch während eines HauptspeicherZugriffes nicht aktiviert. Während eines solchen Zugriffs ist Auswahlbit 3 der Hauptspeicher-Torschaltung bei gestoppten MSP Taktgebern Null.

UND-Glied 207, das Auswahlbit Null der Hauptspeicher-Torschaltung erzeugt, wird vom ODER-Glied 206 beaufschlagt. Dieses ODEI Glied empfängt Eingangssignale der UND-Glieder 202, 203, 205, außerdem das Zeitsignal "OP" und die Signale für Instruk tionstyp F und Z. Das Signal "Instruktionstyp Z" wird vom

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UND-Glied 102 in Fig. 4 erzeugt, das Signal "Instruktionstyp F" vom Inverter 105 in Fig. 4. Das Signal "OP" wird vom Taktdecodierer 80 in Fig. 3 erzeugt. Die UND-Glieder 202, 203 und 205 empfangen das Signal "Instruktionstyp X" vom UND-Glied 104 in Fig. 4 und Biteingangssignale vom OP Register 20. Außerdem empfängt UND-Glied 203 ein Signal "keine Komplementierung¹¹ vom Inverter 204.

Das Signal "Komplementierung" beaufschlagt weiterhin das ODER-Glied 208, das seinerseits das UND-Glied 209 beaufschlagt. Das Signal "Typ x" wird auch den UND-Gliedern 209, 210 und 211 zugeführt. UND-Glied 213 empfängt das Signal "Instruktionstyp Y" vom UND-Glied 103 in Fig. 3 und ein Eingangssignal vom ODER-Glied 202. Die anderen Eingänge der UND-Glieder 209, 210, und 213 und der ODER-Schaltkreise 208 und 212 sind Biteingangssignale vom OP Register 20.

Die UND-Glieder 220, 221 und 222 empfangen jeweils das Signal ! "Instruktionstyp Y" und Biteingangssignale vom OP Register J20. Das UND-Glied 222 empfängt außerdem ein Biteingangssignal vom Q-Register 28. UND-Glied 225 empfängt das Signal "Instruk- : tionstyp Y" und ein Eingangssignal des ODER-Gliedes 224. j ODER-Glied 224 empfängt ein Eingangssignal vom Inverter 223, ein Zeitsignal "erster Zyklus" und Biteingangssignale vom OP Register 20. Inverter 223 empfängt ein Biteingangssignal vom Q-Register 28. UND-Glied 227 empfängt das Signal "MSP Taktgeber gestoppt", das Signal "Abfühlen/Laden MSP Register" von CP und ein Eingang vom Inverter 226. Inverter 226 empfängt ein Signal "Schreibe Speicher". UND-Glied 227 erzeugt somit ein Auswahlbit 2 für die Hauptspeicher-Torschaltung während einer Abfühl/Lade MSP Register-Operation.

UND-Glied 239 ähnelt dem UND-Glied 227 in dem Sinn, daß es Auswahlbit 3 der Hauptspeicher-Torschaltung während einer Ab-

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fühl/Lade MSP Register-Operation erzeugt. UND-Glied 239 empfängt das Signal "Abfühlen/Lade MSP Register", das Signal "Schreibe Speicher", das Signal "MSP Taktgeber gestoppt" und ein Signal des Inverters 238, der seinerseits Bit 15 des MS SAR Registers empfängt. UND-Glied 232 empfängt ein Eingangssignal vom ODER-Glied 231 und ein Signal "Instruktionstyp Y". ODER-Glied 231 empfängt das Signal "erster Zyklus" und Biteingangssignale vom OP Register 20. UND-Glieder 234, 235 und 237 empfangen jeweils das Signal "Instruktionstyp X". UND-Glied 234 empfängt außerdem ein Eingangssignal vom ODER-Glied 233 und ein Biteingangssignal vom OP Register ODER-Schaltkreis 233 empfängt Biteingangsignale vom OP Register 20. UND-Glied 235 empfängt das Signal "erster Zyklus" und Biteingangssignale des OP Registers 20 und vom Prozessorstatusregister (PSR). UND-Glied 237 empfängt Biteingangssignale vom OP Register 20 und ein Eingang vom exklusiven ODER-Schaltkreis 236. Das exklusive ODER-Glied 236 empfängt Biteingangssignale vom Q-Register 28.

Die Torschaltungssteuerlogik 200 enthält Logikkreise zur Steuerung der Steuertore 25. Die Auswahlbits O und 1 für die Steuertore werden den ODER-Gliedern 256 bzw. 250 entnommen. Die Codierung der Auswahlbits für die Steuertore ist in der folgenden Tabelle dargestellt.

!Auswahlbits für Steuertore

Bits Auswahl

\ρ_λ

ίθ 0 keine Auswahl

0 1 Speichersammel

leitung

1 0 Statustorschaltung

1 1 Q-HaIteregister

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ODER-Glied 250 wird vom Signal "MC Zeit" und von den UND-Gliedern 245, 248 und 249 beaufschlagt. UND-Glied 245 empfängt das Signal "Instruktionstyp X" und die Zeitsignale EB und MA. UND-Glied 248 empfängt das Signal "MSP Taktgeber gestoppt" und die Ausgangssignale der Inverter 247 und 257. ; Inverter 247 wird vom UND-Glied 246 beaufschlagt, dem die Signale "Abfühlen/Lade MSP Register" und "Schreibe Speicher" zugeführt werden. Inverter 257 wird vom ODER-Glied 256 beaufschlagt. UND-Glied 249 empfängt die Zeitsignale IH1/IX1 und MA.

ODER-Glied 256 wird von den UND-Gliedern 251, 252 und 255 beaufschlagt. UND-Glied 251 empfängt die Zeitsignale IH1/IX1 und MA. UND-Glied 25 2 empfängt die Zeitsignale EB und MA. UND-Glied 255 empfängt das Signal "MSP Taktgeber gestoppt", Eingangssignale von den Invertern 253 und 254 und ein Eingang vom UND-Glied 246, ein Biteingang vom MSAR und das Sperrsignal \ vom ODER-Schaltkreis 142 in Fig. 4. Die Inverter 253 und 254 werden von den Biteingängen des MSAR Registers beaufschlagt.

Die Statustorschaltung wird durch zwei Auswahlbits O und 1 gesteuert, die den UND-Gliedern 258 und 259 entnommen werden. UND-Glieder 258 und 259 empfangen das Sperrsignal vom ODER-Glied 242 in Fig. 4 und Biteingänge vom MSAR Register. Die Codierung der Auswahlbits O und 1 der Statustorschaltung sind in folgender Tabelle angegeben:

Auswahlbits für Statustorschaltung

Bits Auswahl

O 1

O O PSR Register

0 1 Statusbyte O

1 O Statusbyte 2 11 Q Register

^{R0 976} °°⁷ 809826/0664

Wenn also die Auswahlbits 0 und 1 beide den Wert 0 aufweisen, wird das Prozessorstatusregister (PSR) ausgewählt. Statusbyte 0 wird ausgewählt wenn die Auswahlbits 0 und 1 den Wert 0 bzw. 1 aufweisen, Statusbyte 2 wird gewählt, wenn die Bits 0 und 1 den Wert 1 bzw. 0 haben. Wenn beide Auswahlbits auf 1 stehen, wird das Q-Register 28 ausgewählt. Wie gesagt, steuern diese Bits die Steuertorschaltung 25.

Die Steuerprozessor-Torschaltung 30 wird von den zugeordneten Auswahlbits 0 und 1 ausgewählt, die als Ausgangssignal des UND-Gliedes 260 bzw. des ODER-Gliedes 264 erscheinen. UND-Glied 260 empfängt das Signal "Abfühlen/Laden Register" vom Steuerprozessor 300, das Signal "kein Schreiben MSP Register" und Biteingangssignale vom MSAR Register. Der ODER-Schaltkreis 264 wird durch die UND-Glieder 262 und 263 beaufschlagt. UND-Glied 262 empfängt ein Eingangssignal vom !inverter 261, der mit dem Signal "Abfühlen/Laden Register"

beaufschlagt wird. UND-Glied 262 empfängt weiterhin das Signal "Hauptspeicher OP Trigger" vom Steuerprozessor. UND-Glied 263 empfängt das Sperrsignal vom ODER-Glied 143 iin Fig. 4, das Signal "Abfühlen/Lade Register" und Biteingangssignale vom MSAR Register. Die Codierung der Auswahlbits für die Steuerprozessor-Torschaltung ist in der nachfolgend

aufgeführten Tabelle angegeben:

Auswahlbits für Steuerprozessor-Torschaltung

Bits	Auswahl
0 1
D 0	MS GT
D 1	MSP CTR GT
1 0	keine Durchschal

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Die Auswahlbits O und 1 für die Steuerprozessor-Torschaltung wählen somit entweder die Hauptspeicher-Torschaltung 47 oder die Steuertorschaltung 25 aus oder sie sperren sowohl die Schaltung 25 als auch 47. Das Sperren erfolgt, wenn sowohl MSP und CP im Betriebszustand sind.

Die Torschaltung 39 für Byteabfühlung, die von den Registern AUR, ACR 94, CCR 93, BMR 92, CMR 91, PMR 90 und Statusbyte beaufschlagt wird, umfaßt die UND-Glieder 187 bis 193. Diese UND-Glieder gehören zu einer großen Gruppe von derartigen UND-Gliedern, die jeweils einer Bitposition im zugehörigen Register zugeordnet sind. Außerdem beaufschlagt jedes dieser UND-Glieder das ODER-Glied 194; allen UND-Gliedern wird das Ausgangssignal der Inverterschaltung 171 zugeführt, die das Signal "Schreibe Speicher" empfängt.

Die UND-Glieder 187 bis 193 werden weiterhin von den Ausgangssignalen der UND-Glieder 173, 175, 177, 179, 181, 183 bzw. 185 gesteuert. Jedes dieser zuletzt erwähnten UND-Glieder wird vom UND-Glied 172 beaufschlagt. UND-Glied 172 empfängt Biteingangssignale vom MSAR Register und das Signal "Abfühlen/Lade MSP Register". Außer dem Eingangssignal vom UND-Glied empfangen die UND-Glieder 173, 175, 177, 179, 181, 183 und 185 Biteingangssignale vom MSAR Register. Die UND-Glieder 175, 177, 179, 181, 183 und 185 beaufschlagen auch die UND-Glieder 174, 176, 178, 180, 182, 184 bzw. 186; diese letzteren UND-Glieder empfangen auch das Signal "Schreibe Speicher". UND-Glieder 174, 176, 178, 180, 182, 184 und 186 steuern die Taktsignale für die Register CCR, ACRH, ACRL, BMR, Statusbyte 3, CMR bzw. PMR.

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In dem hier besprochenen besonderen Ausführungsbeispiel sind acht LSR Register 36 vorgesehen, die jeweils aus einem hochstelligen und einem niedrigstelligen Byte bestehen.Die Register werden mit Hilfe der LSR-Auswahlbits 1, 2, 3 aus Block 270 in Fig. 2A adressiert. LSR-Auswahlbits 1, 2 und 3 werden den ODER-Gliedern 272, 274 bzw. 276 in Fig. 6 entnommen. Die LSR 36 werden entweder unter Steuerung von MSP 10 oder von CP 300 ausgewählt. Wenn die LSR 36 unter Steuerung von CP ausgewählt werden, sind die MSP Taktgeber gestoppt. Somit wird das Signal ¹¹MSP Taktgeber gestoppt" den UND-Gliedern 271, 273 und 275 zugeführt, die jeweils die ODER-Glieder 272, 274 bzw. 276 beaufschlagen. Die anderen Eingangssignale für die UND-Glieder 271, 273 und 275 sind Biteingangssignale aus dem MSAR Register. Die Auswahlbits 1,2 und 3 für MSP LSR werden der Instruktions- und Funktionsdecodier- und Steuerlogik 1OO entnommen. Wenn die MSP Taktgeber gestoppt sind, weisen die MSP LSR Auswahlbits 1, 2 und 3 den Wert Null auf. Die Codierung der LSR Auswahlbits ist in folgender Tabelle dargestellt:

LSR Auswahlbits

1 2 3 Auswahl

Operand 1

Operand 2 IAR OP/Q XR1 XR2

ARR j

LCRR

0	0	0
0	0	1
0	1	0
0	1	1
1	0	0
1	0	1
1	1	0
1	1	1

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27556ίΐ6

Die LSR Auswahllogik 270 enthält auch Logikkreise zur Erzeugung der Schreibsignale zum Einschreiben von Daten in die LSR 36. Die Daten werden von den LSRs 36 ausgelesen, wenn j beim Adressieren keine Signale "Schreibe LSR" anstehen. Die j Signale "Schreibe LSR hoch" und "Schreibe LSR niedrig", werden j den ODER-Gliedern 290 bzw. 297 entnommen. ODER-Glied 290 wird _: durch die UND-Glieder 288 und 289 beaufschlagt, ODER-Glied 297 j von den UND-Gliedern 295 und 296. UND-Glied 288 empfängt ein ! Zeitsignal "Phase 2" und ein Signal des ODER-Gliedes 287. UND-Glied 289 empfängt ein Signal "Schreibe MSP Register" von der Instruktionsfunktions-Decodier- und Steuerlogik 100, sowie Biteingangssignale vom MSAR Register. ODER-Glied 287 wird von den UND-Gliedern 280 bis 286 beaufschlagt. UND-Glied

280 empfängt ein Signal "Instruktionstyp Y", die Zeitsignale MD und EB und Biteingangssignale vom OP Register 20. UND-Glied

281 empfängt die Zeitsignale EB und MC, das Signal "Instruktiorjstyp Y" und Biteingangssignale vom OP Register 20. UND-Glied

282 empfängt das Signal "nicht ausführbarer OP-Code" vom ODER-Glied 118 in Fig. 4 und die Zeitsignale MC und IH1/IX1. UND-Glied 283 empfängt die Zeitsignale MC und "OP Zeit". UND-Glied 284 empfängt die Zeitsignale MC und IH2/IX2, sowie Biteingangssignale vom OP Register 20. UND-Glied 285 empfängt die Zeitsignale MC und IH1/1X1 und Biteingangssignale vom OP Register 20. UND-Glied 286 hat ähnliche Eingänge wie UND-Glied 285 mit der Ausnahme spezifischer Biteingangssignale vom OP Register 2C Es ist somit ersichtlich, daß die UND-Glieder 280 und 281 das Einschreiben in den LSR 36 während einer Instruktion vom Typ Y steuern. UND-Glied 282 steuert das Schreiben in die LSRs während nicht ausführbarer Instruktionen. UND-Glied 283 steuert das 'Schreiben während der Zeit OP und UND-Glied 284 steuert das Ischreiben während der Zeit IH2/IX2. Die UND-Glieder 285 und J286 steuern das Schreiben während der Zeit IH1/IX1 für ausführbare Instruktionen.

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ODER-Glied 287 empfängt zusätzlich ein Signal "gemeinsamer Ausdruck". Dieses Signal "gemeinsamer Ausdruck" wird außerdem dem ODER-Glied 294 zugeführt, das UND-Glied 295 beaufschlagt. Das Signal "gemeinsamer Ausdruck" wird bei MSP Operationen erzeugt, bei denen Daten in die LSRs geschrieben werden müssen. UND-Glied 295 empfängt auch ein Signal "Phase 2". ODER-Glied empfängt Eingangssignale von den UND-Gliedern 292 und 293. UND-Glied 292 empfängt das Signal "MC Zeit" und ein Signal vom ODER-Glied 291, dem seinerseits die Signale "Q-Zeit", "IL1-Zeit" und "IL2-Zeit" zugeführt werden. UND-Glied 293 empfängt ein Signal "Instruktionstyp Y", ein Zeitsignal EB und Biteingangssignale vom OP Register 20. In die niedrigstelligen LSR Register wird auch unter Steuerung eines UND-Gliedes 296 eingeschrieben, das das ODER-Glied 297 beaufschlagt. UND-Glied 296 !empfängt Biteingangssignale vom MSAR Register und ein Signal I"Schreibe MSP Register".

Die CP Steuerlogik für den MSP ist in Block 400, Fig. 2B enthalten; Einzelheiten hierzu sind in den Fign. 7A und 7B angegeben. Der Hauptspeicher OP Trigger 401 in Fig. 7B erzeugt auf Leitung 402 ein Signal "Hauptspeicher OP Trigger". Der Takteingang des Hauptspeicher OP Triggers 401 empfängt ein Signal "Phase A" von den Taktgebern für CPU und Speicher 330 in Fig. 2D. Der Dateneingang des Hauptspeicher OP Trigger 401 empfängt das Signal "MSP Taktgeber gestoppt". Der Eingang für das Rücksetz-; signal des Hauptspeicher OP Trigger 401 ist mit Inverter 403 verbunden, der vom invertierten ODER-Glied 417 ein Signal "Steuerspeicherzugriff" empfängt. j

Der invertierte ODER-Schaltkreis 417 wird von den UND-Gliederni 414, 415 und 416 beaufschlagt. UND-Glied 414 empfängt ein Signal "Ändern oder Anzeigen" und ein Signal "keine Steuerspeir cherumschaltung". UND-Glied 415 empfängt ein Zeitsignal T3 bis' T6 von dem Taktgeber 330 für CPU und Speicher, ein Signal "nicht

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Bit 10" vom Instruktionsregister 309 und ein Signal "EA Speicheroder Speicherinstruktion" vom Instruktionsdecodierer 355. UND-Glied 416 empfängt das Signal "Sperre Prozessor Takt" BPC, ein Zeitsignal T7 von den Taktgebern 330 für CPU und Speicher und ein Signal "nicht CBI Bit 4" vom Kanal 500. Das Signal "Steuerspeicherzugriff" vom invertierten ODER-Glied 417 wird an den MSP gegeben.

Das Signal "Hauptspeicher OP Trigger" wird sowohl dem MSP als auch den UND-Gliedern 404, 405 und 407 bis 409 zugeführt. Das Signal "Zeitfortschaltung" wird dem UND-Glied 404 entnommen, das ein Signal "E/A Instruktion" aus der Instruktions-Funktionsdecodier- und Steuerlogik 350 empfängt. Das Signal "Schreibe Hauptspeicher" wird dem ODER-Glied 406 entnommen, das vom UND-Glied 405 und vom Signal "Hauptspeicher schreiben" des MSP beaufschlagt wird. UND-Glied 405 empfängt ein Signal "Schreibe Speicher niedrig" aus der Instruktions-Funktionsdecodier- und Steuerlogik 350. UND-Glied 407 erzeugt das Signal "Takt MS SAR"! vom Signal "Speicherfunktion" aus der Instruktions-Funktionsdecodier- und Steuerlogik 350. Das Signal "Schreibe MSP Register" kommt vom UND-Glied 408, das ein Zeitsignal T5 von den Taktge- , bern 330 für CPU und Speicher empfängt und außerdem ein Signal ; "Abfühlen/Laden MSP Register" von der Instruktions- Funk- : tionsdecodiereinrichtung 350. Das Signal "System CSY Trigger" wird vom ODER-Glied 410 weitergegeben, das ein Eingangssignal vom UND-Glied 409 empfängt, sowie ein Signal "CSY Trigger" von \ den Taktgebern 330. UND-Glied 409 empfängt das Signal "MS CSY i Trigger" vom UND-Glied 62 im MSP, Fig. 3.

Das Signal "MSP zurücksetzen" wird vom ODER-Glied 412 erzeugt, i dessen Eingang das Signale "System zurücksetzen" und ein Signal ;des UND-Gliedes 411 sind. UND-Glied 411 empfängt ein Signal ;"E/A- direkt" von der Instruktions- Funktions-Decodierein-)ieit 350, ein Zeitsignal T3 bis T6 der CPU- und Speichertakt-

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geber 330 und Biteingangssignale 12 bis 15 aus dem IR Register 309. UND-Glied 413 empfängt ein Signal "Starte MSP" und dieselben Eingangssignale wie UND-Glied 411; der Zustand der Bits 12 bis 15 im IR Register 309 bestimmt, ab UND-Glied 411 das Signal "MSP zurücksetzen" weitergibt oder UND-Glied 413 das Signal "Starte MSP".

Das Signal "Bedienungsanforderung" wird vom ODER-Glied 427 erzeugt, dem die Ausgangssignale der Verriegelungsschaltungen 419, 423 und 426 zugeführt werden. Verriegelungsschaltung 419 wird unter Steuerung eines UND-Gliedes 418 gesetzt und unter Steuerung eines UND-Gliedes 420 zurückgesetzt. UND-Glied 480 empfängt die IR-Bits 12 bis 15 aus dem Register 309, ein Signal "E/A direkt" aus der Instruktions-Funktions-Decodierlogik 350, sowie ein Zeitsignal T3 bis T6. UND-Glied 420 hat identische Eingangssignale wie UND-Glied 418; die Entscheidung, ob Verriegelungsschaltung 419 gesetzt oder zurückgesetzt ist, hängt somit vom Zustand der IR Bits 12 bis 15 ab. Wenn die Verriegelungsschaltung 419 gesetzt ist, wird ein Signal "E/A Bedienungsanforderung" an das ODER-Glied 427 gegeben. Dieses Signal wird durch eine besondere Mikroinstruktion "E/A direkt" erzeugt, die im CP ausgeführt wird und den MSP stoppt. Das Signal "E/A Bedienungsanforderung" erzeugt ein Signal "Bedienungsanforderung" über das ODER-Glied 427, um damit das zu diesem Zeitpunkt im MSP ausgeführte Programm zu unterbrechen. Dieses Programm wird nach Beendigung der gerade ausgeführten Instruktion des Systemspräche gestoppt. Auf diese Weise kann der CP im Hauptspeicherprozessor eine Programmumschaltung vornehmen.

Die Verriegelungsschaltung 423 wird unter Steuerung der UND-Glieder 421 bzw. 422 gesetzt und zurückgesetzt. UND-Glied 421 ! empfängt das Signal "Adreßvergleich", das Signal "Adreßver- , 'gleich Stop" und das Signal "Hauptspeicherumschaltung". UND- j Glied 422 besitzt dieselben Eingangssignale wie die UND-Glieder 418 und 420. ' RO 976 007

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ι - 40 - 1

Die Verriegelungsschaltung 426 hat jeweils zwei Eingangssignal^ zum Setzen und zum Zurücksetzen. Einer der Eingänge zum Setzen empfängt ein Signal "Stoppe Schlüssel", der andere ist mit UND-Gliedern 424 verbunden. UND-Glied 424 weist dieselben Eingangssignale auf wie die UND-Glieder 418, 420 und 422. Einer der Eingänge zum Zurücksetzen empfängt das Signal "Starte Schlüssel", der andere ist mit UND-Glied 425 verbunden, der dieselben Eingänge empfängt wie UND-Glied 424. Zusätzlich zu den Eingangssignalen aus den Verriegelungsschaltungen 419, 423 und 426 empfängt ODER-Glied 427 ein Signal "Betriebsauswahlschalter Bit 0". Das Signal "Bedienungsanforderung" wird von CP also erzeugt, wenn entweder eine Instruktion "E/A direkt" ausgeführt wird, oder wenn die Verriegelungsschaltung "MS Adref vergleich Stop" gesetzt ist, oder wenn die Stellung von Konsolschaltern eine Konsolbedienungsanforderung anzeigt.

Das Anforderungssignal für Unterbrechungsebene 5 des MSP wird an die Bearbeitungsschaltung für Anforderungen von Unterbrechungsebene 5 weitergegeben, die sie nach der Darstellung von Fig. 8 im Kanal befindet. Diese Bearbeitungsschaltung sollte eigentlich im MSP oder im CP enthalten sein. Da sich jedoch die Schaltung zur Bearbeitung von Unterbrechungsprioritäten im Kanal befindet und für diesen Fall ein Register 501 für die Bearbeitungsfunktion benutzt werden kann, kann hier die Logikschaltung für Unterbrechungsanforderungen der Ebene 5 im Kanal untergebracht 'werden. Das Anfοrderungssignal für Unterbrechungsebene 5 des MSP wird dem UND-Glied 433 in Fig. 8 zugeführt. Dieses UND-Gliejd wird durch die Freigabe-Verriegelungsschaltung 432 gesteuert. Die Verriegelungsschaltung 432 wird unter Steuerung der UND-Glieder 430 bzw. 431 gesetzt und zurückgesetzt. Die UND-Glieder 430 und 431 empfangen Eingangsbits aus dem Register 501 und ein Signal "Anschlußinstruktion".

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UND-Glied 433 steuert das Setzen der Verriegelungsschaltung für Unterbrechungsanforderungen der Ebene 5. In dieser Verriegelungsschaltung werden somit die vom MSP gestellten Unterbrechungsanforderungen für Ebene 5 gespeichert. Wenn eine derartige Anforderung in der Schaltung 435 gespeichert ist, kann die Freigabe-Verriegelungsschaltung 432 zurückgesetzt werden. In der Ablauffolge wird somit zuerst das Register 501 mit Steuerbits aus einer Instruktion "E/A direkt" geladen, wodurch die Freigabeverriegelungsschaltung 432 gesetzt wird. Das Anforderungssignal für Unterbrechungsebene 5 wird dann über das UND-Glied 433 weitergegeben, um die Verriegelungsschaltung 435 zu setzen. Danach kann Register 501 mit Steuerbits geladen werden, {um UND-Glied 431 zu aktivieren und damit die Verrlegelungs- !schaltung 432 zurückzusetzen. Nach dem Zurücksetzen der Verjriegelungsschaltung 432 kann der MSP gestartet werden und die Verarbeitung von MSP Instruktionen wieder aufnehmen, während CP die Unterbrechung bearbeitet, die von MSP verursacht wurde. Die in der Verriegelungsschaltung 435 gespeicherte Unterbrechung wird über das ODER-Glied 439 an die Unterbrechungsprioritäts- j logik weitergegeben. Diese Logik ist im wesentlichen die die in der Veröffentlichung IBM Technical Disclosure Bulletin, Vol. 18, Nr. 3, August 1975, Seiten 901 bis 904 beschrieben ist mit der Ausnahme, daß in Fig. 8 eine positive Logik dargestellt wurde. Die Inverter 502 und 503 sind somit aus Polaritätsgründen zusätzlich erforderlich.

Nachdem CP die Bearbeitung einer Anforderung für Unterbrechungs ebene 5 des MSP beendet hat, wird die Verriegelungsschaltung 435 zurückgesetzt. Danach wird die Freigabeverriegelungsschaltung 432 erneut gesetzt, so daß eine erneute Unterbrechungsanforderung des MSP über das UND-Glied 433 empfangen und in Verriegelungsschaltung 435 gespeichert werden kann. Die Schaltung 435 wird unter Steuerung des UND-Gliedes 434 zurückgesetzt. UND-Glied 434 empfängt Steuerbits aus dem Register 501 und das Signal "AnschlußInstruktion".

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Das Anforderungssignal für Unterbrechungsebene 5 kann noch von zwei weiteren Steuersignalen erzeugt werden. Die E/A-Geräte können ein derartiges Anforderungssignal direkt in das ODER-Glied 439 eingeben. Außerdem kann der Steuerprozessor 300 eine Verriegelungsschaltung 438 für Unterbrechungsanforderungen der Ebene 5 setzen, indem er geeignete Steuerbits in Register 501 eingibt und damit das UND-Glied 436 aktiviert, das die Verriegelungsschaltung 438 setzt. Das Signal "Anschlußinstruktion" wird sowohl dem UND-Glied 436 als auch dem UND-Glied 437 zugeführt, das das Zurücksetzen der Verriegelungsschaltung 438 steuert. UND-Glied 437 wird durch die Bits im Register 501 gesteuert. Das Ausgangssignal "gesetzt" der Verriegelungsschaltung 438 wird an das ODER-Glied 439 gegeben. Eine Instruktion "E/A direkt" kann also das Register 501 so laden, daß Verriegelungsschaltung 438 entweder gesetzt oder zurückgesetzt wird. Verriegelungsschaltung 438 setzt den Steuerprozessor CP in die Lage, ein Programm einer anderen Unterbrechungsebene in CP auf : der Unterbrechungsebene 5 zu bedienen. Für diese Freigabefunktiön könnte, wie schon gesagt, auch ein separates Register im MSP

i ι

oder im CP verwendet werden; das Anschlußregister 501, das über! eine CP-Instruktion "E/A direkt" geladen werden kann, macht einj [derartiges weiteres Register jedoch überflüssig. Das Anschlußregister 501 stellt im wesentlichen das Kanalregister 314 in JFig. 9 der US Patentschrift 3 972 023 dar. Die Freigabelogik ! für Unterbrechungsanforderungen der Ebene 5 erleichtert somit j jdie Behandlung derartiger Anforderungen durch logische Einrlch-j

tungen, die im Kanal schon vorhanden sind.

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809826/066/.

Leerseite

Claims (1)

1. PATENTANSPRÜCHE

   (_iy Datenverarbeitungsanlage mit mindestens zwei Prozessoren, dadurch gekennzeichnet, daß der erste Prozessor (Steuerprozessor, CP 300; Fig. 1) den zweiten Prozessor (Hauptspeicherprozessor, MSP 10) steuert, indem er an den zweiten Prozessor Startsignale abgibt und in diesem auftretende Ausnahmebedingungen bearbeitet.

   2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß der erste Prozessor mehrere zweite Prozessoren steuert.

   3. Datenverarbeitungsanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Prozessor einen ihm exklusiv zugeordneten Speicher (Steuerspeicher CS 305) aufweist und daß ein weiterer, für beide Prozessoren gemeinsam zugänglicher Speicher (Hauptspeicher, MS 15) vorgesehen ist.

   4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß der Steuerprozessor die im Steuerspeicher enthaltenen Systemsteuerprogramme bearbeitet und der Hauptspeicherprozessor die im Hauptspeicher enthaltenen Anwendungsprogramme.

   5. Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß der Steuerprozessor den Hauptspeicherprozessor initialisiert, indem er dessen Speicher und Register zurücksetzt und anschließend lädt.

   ORIGINAL INSPECTp

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   800826/060/.

   6. Datenverarbeitungsanlage nach Anspruch 5, dadurch gekennzeichnet, daß der Steuerprozessor das Auslesen

   ^! einer Instruktion aus dem Hauptspeicher durch den ; Hauptspeicherprozessor initiiert und der Hauptspeicherprozessor daraufhin selbständig bis zum Auftreten einer Ausnahmebedingung arbeitet.

   7. Datenverarbeitungsanlage nach Anspruch 6, dadurch gekennzeichnet, daß der Hauptspeicherprozessor bei Auftreten einer Ausnahmebedingung stoppt und ein Unterbrechungssignal an den Steuerprozessor abgibt.

   8. Datenverarbeitungsanlage nach Anspruch 7, dadurch gekennzeichnet, daß das ünterbrechungssignal im

   \ Steuerspeicher der Unterbrechungsebene mit geringster Priorität zugeordnet ist.

   ;9. Datenverarbeitungsanlage nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Ausnahmebedingungen des Hauptspeicherprozessors sind: Maschinenfehler, nicht ausführbare Makroinstruktion, Bedienungsanforderung .

   j 10. Datenverarbeitungsanlage nach Anspruch 9, dadurch j gekennzeichnet, daß zu den im Hauptspeicherprozessor ; nicht ausführbaren Makroinstruktionen auch Systemaufrufe (Supervisor Aufruf SVC) und Eingabe/Ausgabebefehle gehören.

   11. Datenverarbeitungsanlage nach Anspruch 8, 9 oder 10, dadurch gekennzeichnet, daß der Steuerprozessor selbst die Erzeugung eines Unterbrechungssignals initiiert.

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   009826/OBfU

   12. Datenverarbeitungsanlage nach Anspruch 11, dadurch ge- '

   kennzeichnet, daß der Steuerprozessor das Unter- |

   brechungssignal in folgenden Fällen abgibt: Konsolbedienungsanforderung, Hauptspeicher-Adreß-Stopp, Instruktions-Schrittbetrieb.

   13. Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die Bearbeitung der Ausnahmebedingung im Steuerprozessor durch eine augeordnete Mikroroutlne erfolgt, i

   14. Datenverarbeitungsanlage nach einem der Ansprüche 7 bis

   13, dadurch gekennzeichnet, daß der Steuerprozessor nach

   j Bearbeitung der Ausnahmebedingung ein Startsignal an

   den Hauptspeicherprozessor abgibt. '.

   15. Datenverarbeitungsanlage nach einem oder mehreren

   der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß ^j für Steuerprozessor und Hauptspeicherprozessor eine ' gemeinsame Hauptspeicherzugriffseinrichtung vorgesehen ist.

   16. Datenverarbeitungsanlage nach Anspruch 15, dadurch gekennzeichnet, daß der Steuerprozessor direkte HauptspeicherZugriffe (Cycle-Steal) durchführt.

   17. Datenverarbeitungsanlage nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die E/A-Geräte direkte Hauptspeicherzugriffe (Cycle-Steal) unter Steuerung des Steuerprozessors durchführen.

   18. Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß im Hauptspeicherprozessor Einrichtungen (2CO, 270; Fig.

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   809826

   ; 27556

   zur Steuerung des Datenflusses vorgesehen sind, die durch Steuersignale des Steuerprozessors beeinflußbar sind.

   19. Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß der Steuerprozessor eine Steuerschaltung (400, Fig. 2F) für den Hauptspeicherprozessor enthält, die Steuersignale an den Hauptspeicherprozessor abgibt und Statussignale von diesem aufnimmt.

   20. Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß zwischen den beiden Prozessoren Sammelleitungen (CPSBO, MPSBO) zum Austausch von Daten und Instruktionen vorgesehen sind.

   21. Datenverarbeitungsanlage nach einem oder mehreren der Ansprüche 1 bis 20, dadurch gekennzeichnet, daß die Behandlung der Unterbrechungsanforderungen durch den Hauptspeicherprozessor als Teil der im System vorhandenen Prioritätslogik ausgebildet ist.

   22. Datenverarbeitungsanlage nach Anspruch 21, dadurch gekennzeichnet, daß die Prioritätslogik im Kanal (500, Fig. 1) enthalten ist.

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   0O962G/O66A