DE2317417A1

DE2317417A1 - Takt- und steuerlogikschaltung

Info

Publication number: DE2317417A1
Application number: DE2317417A
Authority: DE
Inventors: Michael Sporer
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1972-04-06
Filing date: 1973-04-06
Publication date: 1973-10-11
Also published as: JPS4917938A; CA985427A; AU5388473A; FR2179171A1; JPS5638977B2; GB1415233A; FR2179171B1; US3753232A

Description

Dipl.-Ing. H. Bardehle

8 München 22, Herrnstr. 15

!«Einehen, den 6. April 197:5

Mein Zeichen: P 1631

Anmelder: Honeywell Information Systems Inc. 200 Smith ,Street
¥altham, Mass., V. St. A.

Takt- und Steuerlogikschaltung

Die Erfindung bezieht sich generell auf Speichersysteme und insbesondere auf eine Takt- und Steuerlogikschaltung, die dazu benutzt wird, einen Speicher mit einer Datenverarbeitungseinrichtung zu verbinden.

Eine zur Verbindung einer Datenverarbeitungseinrichtung bzw. Datenverarbeitungsanlage und eines Speichers dienende Logikschaltung ist es bisher in Übereinstimmung mit der spezifischen Zugriffszeit des Speichers (das ist die Zeitspanne zwischen dem Zeitpunkt, zu dem die Verarbeitungseinrichtung eine Informationsübertragung zu bzw. von dem Speicher anfordert, und dem Zeitpunkt, zu dem diese Operation beendet ist) und in Übereinstimniung mit der spezifischen Zykluszeit des Speichers (das ist die· Zeitspanne zwischen dem Beginn

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aufeinanderfolgender Lese/Schreib-Zyklen) ausgelegt worden. .Obwohl eine derartige bekannte Verknüpfungsschaltung innerhalb der nominellen Toleranzen der betreffenden Zugriffs- und Zykluszeiten eines gegebenen .Speichers zu arbeiten imstande war, war die betreffende Schaltung jedoch nicht automatisch an einen weiten Bereich von Zugriffs- und Zykluszeiten unterschiedlicher Speicher, wie Halbleiterspeicher, Kernspeicher und Lesespeicher (ROM)., anpaßbar. Darüber hinaus war eine derartige bekannte Logik nicht imstande, eine Verarbeitungseinrichtung gleichzeitig mit einer Vielzahl von unterschiedliche Zugriffs- und Zykluszeiten besitzendenSpeicher zu betreiben und damit als Schnittstelleneinrichtung zu verwenden.

Der Erfindung liegt demgemäß die Aufgabe zu Grunde, eine Schaltungsanordnung zu schaffen, die eine Verarbeitungseinrichtung an einer Schnittstelle mit einem Speicher einer Vielzahl unterschiedlicher Speicher mit -unterschiedlichen Zugriffs- und Zykluszeiten zu verbinden gestattet.

Gelöst wird die vorstehend aufgezeigte Aufgabe 'bei einer Takt- und Steuerlogikschaltung zur Verbindung einer Datenverarbeitungseinrichtung mit irgendeinem Speicher aus einer Vielzahl von Speichern mit unterschiedlichen Speicherzugriff szeiten und unterschiedlichen SpeicherZykluszeiten erfindungsgemäß dadurch, -

a) daß eine Einrichtung vorgesehen ist, die eine Speicherzyklus-Einleitungsanforderung bereitstellt, welche anzeigt, daß die Verarbeitungseinrichtung eine Adresse zur Adressierung des Speichers abgegeben hat,

b) daß eine · Einrichtung vorgesehen ist,, die auf die genannte Anforderung hin ein Datenbereitschaftssignal abgibt, welches

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anzeigt, daß entweder aus dem adressierten Speicherplatz des Speichers ausgelesen oder in diesen Speicherplatz eingelesen worden ist,

c) daß eine Einrichtung vorgesehen ist, die auf das Datenbereitschaftssignal hin die in dem durch die Verarbeitungseinrichtung adressierten Speicherplatz gespeicherte Information verarbeitet, und

d) daß eine Einrichtung vorgesehen ist, die den Speicherzyklus nach der Verarbeitung der Information beendet, die in dem durch die. Verarbeitungseinrichtung adressierten Speicherplatz gespeichert ist.

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem allgemeinen Blockdiagramm den Umgebungsbereich der Schaltungsanordnung gemäß der Erfindung. Fig. 2 zeigt in einem Blockdiagramm eine erste Ausführungsform der Schaltungsanordnung gemäß der Erfindung. Fig. 3A bis 3E zeigen Taktdiagramme zur Veranschaulichung des Betriebs der in Fig. 2 dargestellten Schaltungsanordnung. Fig. 4 zeigt in einem Blockdiagramm eine weitere Verbesserungen der Schaltungsanordnung gemäß der Erfindung mitjs !einbringende zweite Ausführungsform der betreffenden Schaltungsanordnung. Fig. 5A bis 5E zeigen Taktdiagramme zur Veranschaulichung des Betriebs der in Fig. 4 dargestellten Schaltungsanordnung.

In Fig. 1 ist eine Verarbeitungseinrichtung 7 gezeigt, die mit einer Takt- und Steuerlogikschaltung 8 und einem Speicher verbunden ist. Die Verarbeitungseinrichtung 7 erzeugt auf einer Leitung 11 ein Anforderungssignal (MBMCIN), wenn von der Verarbeitungseinrichtung 7 eine stabile Adresse abgegeben

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und in einem Speicheradressenregister 13 gespeichert worden ist. Nach einer durch die Ausbreitungszeit der Schaltungsanordnung hervorgerufenen Verzögerungszeit quittiert die Logikschaltung 8 das Anforderungssignal, das auf der Leitung 11 aufgetreten ist, durch Abgabe des MHDSHK-Signals auf der Leitung 15. Zu diesem Zeitpunkt werden der in der Verarbeitungseinrichtung 7 befindliche Inhalt des H-Registers und die an das Speicheradressenregister 13 abgegebene Adresse mittels eines ebenfalls in der Verarbeitungseinrichtung 7 befindlichen Vergleichers 19 verglichen. Liegt eine Übereinstimmung der miteinander verglichenen Größen vor, so wird ein Stop-Signal erzeugt, durch das eine weitere Operation des Speicherzyklus angehalten,wird.

Wird nach' dieser Operation ein Stop-Signäl nicht erzeugt, so wird ein Taktsignal (TPULSB) auf der Leitung 21 erzeugt. 1st während dieses Speicherzyklus eine 'Leseoperation auszuführen, so wird ein UND-Glied 23 freigegeben, wodurch das Speicherdatenregister 25 gelöscht wird. Ist eine Schreiboperation während dieses Speicherzyklus auszuführen, so wird ein UND-Glied .27 freigegeben bzw. übertragungsfähig gemacht, um Daten von der Daten/Adressen-Sammelleitung zu dem Datenspeicherregister 25 zu übertragen. Auf der Leitung 29 wird ein Datenbereitschaftssignal(MDTRDY) voü" dem Speicher 9 erzeugt, wenn Daten aus dem Speicherdatenregister 23 während eines Lesezyklus übertragen worden sind oder wenn Daten aus dem Speicherdatenregister 25 von dem Speicher 9 während eines Schreibzyklus aufgenommen worden sind. Die Erzeugung des

MDTRDY-Signals ist gänzlich unabhängig von der Zugriffszeit des Speichers 9. Typische Zugriffszeiten für einen Kernspeicher liegen im Bereich zwischen 200 und 250 Nanosekunden, während

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bezüglich eines Halbleiterspeichers eine Zugriffszeit von 300 Uanosekunden typisch ist. Für einen Lesespeicher ist eine schnellere Zugriffszeit im Bereich von 150 bis 200 Nanosekunden typisch.

Nachdem das Datenbereitschaftssignal auf der Leitung 29 erzeugt worden ist, wird sodann der durch das Register 13 adressierte Befehl während einer Zeitspanne ausgeführt, deren Periode durch den derart adressierten Befehlstyp bestimmt ist. Die Zeitspanne wird in Übereinstimmung mit Signalen BTA und ETB bestimmt, die "auf den Leitungen 31 bzw. 33 auftreten. Dies zeigt an, daß zwei auswählbare Zeitintervalle zur Verfügung stehen, obwohl noch mehr als zwei Zeitintervalle vorgesehen sein könnten. Diese Signale ETA und ETB werden von der Ver^ arbeitungseinrichtung 7 erzeugt; sie können von dem Vergleicher (nicht gezeigt ) erzeugt sein, der den adressierten Befehl mit der Befehlskategorie vergleicht, in die der bestimmte adressierte Befehl hineinfällt. Durch die. Takt- und SteuerIogikschaltung 8 werden ferner zusätzliche Taktsignale erzeugt und über eine Leitung 35 abgegeben. Diese Taktsignale bzw. Zeitsteuersignale werden dazu herangezogen, die Lese/Wiederherstell-Unterzyklen oder die Lösch/Schreib-Unterzyklen und die verschiedenen Verweilzeiten zu steuern, die während des Speicherzyklus für die betreffenden Unterzyklen verwendet werden.

Ein bestimmter Speicherzyklus kann durch die Taktsteuerlogikschaltung 8, wie sie nachstehend erläutert werden wird, gesteuert werden, oder der bestimmte Speicherzyklus kann durch den bestimmten Speicher gesteuert werden. Der erstgenannte Fäll ist nur dann zulässig, wenn ein Speichertyp in der

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Systemumgebung der Erfindung verwendet wird. Der letztgenannte Fall (Steuerung durch Speicher) kann dann angewandt werden, wenn entweder ein Speichertyp 9 in dem System verwendet wird oder wenn mehr als ein Speichertyp (9 und 39) in dem System verwendet ist. Dies bedeutet, daß das·Speicherbeleguhgssignal (MCMBSY), wie es durch die gestrichelte Linie 37 angedeutet ist, verwendet werden muß, wenn in dem System mehr als ein Speicher 9 und '39 enthalten ist, wobei die Speicher unterschiedliche Zykluszeiten besitzen. Das MCMBSY-Signal zeigt an, daß der Speicher belegt ist und daher einen Lese/Wiederherstell-Zyklus oder einen Lösch/Schreib-Zyklias ausführt und daß eine Information auf der Leitung von dem Speicher 9 oder auf der Leitung 41 von dem Speicher erhalten wird. Die (nicht gezeigte) Verbindung bezüglich des Speichers 39 ist der bezüglich des .Speichers 9 genannten Verbindung ähnlich. Der Speicher 39 ist insbesondere so geschaltet, daß er die Zeitsteuersignale bzw. Taktsignale auf der Leitung 35 aufnimmt, und ferner ist er mit den Registern 25 und 13 oder Äquivalenten dieser Register verbunden. Der Speicher 39 ist ferner so geschaltet, daß er sein eigenes MDTRDY-Signal abgibt. Die Verarbeitungseinrichtung 7 ist ferner so geschaltet, daß sie in dem Fall ein Anzeigesignal abgibt, dass der nächste Zyklus ein-Nicht-Speicherzyklus (NMC) ist.

In Fig. 2 ist die zur Durchführung der Takt- und Steuerfunktion der Schaltungsanordnung gemäß der Erfindung dienende Logikschaltung gezeigt. Die in Fig. 2 dargestellte Logikschaltung ist hauptsächlich in der Takt- und Steuerlogikschaltung 8 und zum Teil in der Verarbeitungseinrichtung 7 enthalten. Ver-

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schiedene, von der Takt- und Steuer logikschal tung 8 übertragene und aufgenommene Signale sind an Stellen angegeben, wie dies zuvor im Zusammenhang mit Fig. 1 erläutert worden ist. nie Logikschaltung gemäß Fig. 2 wird nunmehr unter Bezugnahme auf die in Fig. 3A bis 3E gezeigten 'Takt- bzw. Zeitsteuerdiagramme erläutert werden.

Zum Zeitpunkt T1 wird eine Speicherzyklus-Einleitungsanforderung (MEMCIN) durch ein Flipflop 40 erzeugt, das mit einem Verknüpfungsglied 42 in der Verarbeitungseinrichtung 7 enthalten ist. Die richtige Phase des MEMCIN-Signals gibt das UND-Glied 10 frei, das ferner durch die Falsch-Phase des MCMBSY-Signals freigegeben wird. Nach einer durch das Verknüpfungsglied 10 und durch andere nicht dargestellte Verknüpfungsglieder hervorgerufenen Ausbreitungs-Verzögerungszeit erhält der Setzeingang eines Flipflops 26 das freigegebene Ausgangssignal von dem Verknüpfungsglied 10. Ein Verzögerungsglied 16 und die in dem Element 14 enthaltene monostabile Kippschaltung 12 nehmen ebenfalls das freigegebene Ausgangssignal von dem Verknüpfungsglied 10 her auf, und zwar zum Zeitpunkt T2. Die betreffende Verzögerungszeit und die Zeitkonstante des Verzögerungsgliedes 16 und der Kippschaltung fangen an zu laufen,wie dies noch erläutert werden wird, und das Flipflop 26 wird gesetzt, wodurch die richtige Phase bzw. Echt-Phase des MHDSHK-Signals erzeugt wird.

Das Element 14 erzeugt das MCMBSY-Signal mit Hilfe der monostabilen Kippschaltung 12, die am Ausgang des Verknüpfungsgliedes 10 angeschlossen ist, oder das betreffende Signal wird direkt von dem Speicher oder den Speichern erzeugt, und zwar ^e nach Festlegung des Systems. In dem Fall, daß der Speicher 9

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nicht die Fähigkeit besitzt, das MCMBSY-Signal zu erzeugen, wird die monostabile Kippschaltung 12 durch das freigegebene Ausgangssignal des Verknüpfungsgliedes 10 gesetzt, wodurch ein Signal erzeugt wird, dessen" Dauer gleich der Speicherzykluszeit abzüglich der Ausbreitungsverzögerungszeit zwischen den Zeitpunkten T1 und T2 bei dieser Schaltungsausführung.-ist. Bei einem Kernspeicher mit einer Zykluszeit von 750 Nanosekunden und einer Ausbreitungsverzögerungszeit von etwa 50 Nanosekunden zwischen den Zeitpunkten T1 und T2 würde die monpstabile Kippschaltung 12 eine Zeitkonstante von etwa 700 Nanosekunden besitzen. Damit wird zwischen den Zeitpunkten T2 und T9, die die 700-NanoSekundeη-Periode umfassen, der Ausgang der monostabilen Kippschaltung 12 die richtige Phase des MCMBSY-Signals liefern. Das MCMBSY-Signal wird, wie oben ausgeführt, durch die betreffenden Speicher, wie z.B. den Speicher'9 und den Speicher 39 erzeugt. Die richtige Phase des MCMBSY-Signals hängt von der individuellen Speicherzykluszeit ab. Dies bedeutet, daß in dem Fall, daß der Speicher 9 adressiert ist und daß dieser Speicher 9 eine Zykluszeit von 750 Nanosekunden' besitzt, die richtige Phase des MCMBSY-Signals eine Dauer von etwa 700. Nanosekunden besitzen wird. Wird demgegenüber der Speicher 39 adressiert und besitzt dieser Speicher 39 eine Zykluszeit von 500 Nanosekunden, so wird die richtige Phase des MCMBSY-Signals während etwa 450 Nanosekunden tatsächlich vorhanden sein. Auf diese ¥eise können Speicher mit unterschiedlichen Zykluszeiten gleichzeitig mit einer Verarbeitungseinrichtung 7 verbunden werden, wodurch die Arbeitsgeschwindigkeit des Systems erhöht wird.

Ist somit das MCMBSY-Signal vorhanden, so ist das Verknüpfungsglied 10 gesperrt. Da das Flipflop 26 gesetzt ist, wird die

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richtige bzw. tatsächliche Phase des MHDSHK-Signals erzeugt. Dadurch wird das UND-Glied 22 teilweise freigegeben, d.h. für eine Übertragung vorbereitet, so daß nach einer Verzögerungszeit von 100 ns nach dem Zeitpunkt T2 das betreffende UND-Glied 22 vollständig freigegeben, d.h. übertragungsfähig ist. Dadurch wird das Flipflop 24 gesetzt. Das Verzögerungsglied 16 besitzt eine Verzögerungszeit von 100 Nanosekunden, so daß ffir den Betrieb des H-Registers 17 und des Vergleichers 19 in der Verarbeitungseinrichtung 7 eine hinreichend lange Zeit zur Verfügung gestellt werden kann, um das Stop-Signal zu erzeugen, wenn eine Übereinstimmung ermittelt bzw. erzeugt wird. Ohne das Merkmal der Verwendung des H-Registers 17 und des Vergleichers 19 in der Verarbeitungseinrichtung 7 könnte dem Verzögerungsglied 16 irgendeine passende Verzögerungsdauer gegeben werden.

Zum Zeitpunkt T2 wird außerdem in dem Fall, daß die richtige bzw. tatsächliche Phase des MHDSHK-Signals erzeugt wird, ein Signal an den Speicher 9 (und an den Speicher 39). über die Leitung 35 abgegeben, wodurch der Beginn der Zugriffszeit angezeigt wird.

Das Setzen des Flipflops 24 führt dazu, daß die richtige Phase des TPULSE-Signals zum Zeitpunkt T3 auftritt. Das TPULSE-Signal wird von Verknüpfungsgliedern 23 und 27 gemäß Fig. 1 aufgenommen, wie dies oben erläutert worden ist. Dadurch wird entweder das Speicherdatenregister 25 während eines Schreibspeicherzyklus freigegeben, oder das Speicherdatenregister 25 wird während eines Lesespeicherzyklus gelöscht. Das TPULSE-Signal wird außerdem von Verknüpfungsgliedern 32 und 42 aufgenommen. Dadurch wird das Verknüpfungsglied 32 zum

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Teil freigegeben, d.h. übertragungsfähig gemacht, und das Verknüpfungsglied 42 wird vollständig freigegeben bzw. übertragungsfähig gemacht. Dadurch wird das Flipflop 40 zurückgestellt, so daß die Falsch-Phase des MSMGTN-Signals zum Zeitpunkt T4 erzeugt wird. Das NMC-Signal wird dazu herangezogen, die Verknüpfungsglieder zu sperren oder freizugeben, wie dies nachstehend noch erläutert werden wird.

Der Speicher 9 erzeugt die richtige oder tatsächliche Phase des MDTRDY-Signals, wodurch angezeigt wird, daß eine Datenübertragung in Verbindung mit dem Speicherdatenregister 25 stattgefunden hat. Der Zeitpunkt, zu dem die richtige bzw. tatsächliche Phase des MDTRDY-Signals erzeugt wird, hängt von der Zugriffszeit des Speichers ab?- die Zeitpunkte können solche jeher Zugriffszeiten sein, wie sie zuvor angegeben worden sind. Wird somit die richtige Phase des MDTRDY-Signals zum Zeitpunkt T5 erzeugt, so wird das Flipflop 26 zurückgestellt. Dadurch-werden die Verknüpfungsglieder 22 und 42 gesperrt, und das Verknüpfungsglied 32 wird wieder freigegeben. Zum Zeitpunkt T6 tritt das MHDSHK-Signal somit mit der Falsch-Phase auf, wodurch die Erzeugung der richtigen Phase des TPULSE-Signals und des MEMCIN-Signals solange gesperrt wird, bis eine Zeitspanne vergangen ist, die durch die Zeitdauer festgelegt ist, welche zur Verarbeitung des in dem Speicher adressierten Befehls erforderlich ist. ' ■

Das Verknüpfungsglied 32 erzeugt somit ein Ausgangssignal, welches sich durch zwei Verzögerungsglieder ausbreitet, nämlich durch ein erstes Verzögerungsglied 50, welches so eingestellt worden ist, daß es z.B. eine Verzögerungszeit von 160 ns liefert, und durch ein zweites Verzögerungsglied 52.,

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welches so eingestellt worden ist, daß eine Verzögerungszeit von 120 ns liefert. Wenn der gegenwärtige Befehl, .der von der Verarbeitungseinrichtung 7 adressiert ist, eine Ausführungszeit von 16O ns erfordert, wird das eine Ausführungszeit A betreffende ETA-Signal erzeugt, und das UND-Glied 54 wird frei- " gegeben, wodurch ein Signal an einen Eingang eines ODER-Gliedes 38 nach einer durch das Verzögerungsglied 50 hervorgerufenen Verzögerungszeit von 160 ns abgegeben wird. Das am Ausgang des UND-Gliedes 54 auftretende bzw. freigegebene Signal tritt zum Zeitpunkt T8-1 auf. Erfordert der gegenwärtige Befehl, der von der Verarbeitungseinrichtung her adressiert ist, 280 ns für die Ausführung, so wird das die Ausführungszeit B betreffende ETB-Signal erzeugt. Dadurch wird das UND-Glied 56 freigegeben bzw. übertragungsfähig gemacht, so daß nach einer Dauer von 280 ns ein Signal dem anderen Eingang des ODER-Gliedes 38 zugeführt wird. Wie zuvor erläutert, werden die ETA- und ETB-Signale von der Verarbeitungseinrichtung 7 geliefert; sie können von herkömmlichen Einrichtungen, wie von einem Decoder, erzeugt werden, der den zu verarbeitenden Befehl überprüft und der die Dauer der für den Befehl erforderlichen Ausführungszeit anzeigt. Damit wird zwischen den Zeitpunkten T6 und T8-1 oder T8-2 der gegenwärtig adressierte Befehl-ausgeführt. Außerdem bereitet zu diesem Zeitpunkt die Verarbeitungseinrichtung 7 die nächste an das Register 13 auszusendende Adresse vor.

Wenn von dem ODER-Glied 38 ein Signal erzeugt wird, wird das Flipflop 40, das zuvor zurückgestellt worden war, nunmehr gesetzt. Dadurch wird die richtige Phase des MEMCTN-Signals entweder zum Zeitpunkt T8-1 oder zum Zeitpunkt T8-2 erzeugt, und zwar in Abhängigkeit davon, welches Ausführungszeitsignal (3TA oder BTB) freigegeben worden war. Vor dem Zeitpunkt T8-1

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oder Τ8-2 nimmt das TPULSE-Signal so eine Falsch-Phäse zum Zeitpunkt T7 an. Dieser Zeitpunkt tritt eine geeignete Zeitspanne nach' dem Übergang des MHDSHK-Signals von der richtigen Phase in die Falsch-Phase zum Zeitpunkt T6 auf. In diesem Fall wird die Zurückstellung des Flipflops 24 durch das über das Verknüpfungsglied 32 und das Verzögerungsglied 50 freigegebene Signal bewirkt. "Während dieser Operationen ist das UND-Glied 20 freigegeben. Die einzige Zeitspanne, während der das UND-Glied 20 gesperrt ist und damit das Setzen des Flipflops 40 und das Zurückstellen des Flipflops 24 sperrt, ist dann gegeben, wenn das STOP-Signal von der Verarbeitungseinrichtung 7 erzeugt wird. Wird somit ein Stop-Signal erzeugt, so geht das MEMCIN-Signal nicht in die richtige Phase zum Zeitpunkt T8-1 oder T8-2 über, und außerdem nimmt das TPULSE-Signal nicht die Falsch-Phase zum Zeitpunkt T7 an. Dies führt zur Sperrung einer weiteren Ausführung -des in dem Speicher 9 adressierten Befehls.

Am Ende des Speicherzyklus, d.h. zum Zeitpunkt T9, geht das MCMBSY-Signal von der richtigen Phase in die Falsch-Phase über. Zu diesem Zeitpunkt sowie bei mit der richtigen Phase auftretendem MEMCIN-Signal wird das UND-Glied 10 wieder übertragungsfähig, so daß nach einer durch das Verknüpfungsglied 10 und durch weitere nicht dargestellte Verknüpfungsglieder hervorgerufenen Verzögerüngszeit von etwa 50 ns_: das MHDSHK-Signal zum Zeitpunkt T10 mit der richtigen Phase auftreten wird. Zum Zeitpunkt T9 beginnt der Zyklus sich zu wiederholen] mit der Erzeugung der richtigen Phase des MBMCIN-Signals und mit der ferner erfolgenden Erzeugung der richtigen Phase des MHDSHK-Signals zum Zeitpunkt T10 läuft der Speicherzyklus weiter ab. Der Speicherzyklus kann für den bestimmten Speicher 9, der dieselben Zugriffs- und Zykluszeiten besitzt,

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wiederholt v/erden, oder der Speicher 39 kann während des nächsten Zyklus adressiert werden, so daß seine Zugriffs- und Zykluszeiten den nächsten Speicherzyklus steuern. Bezüglich des Speichers 9 war ausgeführt worden, daß dieser z.B. eine Zugriffszeit von 200 ns und eine Zykluszeit von 750 ns besitzt. Diese Zeiten liegen jeweils zwischen den Zeitpunkten T1 und T9.

Bezugnehmend auf Fig. 3A bis JE sei bemerkt, daß ein Speicherzyklus dargestellt ist, der zum Zeitpunkt T9 beginnt, wobei der Speicher 39 adressiert ist. Zum Zwecke der Veranschaulichung sei angenommen, daß der Speicher 39 eine Zugriffszeit von 150 ns und eine Zykluszeit von 500 ns besitzt. Somit wird zum Zeitpunkt T11 die richtige Phase des TPULSE-Signals erzeugt, woraufhin zum Zeitpunkt T12 das MEMCIN-Signal mit der Falsch-Phase auftritt. Nachdem das PIDTRDY-Signal zum Zeitpunkt T13, der von der Zugriffszeit des Speichers 39 abhängt, mit der richtigen Phase auftritt, geht das MHDSHK-Signal in der Phase auf die Falsch-Phase über, Zum Zeitpunkt T15 tritt das TPULSE-Signal mit der Falsch-Phase auf, und zu den Zeitpunkten T16-1 oder T16-2 tritt das MEMCIN-Signal mit der richtigen Phase auf. Zum Zeitpunkt T17 ist der Speicherzyklus beendet, wie dies entweder durch die monostabile Kippschaltung 12 angezeigt oder durch den Speicher festgelegt ist, so daß das MCMBSY-Signal in der Phase auf die Falsch-Phase übergeht. Es sei darauf hingewiesen, daß die SpeicherZykluszeit des Speichers 39 zum Zeitpunkt T17 abgelaufen ist, und zwar bei diesem Beispiel unmittelbar nachdem zum Zeitpunkt T16-2 der Befehl bereitgestellt ist, der für die Ausführung 280 ns benötigt. Sollte die SpeicherZykluszeit kürzer als 500 ns bezüglich des Speichers 39 sein und sollte daher das MCMBSY-Signal in die Falsch-Phase vor dem Zeitpunkt

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Τ16-2 übergegangen sein, so wird die Logikschaltung gemäß der Erfindung dennoch arbeiten, da das durch die Falsch-Phase des MCMBSY-Signals zwar zum Teil freigegebene Verknüpfungsglied 10 nicht übertragungsfähig würde, weil das MEMCIN-Signal noch mit der Falsch-Phase auftritt. Das be-, treffende Verknüpfungsglied würde solange nicht übertragungsr fähig werden, bis das MEMCIN-Signal mit der richtigen Phase auftritt. Dadurch würde das Verknüpfungsglied 10 übertragungsfähig werden und das MHDSHK-Signal erzeugen. Zu diesem Zeitpunkt ist eine Anzeige bezüglich des Speichers vorhanden, daß die Zugriffszeit begonnen werden kann.

Zum Zwecke der Veranschaulichung sei angenommen, daß das MEMCIN-Signal zum Zeitpunkt T16-1 mit der richtigen Phase aufgetreten ist. Dadurch ist angezeigt worden, daß die Ausführung des zum Zeitpunkt T10 adressierten Befehls beendet ist. Ist der nächste Zyklus ein Speicherzyklus, so würde die zeitliche Steuerung in der in Fig. 3A bis 3E zuvor aufgezeigten Weise fortgeführt werden. Ist der nachfolgende Zyklus ein Nicht-Speicher-Zyklus (d.h., daß ein Zugriff zu dem Speicher oder dem Speicher 39 nicht erforderlich ist), so wartet die Verarbeitungseinrichtung 7 auf die' Verarbeitung der zu vervollständigenden Daten, d.h. zum Beispiel zum Zeitpunkt Τ16-Ί. Sodann wird die richtige Phase des nächsten TPULSE-Signals zum Zeitpunkt T16-1A erzeugt. Die Verarbeitungseinrichtung ermittelt mit Hilfe herkömmlicher, interner Einrichtungen, daß der nächste Zyklus ein Nicht-Speicher-Zyklus ist; sie erzeugt ein NMC-Signal, das dazu herangezogen wird, das Verknüpfungsglied 10 zu sperren. Αμΐ diese Weise wird verhindert daß das MiIDSHK-Signal in der Phase auf die richtige Phase übergeht. Damit ist der nächste Speicherzyklus verhindert, bis die

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Ausführung des Nicht-Speicher-Zyklus während einer festen Zeitspanne zwischen den Zeitpunkten T16-1A und dem Zeitpunkt T18 ermöglicht ist. Während dieser Zeitspanne tritt das • TPULSE-Signal mit der richtigen Phase auf. Das NMC-Signal wird außerdem dazu herangezogen, die Freigabe der Verknüpfungs· glieder 32 und 42 zu sperren.

Das NMC-Signal wird dem einen Eingang des Verknüpfungsgliedes 18 zugeführt, dessen Ausgang mit dem Ausgang des Flipflops 24 verbunden ist,.wie durch den Buchstaben A angedeutet ist. Der andere Eingang des Verknüpfungsgliedes 18 ist mit dem Ausgang des Flipflops 40 verbunden. Das UND-Glied 18 erzeugt auf seine Freigabe hin ein TPULSE-Signal, wenn das MEHCIN-Signal mit der richtigen Phase auftritt und wenn das MC-Signal erzeugt wird. Das mit der richtigen Phase auftretende NMC-Signal zeigt an, daß der während des vorliegenden Speicherzyklus auszuführende Befehl ausgeführt worden ist. Damit kann ein Betrieb bezüglich des nächsten Zyklus ermöglicht werden, bei dem es sich z.B. um einen NICHT-Speicher-Zyklus handelt. Wenn der Nicht-Speicher-Zyklus zum Zeitpunkt T18 endet, wird der Beginn des nächsten Zyklus, in diesem Fall eines Speicherzyklus, zum Zeitpunkt T19 angezeigt. Das System wiederholt dann entsprechend der Forderung irgendeinen der oben erwähnten Zyklen.

Die in Fig. 4 dargestellte Logikschaltung zeigt eine zusätzliche Ausführungsform der Schaltungsanordnung gemäß der Erfindung, und ferner veranschaulicht sie eine Technik zur Freigabe der Verwendung von mehr als einer Verarbeitungseinrichtung, die mit einem oder mehreren Speichern verbunden ist.

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Die in Fig. 4 dargestellte Verknüpfungsschaltung ist in Teilen im wesentlichen dieselbe wie die in Fig. 2 dargestellte Verknüpfungsschaltung. Demgemäß sind in jenen- Fällen, in denen die Verknüpfungsschaltung gleichartig ist, entsprechende Bezugszeichen verwendet worden. Die in Fig. 4 dargestellte Logikschaltung wird nunmehr unter Bezugnahme auf das Taktdiagramm gemäß Fig. 5A bis 5E erläutert werden.

Fig. 5 zeigt zwischen den Zeitpunkten T1 und T9 einen Speicherzyklus' (mit einer Dauer von 750 ns), und zwar in entsprechender ¥eise wie der erste in Fig. 3 gezeigte, zum Zeitpunkt T1 beginnende Speicherzyklus, line Ausnahme bildet jedoch z.B. die Tatsache, daß die zum Zeitpunkt T6 beginnende Verarbeitung zum Zeitpunkt T8-1 bezüglich des zum Zeitpunkt T1 adressierten Befehls abgeschlossen ist. Ferner sind z.B. zwei Nicht-Speicher-Zyklen gezeigt, die nach der Beendigung der Verarbeitung zum Zeitpunkt T8-1 auftreten. Die richtige Phase des MEMCIN-Signals wird zum Zeitpunkt T8-1 nicht erzeugt, da nämlich das Ausgangssignal des Verknüpfungsgliedes 38 bezüglich einer Weitergabe durch das Verknüpfungsglied 71 gesperrt ist. Dieses Verknüpfungsglied ist wegen des NMC-Signals nicht übertragungsfähig. Damit ist das Flipflop 40 der Verarbeitungseinrichtung nicht gesetzt. Außerdem wird der Speicherzyklus, wie zuvor beschrieben, vom Zeitpunkt T1 bis zum. Zeitpunkt T8-1 fortgesetzt. Da zum Zeitpunkt T8-1 das NMC-Signal nicht erzeugt worden ist, wodurch angezeigt wird, daß ein Nicht-Speicher-Zyklus nachfolgend auftritt, läuft folgende Operation ab. Nachstehend wird die zur Verbindung von mehr als einer Verarbeitungseinrichtung dienende Logikschaltung erläutert werden.

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Zum Zeitpunkt T8-1 verbleibt die Phase des MBMCIN-Signals bei der Falsch-Phase, da, wie zuvor erläutert, das UND-Glied durch das NMC-Signal gesperrt ist. Das Flipflop 24, das zuvor zum Zeitpunkt T7 zurückgestellt worden war, wird nach der 120-ns-Verzögerungszeit des Verzögerungsgliedes 52 durch das UND-Glied 72, das durch das NMC-Signal übertragungsfähig gemacht ist, und das ODER-Glied 75 gesetzt, dessen Ausgangssignal zum Setzeingang des Flipflops 24 geführt wird. Dadurch wird das TPULSE-Signal zum Zeitpunkt TA mit der richtigen Phase erzeugt. Der Zeitpunkt TA ist der Beginn des ersten Nicht-Speicher-Zyklus, der z.B. nach 280 ns zum Zeitpunkt TC (Verzögerungsglieder 50 und 52) endet. Bei Erzeugung des TPULSB-Signals mit der richtigen Phase und bei Auftreten des anderen Eingangssignals mit der richtigen Phase bei dem UND-Glied 32 wird dieses Verknüpfungsglied 32 übertragungsfähig, wodurch das Flipflop 24 nach einer 160 Nanosekunden dauernden Verzögerungszeit, die zum Zeitpunkt TB endet, zurückgestellt wird. Nach einer 120 ns dauernden VerzÖgerungszeit wird das Flipflop 24 wieder über die Verknüpfungsglieder 72 und 75 gesetzt, wenn der nächste Zyklus ebenfalls ein Nicht-Speicher-Zyklus ist.

Da der nächste Zyklus z.B. ebenfalls ein Nicht-Speichar-Zyklus ist, wird zum Zeitpunkt TC das TPULSS-Signal mit der richtigen Phase erzeugt. Dadurch wird der nächste Nicht-Speicher-Zyklus ausgelöst, der zum Zeitpunkt TE endet. Das Flipflop 24 wird zum Zeitpunkt TD nach der Verzögerungszeit des Verzögerungsgliedes 50 wieder zurückgestellt. Da jedoch der nächste Zyklus nach dem Zeitpunkt TE z.B. nicht ein Nicht-Speicher-Zyklus ist, wird das Flipflop 24 zum Zeitpunkt TE nicht gesetzt, und demgemäß verbleibt das TPULSE-Signal in der Falsch-Phase. Dies ist

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deshalb der Fall, weil das UND-Glied 72 nicht übertragungsfähig ist, und zwar wegen des Fehlens des NMC-Signals." Wegen des Fehlens des NMC-Signals ist ferner das Verknüpfungsglied freigegeben bzw. übertragungsfähig, und zwar entweder durch das Verknüpfungsglied 54 (in diesem Beispiel durch das Verknüpfungsglied 54) oder durch das Verknüpfungsglied 56. Die Entscheidung erfolgt durch das ETÄ-Signal. (in diesem Beispiel durch dieses ETA-Signal) oder durch das ETB-Signal, wie dies durch die Verarbeitungseinrichtung 7 angezeigt wird, was zuvor erläutert worden ist. Zum Zeitpunkt TtO wird daher die richtige Phase des MEMCIN-Signals erzeugt. Nach einer Ausbreitungsverzögerungszeit treten beide Signale MCMBSY und-MHDSHK zum Zeitpunkt T11 mit der richtigen Pharse auf, und der Speicherzyklus wird, wie zuvor beschrieben, fortgeführt. Damit dürfte ersichtlich sein, daß ein oder mehrere Nicht-Speicher-Zyklen in einer überlagerten Zeitbeziehung zu dem Speicherzyklus bereitgestellt werden können, und zwar beginnend nach der für einen derartigen Speicherzyklus benötigten Verarbeitung. Darüber hinaus dürfte ersichtlich sein, daß derartige NichtSpeicher-Zyklen unter minimaler Verzögerung ausgelöst werden ■ können, wodurch die Logikschaltung ausgenutzt werden kann, die für andere Funktionen vorhanden ist.

Nunmehr sei die Melirfach-Verarbeitungsfähigkeit der Schaltungsanordnung gemäß der Erfindung betrachtet. Gemäß Fig* 4 ist ein zusätzliches Verknüpfungsglied 10' für eine weitere Verarbeitungseinrichtung vorgesehen (es sei darauf hingewiesen, daß mehr als eine Verarbeitungseinrichtung hinzugefügt' sein kann). Das Verknüpfungsglied 10' ist so geschaltet, daß.es das MCMBSY-Signal von dem Element 14 und ein Anforderungssignal von der anderen Verarbeitungseinrichtung (nachstehend als zweite Verarbeitungseinrichtung bezeichnet) aufnimmt.

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Das Anforderungssignal entspricht dem MEMCIN-Signal von dem Flipflop 40; es kann,, sofern erwünscht, in entsprechender ¥eise erzeugt werden, d.h. durch Elemente, die dem Verknüpfungsglied 42 und dem Flipflop 40 entsprechen . Damit liefert das Verknüpfungsglied 10· ein Ausgangssignal entsprechend dem Ausgangssignal, das von dem Verknüpfungsglied geliefert wird, wie dies zuvor erläutert worden ist. Das entweder vom Verknüpfungsglied 10 oder vom Verknüpfungsglied 10' freigegebene Ausgangssignal wird den Flipflops 26 und 26^f über UND-Glieder 74 bzw. 76 zugeführt, und zwar über dasjenige UND-Glied, das von einer Prioritätslogik 79 her freigegeben worden ist.

Die Prioritätslogik 79 gibt entweder das Verknüpfungsglied oder das Verknüpfungsglied 76 frei, und zwar in Abhängigkeit davon, welche Verarbeitungseinrichtung die Priorität besitzt. Das System kann jedoch mit drei oder mehr Verarbeitungseinrichtungen in einem System verwendet werden, welches eine Verbindung zu gerade zwei Verarbeitungseinrichtungen besitzt. Diese Priorität kann auf einer Umschaltanordnung basieren. Dies bedeutet, daß jede Verarbeitungseinrichtung abwechselnd einen Zugriff zu einem oder mehreren Speichern besitzen würde. Durch Freigabe des Verknüpfungsgliedes 74 oder des Verknüpfungsgliedes 76 wird eines der Flipflops 26, 26^! gesetzt. Der Anschluß der Ausgänge des Flip flops 26 ist zuvor erläutert worden. Der "1"-Ausgang des Flipflops 26* ist so geschaltet, daß er ein Quittungssignal liefert, welches dem von dem Flipflop 26 erzeugten MHDSHK-Signal entspricht. Das Quittungssignal wird zu der zweiten Verarbeitungseinrichtung zurückgeleitet, wie dies bezüglich des MHDSHK-Signals der Fall war, welches zu dem Verknüpfungsglied 42 in der Verarbeitungseinrichtung 7 hin geleitet wurde. Das Quittungs-

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signal kann von der zweiten Verarbeitungseinrichtung dazu herangezogen werden, jene Taktsignale bzw. Zeitsteuersignale zu erzeugen, die für einen richtigen Betrieb mit einem oder mehreren Speichern 9 und· 39 erforderlich sind. So kann z.B. die zweite Verarbeitungseinrichtung unterschiedliche Befehlsoperationszeiten von den 160- und 280-ns-Zeitspannen erfordern, die der Verarbeitungseinrichtung 7 zugeteilt sind. Demgemäß könnte die zweite Verarbeitungseinrichtung ihre eigenen Ausführungszeit-Signale entsprechend den ETA- und ETB-Signalen erzeugen, um das Anforderungssignal zu erzeugen, wie durch ein dem Flipflop 40 in der Verarbeitungseinrichtung 7 entsprechendes Element.

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Claims

Patentansprüche

- und Steuerlogikschaltung zur Verbindung einer Datenverarbeitungseinrichtung und eines Speichers aus einer Vielzahl von Speichern mit unterschiedlichen Speicherzugriffszeiten und unterschiedlichen Speicherzykluszeiten, dadurch gekennzeichnet,

a) daß Einrichtungen vorgesehen sind, die ein Speicherzyklusauslöse-Anforderungssignal abgeben, welches anzeigt, daß die Verarbeitungseinrichtung (7) eine Adresse zur Adressierung des Speichers (9;39) bereitgestellt hat,

b) daß Einrichtungen vorgesehen sind, die auf das Anforderungssignal hin ein Datenbereitschaftssignal erzeugen, welches anzeigt, daß aus dem in dem Speicher (9J 39) adressierten Speicherplatz entweder ausgelesen oder in . diesen Speicherplatz eingelesen worden ist,

c) daß Einrichtungen vorgesehen sind, die durch das Datenbereitschaftssignal gesteuert die Information verarbeiten, welche in dem durch die Verarbeitungseinrichtung (7) adressierten Speicherplatz gespeichert ist, und

d) daß Einrichtungen vorgesehen sind, die den Speicherzyklus nach Verarbeitung der Information beenden, die in dem durch die Verarbeitungseinrichtung (7) adressierten Speicherplatz gespeichert ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zur Erzeugung des Datenbereitschaftssignals dienenden Einrichtungen

a) eine Einrichtung, die auf das Anforderungssignal hin ein Quittungssignal nach einer ersten bestimmten Zeitspanne erzeugt,

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b) eine Einrichtung, die auf das Quittungssignal

. den Ablauf der Zugriffszeit des Speichers beginnt!'und

c) eine Einrichtung enthalten, die auf die Beendigimg der Zugriffszeit das Datenbereitschaftssignal abgibt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet,

a) daß eine Einrichtung vorgesehen ist, die auf das · Quittungssignal hin ein Taktsigaal vor der Erzeugung des Datenbereitschaftssignals erzeugt, und

b) daß eine Einrichtung vorgesehen ist, die auf.das Taktsignal hin Zustände vor dem Auslesen einer Information aus dem Speicher bzw. Einlesen einer Information in den Speicher einführt.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet,

a) daß eine Speichereinrichtung (17)- für die .Speicherung einer ersten Adresse vorgesehen ist,

b) daß eine Vergleichseinrichtung (19) vorgesehen ist, die die erste Adresse mit der von der Verarbeitungseinrichtung (7) bereitgestellten Adresse vergleicht, und

c) daß Einrichtungen vorgesehen sind, die den Verknüpfungsbetrieb in dem Fall beenden, daß die erste Adresse und die von der Verarbeitungseinrichtung (7) bereitgestellte Adresse einander entsprechen. -

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß Einrichtungen vorgesehen sind, die die Vergleichseinrichtung (19) zwischen dem Zeitpunkt, zu dem das . Quittungssignal erzeugt wird,und dem Zeitpunkt, zu dem das Taktsignal erzeugt wird, freigeben.

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6. Schaltung nach Anspruch 3> dadurch gekennzeichnet,

a) daß mit dem Speicher (9) ein Speicherdatenregister (25) " verbunden ist, welches eine Information in bzw. aus den bzw. dem adressierten Speicherplatz des Speichers (9) überträgt,

b) daß eine Einrichtung (23) vorgesehen ist, die auf das Taktsignal hin den Inhalt des Speicherdatenregisters (25) vor dem Auslesen einer Information aus dem Speicher (9) in das Speicherdatenregister (25) löscht, und -

c) daß eine Einrichtung (27) vorgesehen ist, die auf das Taktsignal hin eine Information in das Speicherdatenregister (25) vor dem Einschreiben der eingegebenen Information in den Speicher (7) von dem Speicherdatenregister (25) her einführt.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die zur Verarbeitung vorgesehene Einrichtung

a) eine Einrichtung, welche den Typ der Information bestimmt, welche in dem durch die Verarbeitungseinrichtung (7) adressierten Speicherplatz gespeichert ist,

b) eine Einrichtung, die eine von dem Informationstyp abhängige Zeitspanne zur Ausführung des in der Information enthaltenen Befehls bereitstellt, und

c) eine Einrichtung enthält, die ein erstes Signal auf" die Beendigung der genannten Zeitspanne hin erzeugt.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, a) daß Einrichtungen vorgesehen sind, die bestimmen, daß der nächste durch die Verarbeitungseinrichtung (7) auszuführende Befehl nicht einen Zugriff zu dem Speicher (9) erfordert, und

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b) daß Einrichtungen vorgesehen sind, die auf das erste Signal hin den nächsteh Befehl ausführen.

Takt- und Steuerlogikschaltung zur Verbindung einer Datenverarbeitungseinrichtung und eines Speichers, insbesondere nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,

a) daß Einrichtungen vorgesehen sind, die in dem Fall ein erstes Signal erzeugen, daß die,Verarbeitungseinrichtung (7) eine gültige Adresse zur Adressierung eines Speicherplatzes in dem Speicher (9) besitzt,

b) daß Einrichtungen vorgesehen sind, die auf dieses erste Signal hin ein zweites Signal erzeugen,

c) daß Einrichtungen vorgesehen sind, die auf das zweite Signal hin Zustände vor dem Auslesen einer Information aus dem adressierten Speicherplatz des Speichers (9) auslösen,

d) daß Einrichtungen vorgesehen sind, die ein drittes Signal von dem Speicher (9) her aufnehmen und die anzeigen, daß der Speicher die Information aus dem adressierten Speicherplatz gelesen hatj wobei das dritte Signal von dem Speicher nach einer Zeitspanne erzeugt wird, die lediglich von der Zugriffszeit des Speichers abhängt,

e) daß Einrichtungen vorgesehen sind, die auf das dritte Signal hin die aus dem adressierten Speicherplatz gelesene Information verarbeiten, und

f) daß Einrichtungen vorgesehen sind, die die verknüpfungsmäßige Verbindung nach einer bestimmten Zeitspanne von der Erzeugung des ersten Signals aus beenden.

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10. Takt» und. Steuerlogikschaltung zur Verbindung einer Datenverarbeitungseinrichtung mit einem ersten Speicher und einem zweiten Speicher, wobei der erste Speicher eine erste Zugriffszeit und eine erste Zykluszeit und der zweite Speicher eine zweite Zugriffszeit und eine zweite Zykluszeit besitzen, insbesondere nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,

a) daß eine Adressierungseinrichtung vorgesehen ist, die entweder den ersten Speicher (9) oder den zweiten Speicher (39) adressiert,

b) daß eine Generatoreinrichtung vorgesehen ist, die ein Zyklusanforderüngssignal in dem Fall erzeugt, daß entweder der erste Speicher (9) oder der zweite Speicher (39) durch die Adressierungseinrichtung adressiert ist,

c) daß eine Einrichtung vorgesehen ist, die auf das Zyklusanforderungssignal hin ein erstes Signal erzeugt,

d) daß eine Einrichtung vorgesehen ist, die auf das erste Signal hin Zustände des adressierten Speichers vor dem Auslesen einer Information aus dem adressierten Speicher bzw. Einschreiben einer Information in den adressierten Speicher ausliest,

e) daß Einrichtungen vorgesehen sind, die ein Datenbereitschaftssignal nach Ablauf der ersten Zugriffszeit oder der zweiten Zugriffszeit erzeugen, und zwar in Abhängigkeit davon, welcher der Speicher (9, 39) adressiert ist, wobei das Datenbereitschaftssignal diejenige Information bezeichnet, die entweder aus dem Speicher (9;39) ausgelesen oder in diesen eingeschrieben worden ist,

f) daß Einrichtungen vorgesehen sind, die auf das Datenbereitschaftssignal hin die aus dem adressierten Speicher (9»39) ausgelesene Information ausführen, und

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g) daß Einrichtungen vorgesehen sind, die die ver-• knüpfungsmäßige Verbindung nach Ablauf der ersten Zykluszeit oder der zweiten Zykluszeit- beenden, und zwar in Abhängigkeit davon, welcher der Speicher (9, 39) adressiert ist. - . '

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, ■

a) daß mit den Speichern (9, 39) ein Sp eicherdatenregister (25) verbunden ist, welches eine Information in den bzw. aus dem adressierten Speicher (9; 39) überträgt, -

b) daß eine■Einrichtung (23) vorgesehen ist, die auf das erste Signal hin den Inhalt des Speicherdatenregisters (25) vor dem Auslesen einer Information aus dem.adressierten Speicher (9;39) in das Speicherdatenregister (25) löscht, und

c) daß' eine Einrichtung (27) vorgesehen ist, die auf das erste Signal hin eine Information in das Speicherdatenregister (25) eingibt, bevor die eingegebene Information in den adressierten Speicher (9; 39) von dem Speicherdatenregister (25) her eingeschrieben wird.

12. Schaltung nach Anspruch 10, dadurch gekennzeichnet,

a) daß Einrichtungen vorgesehen sind, die festlegen, daß der nächste von der Verarbeitungseinrichtung (7) auszuführende Befehl nicht einen Zugriff zu einem der Speicher (9, 39) erfordert, und

b) daß Einrichtungen vorgesehen sind, die den nächsten Befehl unmittelbar auf die Ausführung der aus dem adressierten Speicher (9; 39) ausgelesenen Information ausführen.

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13. Takt- und Steuerlogikschaltung zur Verbindung einer ersten Verarbeitungseinrichtung und einer zweiten Verarbeitungseinrichtung mit einem Speicher, insbesondere nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet,

a) daß eine Einrichtung vorgesehen ist, die ein erstes Signal in dem Fall erzeugt, daß entweder die erste Verarbeitungseinrichtung oder die zweite Verarbeitungseinrichtung eine Adresse zur Adressierung eines Speicherplatzes •des Speichers besitzt,

b) daß eine Einrichtung vorgesehen ist, die auf das erste Signal hin ein zweites Signal erzeugt,

c) daß eine Einrichtung vorgesehen ist, die auf das zweite Signal hin Zustände vor dem Auslesen einer Information aus dem adressierten Speicherplatz des Speichers einführt,

d) daß eine Einrichtung vorgesehen ist, die durch Aufnahme eines dritten Signals von dem Speicher anzeigt, daß der Speicher die Information aus dem adressierten Speicherplatz gelesen hat, wobei das dritte Signal von dem Speicher nach einer Zeitspanne erzeugt wird, die lediglich von der Zugriffszeit des Speichers abhängt,

e) daß eine Einrichtung vorgesehen ist, die auf das dritte Signal hin die aus dem adressierten Speicherplatz gelesene Information verarbeitet, und

f) daß eine Einrichtung vorgesehen ist, die die verknüpfungsmäßige Verbindung nach einer bestimmten Zeitspanne von der Erzeugung des ersten Signals aus beendet.

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- 2.Q -

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet,

a) daß erste Einrichtungen vorgesehen sind, die die Erzeugung des ersten Signals quittieren,

b) daß zweite Einrichtungen vorgesehen sind, die_ die Erzeugung des ersten ,Signals quittieren, und

c) daß eine Prioritätssteuereinrichtung (79) vorgesehen ist, die eine der Verarbeitungseinrichtungen bezüglich eines Zugriffs zu dem Speicher freigibt, wobei diese Prioritätssteuereinrichtung (79) Einrichtungen (74, 26;76,26») aufweist, die die Abgabe eines Quittungssignals von der ersten oder zweiten Einrichtung sperren, und zwar in Abhängigkeit davon, welche der 'Verarbeitungseinrichtungen für den Speicherzugriff freigegeben ist.

"15. Takt- und Steuerlogikschaltung zur Verbindung einer ersteh oder zweiten Verarbeitungseinrichtung mit einem ersten Speicher bzw. einem zweiten Speicher, wobei der erste Speicher eine erste Zugriffszeit und eine erste Zykluszeit besitzt und wobei der zweite Speicher eine zweite Zugriffszeit und eine zweite Zykluszeit besitzt, insbesondere nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet,

" a) daß eine Prioritätssteuereinrichtung (79) vorgesehen ist, die eine der Verarbeitungseinrichtungen freizugeben erlaubt,

b) daß eine Adressierungseinrichtung vorgesehen ist, die entweder den ersten Speicher (9) oder den zweiten Speicher (39) adressiert,

c) daß eine Einrichtung vorgesehen ist, die eine Adresse an die Adressierungseinrichtung von der freigegebenen Verarbeitungseinrichtung her bereitstellt,

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d) daß eine Einrichtung vorgesehen ist, die' in dem Fall ein Zyklusanforderungssignal erzeugt, daß entweder der erste Speicher (9) oder der zweite Speicher (39) durch die Adressierungseinrichtung adressiert ist,

e) daß eine Einrichtung vorgesehen ist, die auf das Zyklusanforderungssignal hin ein erstes Signal erzeugt,

f) daß eine Einrichtung vorgesehen ist, die auf das

erste Signal hin Zustände des adressierten Speichers (9>39) einführt, bevor eine Information aus dem adressierten Speicher (9J39) gelesen oder in diesen eingeschrieben wird,

g) daß eine Einrichtung vorgesehen ist, die ein Datenbereitschaftssignar nach Ablauf der ersten Zugriffszeit oder der zweiten Zugriffszeit erzeugt, und zwar in Abhängigkeit davon, welcher der Speicher (9, 30) adressiert ist, wobei das DatenbereitSchaftssignal anzeigt, daß die Information entweder aus dem Speicher (9; 39) gelesen oder in diesen eingeschrieben ist,

h) dax3 eine Einrichtung vorgesehen ist, die auf das Datenbereitschaftssignal hin die aus dem adressierten Speicher (9 j 39) gelesene Information ausführt_}und i) daß eine Einrichtung vorgesehen ist, die die verknüpfungsmäßige Verbindung nach Ablauf der ersten Zykluszeit oder der zweiten Zykluszeit beendet, und zwar in Abhängigkeit davon, welcher der Speicher (9» 39) adressiert ist.

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