DE2945168C2

DE2945168C2 -

Info

Publication number: DE2945168C2
Application number: DE2945168A
Authority: DE
Inventors: James Donald Kokomo Ind. Us Richardson
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1978-11-27
Filing date: 1979-11-08
Publication date: 1988-02-25
Also published as: JPS5574601A; JPS6365963B2; US4236213A; CA1127268A; GB2039396B; DE2945168A1; FR2442542B1; FR2442542A1; GB2039396A

Description

Die Erfindung betrifft eine Einrichtung zur Erzeugung impuls breitenmodulierter Ausgangssignale für die Steuerung eines Verbrennungsmotors mit einem Zähler und einer Logikschaltung zum Vergleich des jeweiligen Zählerstands mit einem die Im pulsbreite eines zugeordneten Ausgangssignals enthaltenden Steuerwort, das in Abhängigkeit von den jeweiligen Betriebs zuständen des Motors mittels einer digitalen Schaltung be stimmbar ist, sowie mit einer von der Logikschaltung beauf schlagten bistabilen Ausgangsstufe zur Abgabe der impulsmodu lierten Ausgangssignale.

Eine Einrichtung der eingangs genannten Art ist in der US B 3 54 296 beschrieben. Bei dieser bekannten Einrichtung wer den die mittels eines Zentralprozessors bestimmten Steuerwor te den Ausgangszähler bildenden Vergleichsschaltungen unmit telbar zugeführt. Es sind Eingangszähler vorgesehen, die je weils in Abhängigkeit vom logischen Ausgangszustand der binä ren Ausgangsstufe gestartet und zurückgesetzt werden. Zur Er zeugung der impulsbreitenmodulierten Ausgangssignale ist die Ausgangsstufe einerseits von einem in Abhängigkeit von einem besonderen Zündsignal erzeugten Eingangssignal und anderer seits von den Ausgangssignalen der Ausgangszähler beauf schlagt.

Bei dieser bekannten Einrichtung ist die Ansteuerung der Aus gangsstufe relativ aufwendig und kompliziert. Die Steuerwor te werden lediglich zur Festlegung der Impulsdauer herangezo gen. Zur Bestimmung der Impulsfolgefrequenz sind zusätzliche Maßnahmen erforderlich.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung der eingangs genannten Art zu schaffen, die die gleichzeiti ge Variation der Impulsbreite und Impulsfolgefrequenz auf einfachere Weise ermöglicht.

Die Aufgabe wird nach der Erfindung dadurch gelöst, daß der Zähler ein freilaufender Zähler ist und die Logikschaltung den jeweiligen Zählerstand zusätzlich mit einem fest vorgeb baren Zählerstand vergleicht, daß eine Speichereinheit zum Speichern des in zwei Abschnitte unterteilten Steuerwortes vorgesehen ist, dessen erster Abschnitt die Impulsbreite des Ausgangssignals bestimmt und dessen zweiter Abschnitt fest legt, welche Binärstellen des ersten Steuerwortabschnitts sowie des Zählers für die durchzuführenden Vergleichsopera tionen herangezogen werden, und daß die Logikschaltung in Ab hängigkeit vom Ergebnis dieser Vergleichsoperationen ein erstes und ein zweites Befehlssignal an die bistabile Aus gangsstufe abgibt, um den einen bzw. den anderen der beiden unterschiedlichen Ausgangszustände der Ausgangsstufe festzu legen, wobei die Logikschaltung das erste Befehlssignal ab gibt, wenn die durch den zweiten Steuerwortabschnitt bestimm ten Binärstellen des Zählers den fest vorgebbaren, durch gleiche Logikzustände der Binärstellen definierten Zähler stand aufweisen, und die Abgabe des zweiten Befehlssignals erfolgt, wenn der Zählerstand an den durch den zweiten Steu erwortabschnitt bestimmten Binärstellen des Zählers zumin dest gleich dem Wert ist, der sich aus den entsprechend be stimmten Binärstellen des ersten Steuerwortabschnitts er gibt.

Aufgrund dieser Ausbildung ist die gleichzeitige Modulation der Impulsbreite und Variation der Impulsfolgefrequenz we sentlich vereinfacht. Von besonderem Vorteil ist hierbei, daß die jeweiligen Steuerworte nicht nur die zur Festlegung der jeweiligen Impulsbreite erforderlichen Informationen lie fern, sondern gleichzeitig auch die gewünschte Impulsfolge frequenz bestimmen. Diese Impulsfolgefrequenz hängt nämlich davon ab, wieviele Binärstellen des ersten Steuerwortab schnitts sowie des Zählers entsprechend der im zweiten Steuerwortabschnitt enthaltenen Information für die durchzu führende Vergleichsoperation herangezogen werden. Je gerin ger die bestimmte Anzahl von Binärstellen ist, um so häufi ger und schneller wird der fest vorgebbare, durch gleiche Lo gikzustände der Binärstellen definierte Zählerstand er reicht. Beim Erreichen dieses vorgegebenen Zählerstands wird jeweils das eine der beiden Befehlssignale erzeugt, das bei spielsweise den Beginn eines betreffenden Ausgangsimpulses festlegt.

Es ergeben sich demnach bei einfachstem Schaltungsaufwand viele Variationsmöglichkeiten für die jeweils gewünschte Motorsteuerung. Als den impulsbreitenmodulierten Ausgangs signalen zugeordnete Funktionen kommen beispielsweise die Fahrzeuggeschwindigkeit, die Aufheizung des Luft-Treibstoff sensors, das Einstellen des Luft-Treibstoff-Verhältnisses und eine Reihe anderer Funktionen in Frage. Die Impulsbreite sowie die Impulsfolgefrequenz für die betreffenden Ausgangssignale dieser unterschiedlichen Funktionen werden durch die zugeordneten Steuerworte spezifiziert. Hierbei ist jedes Steuerwort einem jeweiligen Ausgangssignal be stimmter Funktion zugeordnet.

Vorteilhafte Ausführungen der Erfindung sind in den Unter ansprüchen angegeben.

Die Erfindung wird im folgenden anhand von Ausführungs beispielen unter Bezugnahme auf die Zeichnung näher er läutert; in dieser zeigt

Fig. 1 ein Blockschaltbild eines Mikrocomputers, mit dem eine Einrichtung zur Erzeugung impulsbreitenmodulierter Ausgangssignale für die Steuerung eines Verbrennungsmotors verbunden ist,

Fig. 2 ein Blockschaltbild einer ersten Ausfüh rung der Einrichtung nach Fig. 1,

Fig. 2a, 2b Prinzipschaltbilder eines Nulldetektors und eines Komparators der Einrichtung nach Fig. 2,

Fig. 3 ein Blockschaltbild einer zweiten Ausfüh rung der Einrichtung, und

Fig. 4 eine Tafel der verschiedenen, jeweils durch ein Steuerwort bestimmten Impulsfolgefrequen zen eines Ausgangssignals.

In Fig. 1 ist ein Mikrocomputer mit einer Einrichtung 18 zur Erzeugung impulsbreitenmodulierter Ausgangssignale für die Steuerung eines Verbren nungsmotors gezeigt.

Der Mikrocomputer gemäß Fig. 1 umfaßt einen Mikroprozessor MP 10, einen Analog/Digital-Wandler ADW 12, einen Festwertspeicher ROM 14, einen Random-Speicher RAM 16 und die genannte Einrichtung MSE 18. Als Mikroprozessor 10 kann vorzugs weise der Mikroprozessor-Typ MC6800 verwendet werden. Der Mikroprozessor 10 empfängt Eingangssignale von einer Wieder anlauf- oder Restartschaltung 20 und erzeugt ein Anlaufsignal RST⁺, um die weiteren Komponenten des Mikrocomputers anlaufen zu lassen. Außerdem empfängt der Mikroprozessor 10 Eingangssignale von einem Zweiphasen-Taktgeber 22 und erzeugt die erforderlichen Takt- oder Zeitsignale für die anderen Bestandteile des Mikrocomputers. Der Mikrocomputer 10 ist mit dem Rest des Systems über eine 16 Bit-Adreß- Sammelleitung 24 und eine 8 Bit bidirektionale Daten-Sammellei tung 26 in Verbindung.

Der Analog/Digital-Wandler 12 enthält vorzugsweise sowohl die analogen als auch die digitalen Untersysteme, die einem Wandler-Grundelement nor malerweise zugeordnet sind; erforderlichenfalls kann der Mikroprozessor 10 jedoch auch so programmiert sein, daß er die Funktion des digita len Untersystems ausführt, wie es in der Application Note AN-757, Analog to Digital Conversion Techniques with the M6800 Micro processor System beschrieben ist.

Der Analog/Digital-Wandler 12 empfängt eine Vielzahl von Eingangssignalen, die Motorparameter betreffen, beispielsweise den Ansaugverteiler- Unterdruck, den Luftdruck, die Kühlmitteltemperatur, die Ge mischtemperatur im Verteiler und die Ansaugluft-Temperatur.

Der Wandelvorgang von analogen in digitale Signale wird auf Befehl des Mikroprozessors 10 eingeleitet, wobei dieser den zu wandelnden Eingangskanal auswählt. Nach Beendigung des Wandlungszyklus erzeugt der Analog/Digital-Wandler 12 eine Unterbrechung, nach der die Daten über die Daten-Sammelleitung 26 auf Befehl des Mikroprozessors 10 ausgelesen werden. Der Festwertspeicher 14 enthält das Programm zum Betrieb des Mikroprozessors 10 und enthält ferner relevante Motorsteuerdaten in Form einer Tabelle, die die Impulsbreite der Ausgangs-Steuersignale in bezug auf bestimmte Motoreingangsdaten feststellt. Die Tabellen daten können entweder experimentell oder analytisch abgeleitet werden. Die Impulsbreiten festlegenden Daten umfassen 12 Bit und werden mit einem 4 Bit-Kode verbunden, der die Frequenz fest legt, so daß ein 16-Bit-Steuerwort gebildet wird. Um Speicherplatz zu sparen, kann der 4-Bit-Kode, der für eine Vielzahl von Impuls breiten der gleiche sein wird, nach dem Erhalt der Impulsbreiten- Daten hinzugeführt werden. Das kombinierte 16-Bit-Steuerwort wird zur Einrichtung zur Erzeugung der impulsbreitenmodulierten Ausgangssignale 18 übertragen, um die verschiedenen Ausgangssignale zur Steuerung der Motorbetriebsbedingungen zu erzeugen. Die Einrichtung 18 kann außerdem noch Eingangssignale vom Fahrzeug erhalten mit unterschiedlicher Frequenz, beispielsweise Daten, die sich auf die Fahrzeuggeschwindigkeit und auf die Motorgeschwindigkeit in U/min beziehen.

Eine erste Ausführung der Einrichtung zur Erzeugung impulsbreiten modulierter Ausgangssignale ist in Fig. 2 dargestellt; es sind Bau elemente angezeigt, die für die Erzeugung einer Vielzahl von impulsbreitenmodulierten Ausgangssignalen IBM 1-IBM 5 gebraucht wer den, deren Frequenz programmgewählt ist. Die Einrichtung 18 umfaßt als Speichereinheit einen 16-Bit-Lese-/Schreib- oder Random Speicher 28, der aus zwei miteinander verbundenen 8-Bit-Random-Speicher (RAM) 30 und 32 besteht. Der Random-Speicher 28 ist intern in der Einrichtung 18 mittels eines dreistufigen Adreß registers 34 und einer Folgesteuerlogik 34, 38, 40, 48, 50, 56 und extern durch den Mikroprozessor 10 über die Adreß-Sammel leitung 24 adressierbar. Adressen vom Adreßregister 34 oder vom Mikroprozessor 10 wer den selektiv vom Random-Speicher 28 über einen Multiplexer (MUX) 36 ein gegeben, der von einer Chip-Auswahllogik 38 der Folgesteuerlogik über einen bistabi len Multivibrator oder ein Flip-Flop 40 gesteuert wird. Der Q- Ausgang des ebenfalls der Folgesteuerlogik zuzuordnenden Flip-Flops 40 steuert den Multiplexer 36, während der Q⁺-Ausgang (oder -Ausgang) die Lese-/Schreib-Steuerung des Random- Speichers 28 ergibt. Eine interne 16-Bit-Datenleitung 42 der Ein richtung 18 ist mit der Daten-Sammelleitung 26 des Mikroprozessors 10 über eine (nicht dargestellte) Datenleitungs-Schnittstellen-Schaltung verbunden, die es er laubt, daß die zwei Byte aus jeweils 8 Bit eines 16-Bit- Steuerwortes in aufeinanderfolgenden Mikroprozessor-Zyklen an die Einrichtung 18 übertragen werden und gleichzeitig mit der Übertragung des zweiten Byte in den Random-Speicher 28 geladen oder eingeschrieben werden. Wenn die Einrichtung 18 durch den Mikroprozessor 10 zum Datentransfer oder zur Datenübertragung angewählt wird, wird der Random-Speicher 28 in den Einschreibzustand oder Einschreibmodus versetzt und die an der Datenleitung 42 anliegenden Daten werden in den durch die Adresse in der Adreß-Sammelleitung 24 bestimmten Speicherplatz geschrieben. Jedes Steuerwort, das die Impulsbreite und Impulsfolgefre quenz einer Vielzahl von Ausgangssignalen IBM 1 bis IBM 5 steuert, wird von dem Mikroprozessor 10 in entsprechende Plätze im Random-Speicher 28 geladen oder eingeschrieben. Das Adreßregister 34 wird durch ei nen Flankendetektor 48 der Folgesteuerlogik und eine ebenfalls dieser Logik zuzuordnend Adreß-Steuer logik 50 angesteuert. Der Flankendetektor 48 umfaßt zwei D-Flip-Flop 52 und 54 und Tore 44 und 46. Das Eingangs signal für das Flip-Flop 52 stammt von einer wiederum der Folgesteuerlogik (34, 38, 40, 48, 50, 56) zuzuordnenden Zeitlogik 56, die ein Taktsignal vom Mikroprozessor 10 von beispielsweise 1024 kHz erhält und sowohl ein 64 kHz-Signal als auch Zeitsignale Φ 1 und Φ 2 mit 1,024 MHz erzeugt. Die Adreß-Steuerlogik 50 enthält ein JK-Flip- Flop 58 und ein Tor (UND-Glied) 59. Das Adreßregister 34 wird normalerweise mit dem 64 kHz-Takt freigegeben; wenn jedoch die Einrichtung 18 durch den Mikroprozessor 10 angewählt ist, geht die Lese-/Schreib- Leitung vom Q⁺-Ausgang des Flip-Flops 40 auf "niedrig" und sperrt die Erzeugung von internen Adressen durch Sperren der Tore 44 und 59. Das Adreßregister wird durch den Q-Ausgang des Flip- Flops 58 freigegeben, wenn die Anstiegsflanke des 64-kHz-Signals durch den Flankendetektor 48 erfaßt wird. Nach der Freigabe wird das Adreß register 34 durch das Zeitsignal Φ 2 so getaktet, daß es seine acht Binärzustände durchläuft, um acht Adressen zu erzeugen, worauf das Adreßregister 34 durch das Flip-Flop 58 rückgestellt wird. In der gezeigten Ausführung werden nur fünf der acht Adressen benutzt.

Ein 12stufiger Binärzähler 60 wird mit dem 64-kHz-Takt durch gezählt und mit dem Φ 2-Takt synchronisiert. Dadurch ergibt sich ein Inhalts-Eingangssignal für einen Nulldetektor 62 und einen Komparator 64 einer ferner eine Dekodierschaltung 66, 68 umfassenden Logikschaltung. Der Nulldetektor 62 erzeugt getrennt Ausgangssig nale, die anzeigen, ob die letzten 8, 9, 10, 11 oder 12 Bit mit geringster Wertigkeit des Zählers 60 Null sind. Ein erster Ab schnitt jedes Steuerwortes, beispielsweise die 12 Bit mit der geringsten Wertigkeit dieses Wortes, werden ebenfalls dem Kompa rator 64 eingegeben. Der Komparator 64 erzeugt getrennte Ausgangssignale C 8-C 12, die die Vergleichsergebnisse der letzten 8, 9, 10, 11 oder 12 Bit mit geringster Wertigkeit des Steuer wortes mit den entsprechenden 8, 9, 10, 11 bzw. 12 Bit des Zählers 60 anzeigen. Das jeweilige Ausgangssignal des Kompara tors 64 ist "hoch", wenn das vom Zähler 60 stammende Eingangssignal größer als das entsprechende Eingangssignal vom Random-Speicher 28 ist. Die Dekodierschaltung bildende Multiplexer 66 und 68 dekodieren einen zweiten Abschnitt des Steuerwortes, beispielsweise die vier Bit mit größter Wertig keit des Wortes, um entsprechende Ausgangskanäle des Nulldetektors 62 und des Komparators 64 anzuwählen, so daß sich als Setzsignale und Rücksetzsignale für eine die impulsbreitenmodulierten Ausgangssignale erzeugende Aus gangsstufe 70-78 (SIB) bzw. zweite (LIB) Befehlssignale ergeben. Die ersten Befehlssignale (SIB) werden an die J-Eingänge von die Ausgangsstufe bildenden Flip-Flops 70-78 über je eines einer Anzahl von Toren 70 J bis 78 J angelegt, während die zweiten Befehlssignale (LIB) über je eines einer Anzahl von Toren 70 K bis 78 K an je einen K-Eingang der Flip-Flops 70-78 angelegt werden. Die Flip-Flops 70-78 werden synchron mit dem Takt oder Zeitsignal Φ 2 getaktet. Eine Dekodier-Logikeinheit 80 wählt in Abhängigkeit vom Inhalt des Adreßregisters 34 das jeweils richtige der Flip-Flops 70-78 aus, das dem durch das Adreßregister 34 angewählten Speicherplatz des Random speichers 28 entspricht, indem sie jeweils eines der Torpaare 70 J/70 K bis 78 J/78 K freigibt. Der Nulldetektor 62 und der Multiplexer 66 bilden eine Nulldetektoreinrichtung mit variabler Bitlänge oder Binärstellenanzahl, wobei die Bitlänge durch den in den vier Bit mit größer Mächtig keit des Steuerwortes enthaltenden Binärkode auswählbar ist. In gleicher Weise bilden der Komparator 64 und der Multiplexer 68 eine Komparatoreinrichtung mit variabler Bitlänge oder Binärstellenanzahl.

Der Nulldetektor 62 ist im einzelnen in Fig. 2a gezeigt. Er umfaßt ein UND-Glied 82, dessen Eingänge mit den Q⁺-Ausgänge der acht Stufen des Zählers 60 mit geringstem Wert oder geringster Mäch tigkeit verbunden sind. UND-Glieder 84, 86, 88 und 90 er halten Eingangssignale jeweils von einer der Stufen oder Binärstellen 9, 10, 11 bzw. 12 des Zählers 60 und vom Ausgang des (jeweils vorhergehen den) UND-Gliedes 82, 84, 86 oder 88. Die Ausgänge der UND-Glieder 82, 84, 86, 88 und 90 ergeben die Komparatorausgangssignale CZ 08-CZ 12. Eine Vergleichslogikschaltung 98 des Komparators 64 für die Bits oder Binärstellen 1 und 2 ist in Fig. 2b dargestellt, sie umfaßt ein UND-Glied 92 , an dessen Eingängen das am wenigsten bedeutende Bit R 01 vom Speicher platz, invertiert durch einen Inverter 93, und das am wenigsten bedeutende Bit CT 01 des Zählers 60 anliegen. Dementsprechend ist das Ausgangssignal C 1 des UND-Gliedes 92 hoch, wenn das am wenigstens bedeutende Bit des Zählers 60 größer als das am wenig sten bedeutende Bit des Speicherplatzes ist. Das Ausgangssignal C 2 eines Tores 94 ist hoch, wenn CT 02 größer als R 02 ist, wie es durch ein UND-Glied 92 a und einen Inverter 93 a erfaßt wird, oder wenn CT 01 größer als R 01 ist, wie es durch das UND-Glied 92 er faßt wird und wenn CT 02 gleich R 02 ist, wie es durch Tore 95 und 96 erfaßt wird. Zusätzlich (nicht gezeigte) Blöcke der Vergleichlogikschaltung 98 können so in einer Kaskadenschaltung verbunden sein, daß die Ausgangssignale C 8 bis C 12 des Komparators 64 erzeugt werden. Beispielsweise ist C 8 = C 7 (CT 08 + R 08⁺) + CT 8 · R 08⁺. Damit wird ersichtlich, daß die Vergleichslogikschaltung des Komparators 64 in bekannter Weise abgewandelt werden kann, so daß sich ein hohes Ausgangssignal ergibt, sobald der Zählerinhalt gleich dem Inhalt des Random-Speichers 28 ist, wenn das nötig ist.

Der Betrieb der Schaltung geschieht in der folgenden Weise:

Es wird angenommen, daß die Steuerworte für die Ausgangssig nale IBM 1-IBM 5 vom Mikroprozessor 10 in den Random-Speicher 28 geladen wur den. Der Zähler 60 wird mit 64 kHz durchgezählt. Während je des Zustandes oder jedes Zählschrittes des Zählers 60 wird das Adreßregister 34 und das Φ 2-Zeitsignal durch seine acht Zustände ge führt. Dadurch werden die fünf Speicherplätze entsprechend dem Ausgangssignal IBM 1-IBM 5 adressiert. Wenn die Daten in jeder Adresse nacheinander aus dem Random-Speicher 28 ausgelesen werden, wäh len die oberen vier Bit den erwünschten Eingang zu den Multi plexern 66 und 68 vom Nulldetektor 62 bzw. vom Komparator 64 an. Entspricht die erste Speicherplatzadresse dem Eingangssignal IBM 1, gibt die Dekodier-Logikeinheit 80 die Tore 70 J und 70 K frei. Der Ausgang des Flip-Flops 70 der Ausgangsstufe wird gesetzt, wenn die ausgewählten Binär stellen des Zählers 60 alle gleich Null sind. Er wird gelöscht oder zurückgesetzt, wenn der Wert der angewählten Binärstellen des Zählers 60 größer als der Wert der ent sprechenden Bits bzw. Binärstellen des in dem Random-Speicher 28 adressierten Steuerworts sind. Danach werden nacheinander die anderen Ausgänge angewählt. Für jeden Ausgang, d. h. jedes ange steuerte Flip-Flop 70-78 werden diese Vergleichsoperationen durchgeführt, wobei die durch die vier mächtigsten Bit des Steuerwortes bestimmte Bitlänge herangezogen wird. Nach dem alle Speicherplätze adressiert wurden, wird das Adreßregister 34 rückgestellt. Mit dem nächsten 64-kHz-Taktimpuls wird der Zähler 60 weitergestellt und der Vorgang wiederholt. Auf diese Weise wird jeder der Ausgänge IBM 1-IBM 5 die einzelnen (nicht gezeigten) Motorsteuerungstreibern oder dergleichen zugeordnet sind, so wohl in bezug auf die Impulsfolge auf Frequenz als auf die Impulsbreite durch das Steuer wort vom Mikroprozessor 10 gesteuert.

In Fig. 3 ist das Impulsbreitenmodulationskonzept nach Fig. 2 in eine mikroprogrammierten Ausführung der Einrichtung 18 aufgenommen, die zum Ausführen einer Anzahl von weiteren Motorsteuerfunk tionen zusätzlich zur Impulsbreitenmodulationssteuerung ge eignet ist. Die Einrichtung 18 umfaßt eine Rechenlogikeinheit 100, die wiederum einer Logikschaltung 100, 108, 110, 112, 134, 136, 142 zuzuordnen ist, einen 16-Bit-Random-Speicher 102 mit wiederum wahlfreien Zugriff, einen 16-Bit-Binärzähler 104 und als mikroprogrammierte Steuerschaltung eine Folgesteuerlogik 106, die die Betriebsabfolge der Einrichtung 18 steuert. Die Rechenlogikeinheit 100 umfaßt einen 16-Bit-Addierer, um Additionen oder Subtraktionen auszuführen, und eine Logik, um die Nullerfassung mit variabler Bitlänge und die anderen Vergleichs operationen mit variabler Bitlänge auszu führen. Die Ergebnisse der Rechenoperationen der Rechenlogikeinheit 100 werden zeitweilig in einem 16-Bit-Pufferspeicher 108 der genannten Logikschaltung gespeichert. Der Inhalt des Zählers 104 oder die Rechenergebnisse der Rechenlogikeinheit 100 im Pufferspeicher 108 können selektiv in erste und zweite Eingangsanschlüsse A bzw. B durch als Multiplexer ausgebildete Eingangsschaltungen 110 bzw. 112 eingegeben werden. Der Inhalt eines Random-Registers, d. h. eines Speicherplatzes des Random-Speichers 102 wird dem Eingangsanschluß A der Rechenlogikeinheit 100 über eine bidirektionale Datenleitung 114 eingegeben. Der Inhalt des Zählers 104 oder der Inhalt des Pufferspeichers 108 kann über die Eingangsschaltung 110 einem adressierten Random-Speicherplatz zugeleitet werden. Die Datenleitung 114 ist über eine Schnittstellen-Logik einheit 115 mit der externen 8-Bit-Daten-Sammelleitung 26 ver bunden. Dadurch ist es möglich, die beiden 8-Bit-Bytes eines 16-Bit-Wortes zwischen der Einrichtung 18 und dem Mikroprozessor 10 in aufeinanderfolgenden Mikroprozessor-Zyklen zu übertragen. Eine Lei tungssteuerlogikeinheit 116 erhält die bestimmten Eingangs signale vom Mikroprozessor 10. Chip-Auswahlleitungen C/A und C/A⁺ sind durch zwei Leitungen der Adreß-Sammelleitung 24 gebildet und die nen dazu, die Einrichtung 18 für Datenübertragungen anzuwählen. Die Leitungssteuerlogikeinheit 116 erzeugt ein internes RÜCKSTELL-Signal, Taktsignale Φ 1 und Φ 2, ein HALTE-Signal und ein SAMMEL LEITUNGS-FREIGABE-Signal. Die Taktsignale Φ 1 und Φ 2 wer den in Abhängigkeit vom TAKT-Eingangssignal erzeugt und ergeben die interne Taktung der Einrichtung 18 mit der gleichen Betriebsgeschwindigkeit wie die des Mikroprozessors 10, beispielsweise mit 1,024 MHz. Die Taktsignale Φ 1 und Φ 2 ergeben Eingangs signale für einen 1 : 16-Unterteiler 118, der ein 64-kHz- Eingangssignal für den Zähler 104 abgibt.

Die als mikroprogrammierte Steuerlogik ausgebildete Folgesteuerlogik 106 umfaßt einen mikropro grammierten Festwertspeicher 120. Jede Instruktion oder jeder Befehl des Mikroprogramms spezifiziert die interne Datenleitung in der Einrichtung 18 zur Ausführung einer erforderlichen Opera tion. Die Folgesteuerlogik 106 umfaßt eine Anforderungslogikschaltung 122, 124 mit einer Anforde rungs-Logikeinheit 122, die in zugeordneten Verriegelun gen oder setz- und löschbaren Speichern Bedienungsanfor derungen speichert und die Bedienung der Anforderungen mit relativer Priorität versieht. Eingangssignale für die Anforderungs-Logik einheit 122 hängen von den zu steuernden Motorfunktionen ab; es können ein Motorgeschwindigkeits-Referenzsignal, ein Fahr zeuggeschwindigkeits-Referenzsignal, ein oder mehrere Eingangs signale mit variabler Frequenz von Lage/Frequenztransduktoren vorhanden sein, sowie intern erzeugte Zeichen-Eingangssignale und ein oder mehrere Eingangssignale mit ausgewählter Frequenz vom Zähler 104. In dieser Impulsbreitenmodulations-Steuerung wird ein 32-kHz-Signal vom Zähler 104 an die Anforderungs-Logikeinheit 122 weitergegeben. Ein Adreß generator 124 der Anforderungslogikschaltung 122, 124 arbeitet in Abhängigkeit von der Anforderungs-Logikeinheit 122 und setzt einen Programmzähler 126 vorweg auf die Startadresse des Routineablaufes im Festwertspeicher 120 , um den durch die Anforderungs-Logikeinheit 122 angewählten Eingang oder das angewählte Eingangssignal zu bedienen. Der Zustand oder der Zählerstand des Programmzählers 126 wird durch den Festwertspeicher 120 dekodiert. Die adressierte Instruktion oder der adressierte Befehl wird in ein 16-Bit-Befehlsregister 130 eingelesen. Jede Instruktion spezifiziert die Operation, die durch die Rechenlogikeinheit 100 auszuführen ist, sowie die beteiligten Eingangsanschlüsse A oder B und die betroffenen Ausgabe elemente. Bestimmte Bit jedes Befehls werden durch eine Dekodierlogik schaltung 128 dekodiert, um den Betrieb der Rechenlogikeinheit 100 zu steuern. Die Random-Speicheradresse in jedem Befehl wird über einen Multiplexer 132 durchgeleitet und im Random-Speicher 102 dekodiert. Der Multiplexer 132 wird auch mit einer jeweils angemessenen Zahl von Bits der Adreß-Sammelleitung 24 verbunden, wodurch Zugang zum Random-Speicher 102 durch den Mikroprozessor 10 möglich ist. Der Ausgangskode in jedem Befehl spezi fiziert die Durchleitung der Daten durch die als Multiplexer dienenden Eingangsschaltungen 110 und 112 zu den Eingangsanschlüssen A und B der Rechenlogikeinheit 100 und die Operation, die die Rechenlogikeinheit 100 in bezug auf die Daten aus führen soll. Die Ausgangsadresse im Befehl wird durch eine Aus gangswahllogikeinheit 134 der Logikschaltung (100, 108, 110, 112, 134, 142) dekodiert, um einen aus einer Viel zahl von Zeichen-Haltekreisen oder -speichern 136 dieser Logikschaltung anzuwählen. Die in die angewählten Speicher eingelesenen Daten können, beispielsweise im Falle von ersten und zweiten Befehlssignalen SIB bzw. LIB, von der Rechenlogikeinheit 100 stammen. Sie können auch in dem Befehl enthalten sein und in den angewählten Speicher entweder unbedingt oder bedingt je nach den Ergebnissen einer Operation der Rechenlogikeinheit 100 geladen werden. Die Ausgangs signale der Zeichenspeicher 136 liegen an den Eingängen einer die bistabile Ausgangsstufe 138 bildenden Synchronisationslogikeinheit an, die wiederum eine Vielzahl von Ausgabe-Zwischenspeichern (d. h. setz- oder löschbaren Speichern) umfaßt. Diese Speicher oder Verriegelungskreise werden durch ausgewählte Ausgangssignale des Zählers 104 ge taktet, um die Ausgangssignale zu synchronisieren. Bei der Impulsbreitenmodulationssteuerung werden die Ausgangssignale mit dem 32-kHz- Signal synchronisiert. Die Folgesteuerlogik 106 erzeugt ein FREIGABE-NEUER-VEKTOR-Signal, wenn dies durch die In struktion oder den Befehl am Ende jedes Bedienungsablaufes aufgerufen wird. Dieses Signal stellt den Zwischenspeicher oder Verriegelungskreis, der den Ablauf eingeleitet hat, zurück und gibt die Anforderung mit der höchsten Priorität, die gerade wartet, zur Bedienung frei. Die Folgesteuerlogik 106 erzeugt auch ein FORTSCHRITT-Signal, das den Programmzähler 126 zum nächsten ROM-Speicherplatz weiterzählt, so daß jede Instruktion oder jeder Befehl des ausgewählten Routineablaufes nacheinander in das Befehlsregister 130 eingelesen wird. So bilden die Eingangssignale vom Fahrzeug oder die Zeitsignale vom Zähler 104 Bedienungsanforderungen, die ge halten und mit Prioritätskode versehen werden, wobei eine Bedienung der Anforderung mit höchster Priorität gewährt wird, wenn die Folgesteuerlogik frei verfügbar ist oder nach der Voll endung des gerade ablaufenden Routineablaufes. Der Prioritäts kode dient als der Eingabepunkt für das Mikroprogramm, wobei der sich ergebende Routineablauf steuert, welcher Random-Speicher platz angewählt wird oder welches impulsbreitenmodulierte Ausgangssignal betroffen ist. Nach vollendetem Routineablauf wird die aktivierende oder ein leitende Anforderung rückgestellt und die Logikschaltung ist für andere Zwecke zugänglich. Die Einrichtung 18 enthält ein Steuer register 140, das durch den Mikroprozessor 10 geladen wird, um die er forderlichen Eingangssignale für die Anforderungs-Logikeinheit 122 freizugeben und die erforderlichen Ausgangssignale der Ausgangsstufe 138 ebenfalls freizugeben. Die Logikschaltung der Einrichtung 18 enthält auch ein 4-Bit-Impulsbreitenmodulations- Register 142, das mit dem in den vier Bit mit größter Mäch tigkeit des Impulsbreitenmodulationssteuerwortes aus dem im Random-Speicher 102 enthaltenen Binär kode beladen wird, wenn der Impulsbreitenmodulations-Ablauf aufgerufen ist. Der In halt des Registers 142 wird in der Rechenlogikeinheit 100 dekodiert, um die heranzuziehende Bitlänge im ersten Abschnitt des Steuerwortes zu bestimmen.

Die Leitungssteuerlogikeinheit 116 erzeugt das HALTE-Signal in Abhän gigkeit von den C/A-, C/A⁺- und L/S-Signalen, wenn die Einrichtung 18 durch den Mikroprozessor 10 zur Datenübertragung angewählt ist. Das HALTE- Signal leitet die zugehörigen Adreßbits von der Adreß-Sammelleitung 24 zum Random-Speicher 102 zur Dekodierung weiter statt der Adressen, die im Festwertspeicher 120 enthalten ist. Das HALTE-Signal wird auch der Dekodier logikschaltung 128 eingegeben, um den Betrieb der Einrichtung 18 während eines Zyklus des Mikroprozessors 10 anzuhalten. Das Rückstell- oder RCKST-Signal wird bei der Anfangseinschaltung des Mikroprozessors 10 erzeugt und stellt den Zähler 104, das Steuerregister 140, die Anforderungs-Logikeinheit 122 und den Programmzähler 126 zurück.

Die Rechenlogikeinheit 100 umfaßt eine Null-Erfassungs-Logikschaltung für variable Bitlänge, wie sie in Fig. 2a dargestellt ist. Diese Logikschaltung antwortet auf den Logikzustand des Zählers 104 und ergibt Eingangssignale für die Dekodierlogikschaltung in der Rechenlogikeinheit 100, die einen der Ausgänge CZ 08-CZ 12 zur Erzeugung eines ersten Befehlssignals SIB anwählt. Der Vergleichsvorgang mit variab ler Bitlänge zur Erzeugung des zweiten Befehlssignals LIB wird so durchge führt, daß die 12 Bit mit geringster Wertigkeit des betref fenden Random-Speicherplatzes von den entsprechenden Bit des Zählers 104 abgezogen werden (das geschieht durch das logische Verfahren, das als Addition der 2'er-Komplemente bekannt ist) und durch Erfassen, ob ein Übertrag von der jeweili gen Stufe des Addierers der Rechenlogikeinheit 100 auftritt. Beispielsweise tritt ein Übertrag von der achten Stufe des Addierers auf, wenn die 8 Bit mit geringster Mächtigkeit des Zählers 104 gleich oder größer als die entsprechenden Bits des adressierten Random- Speicherplatzes sind. Der Übertrag von den Stufen 8-12 des Addierers entspricht den Ausgangssignalen C 8-C 12 der Fig. 2b und die Dekodierlogikschaltung in der Rechenlogikeinheit 100 reagiert auf den Impulsbreitenmodulations-Registerinhalt, um einen der Ausgänge auszuwählen und das zweite Befehlssignal LIB zu erzeugen. Es wird bei dieser Ausführung angenom men, daß die Steuerworte die Impulsbreite des Ausgangssignals mit einer Auflösung von ¹/₃₂ kHz bestimmen statt ¹/₆₄ kHz wie in Fig. 2. Dementsprechend umfaßt die Rechenlogikeinheit 100 eine Schiebe stufe, die den Inhalt des Zählers 104 um 1 Bit nach rechts verschiebt. Auf diese Weise werden die 12 Bit mit geringster Mächtigkeit oder Wertigkeit (Bit 1-12) des Random-Speicherplatzes mit den Bit 2-13 des Zählers 104 verglichen, wie in der Auf stellung Fig. 4 angezeigt.

Der Betrieb der Schaltung nach Fig. 3 geschieht auf folgende Weise:

Es wird angenommen, daß das Steuerregister 140 das 12-kHz- Eingangssignal für die Anforderungs-Logikeinheit 122 freigegeben hat und ebenso die die Ausgangssignale IBM 1-IBM 5 betreffenden Ausgänge der bistabilen Ausgangsstufe 138 frei gegeben hat. Bei jedem 32-kHz-Taktimpuls wird der Impulsbreitenmodulations-Routine ablauf im Festwertspeicher 120 aufgerufen. Dieser Routineablauf bewirkt, daß die fünf Impulsbreitenmodulations-Steuerworte nacheinander zum Eingangsanschluß A der Recheneinheit 100 bei aufeinanderfolgenden Taktzyklen (1,024 MHz) der Einrichtung 18 eingegeben werden. Gleichzeitig werden die entsprechenden Zwischen- oder Zei chenspeicher 136 durch die Ausgangswahl logikeinheit 134 angewählt. Wenn das jeweilige Steuerwort in die Rechenlogikeinheit 100 gelangt, werden die Bit 13-16 in das Register 142 eingespeist. Nach Fig. 4 wird dann, wenn die Bit 13-16 des vom Random-Speicher 102 in das Register 142 eingelesene Wort beispielsweise 1101 enthalten, durch das erste Befehlssignal SIB das angewählte Ausgangszeichen gesetzt, wenn die Bit 2-11 des Zählers 104 alle 0 sind. Wenn die Bit 2-11 des Zählers 104 gleich oder größer als die Bit 1-10 des in die Rechenlogikeinheit 100 eingelesenen Wortes sind, wird durch das zweite Befehlssignal LIB das ausgewählte Ausgangszeichen gelöscht. Die Ausgangssignale der Zeichenspeicher 136 sind Eingangssignale für je weilige Flip-Flop der durch eine Ausgangs-Synchronisationslogikeinheit gebildeten Ausgangsstufe 138, durch die die Ausgangssignale IBM 1-IBM 5 synchron zum 32-kHz-Takt erzeugt werden.

Damit ergibt sich ein auf der Grundlage eines Mikroprozessors arbei tendes Motorsteuersystem mit einer Einrichtung 18 zur Erzeugung einer Vielzahl von impulsbreitenmodulierten Ausgangs signalen mit programmierbarer Frequenz für die Steuerung eines Verbrennungsmotors. Die Impulsbreite und die Impulsfolgefrequenz jedes impulsbreitenmodulierten Ausgangssignals ist in einem Steuerwort enthalten, das der Einrichtung 18 zugeführt wird.

Claims

1. Einrichtung zur Erzeugung impulsbreitenmodulierter Aus gangssignale für die Steuerung eines Verbrennungsmotors mit einem Zähler und einer Logikschaltung zum Vergleich des jeweiligen Zählerstandes mit einem die Impulsbreite eines zugeordneten Ausgangssignals enthaltenden Steuer wort, das in Abhängigkeit von den jeweiligen Betriebszu ständen des Motors mittels einer digitalen Schaltung be stimmbar ist, sowie mit einer von der Logikschaltung be aufschlagten bistabilen Ausgangsstufe zur Abgabe der im pulsmodulierten Ausgangssignale, dadurch gekennzeichnet, daß der Zähler ein freilaufender Zähler (60; 104) ist und die Logikschaltung (62, 63, 66, 68; 100, 108, 110, 112, 134, 136, 142) den jeweiligen Zählerstand zusätzlich mit einem fest vorgebbaren Zählerstand vergleicht, daß eine Speichereinheit (28; 102) zum Speichern des in zwei Ab schnitte unterteilten Steuerwortes vorgesehen ist, dessen erster Abschnitt die Impulsbreite des Ausgangssignals (IBM 1-IBM 5) bestimmt und dessen zweiter Abschnitt festlegt, welche Binärstellen des ersten Steuerwortab schnitts sowie des Zählers für die durchzuführenden Ver gleichsoperationen herangezogen werden, und daß die Logik schaltung in Abhängigkeit vom Ergebnis dieser Vergleichs operationen ein erstes oder ein zweites Befehlssignal (SIB bzw. LIB) an die bistabile Ausgangsstufe (70-78; 138) abgibt, um den einen bzw. den anderen der beiden un terschiedlichen Ausgangszustände der Ausgangsstufe festzu legen, wobei die Logikschaltung das erste Befehlssignal (SIB) abgibt, wenn die durch den zweiten Steuerwortab schnitt bestimmten Binärstellen des Zählers (60; 104) den fest vorgebbaren, durch gleiche Logikzustände der Binär stellen definierten Zählerstand aufweisen, und die Abgabe des zweiten Befehlssignals (LIB) erfolgt, wenn der Zähler stand an den durch den zweiten Steuerwortabschnitt be stimmten Binärstellen des Zählers (60; 104) zumindest gleich dem Wert ist, der sich aus den entsprechend be stimmten Binärstellen des ersten Steuerwortabschnitts ergibt.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltung einen Nulldetektor (62), einen Komparator (64) und eine Dekodierschaltung (66, 68) umfaßt, die in Abhängigkeit vom zweiten Steuerwortabschnitt die für die Vegleichsope rationen heranzuziehenden Binärstellen des Zählers (60) sowie des ersten Steuerwortabschnittes bestimmt, und daß der Nulldetektor das erste Befehlssignal (SIB) und der Komparator das zweite Befehlssignal (LIB) liefert, wobei das erste Befehlssignal (SIB) auftritt, wenn alle durch den zweiten Steuerwortabschnitt bestimmten Zählerbinär stellen den Logikzustand Null annehmen, und dieses Signal (SIB) als Setzsignal den Beginn des betreffenden Ausgans signalimpulses festlegt, während das zweite Befehlssignal (LIB) als Lösch- oder Rücksetzsignal das Ende dieses Aus gangsimpulses bestimmt.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Logikschaltung (62, 64, 66, 68) eine Folgesteuerlogik (34, 38, 40, 48, 50, 56; 106) zur Steuerung der Abfolge der Vergleichsope rationen zugeordnet ist, um nach jedem Zählerschritt einen Vergleich des Zählerstandes mit dem ersten Steuer wortabschnitt zu veranlassen, und daß der Komparator (64) das zweite Befehlssignal (LIB) abgibt, wenn der Zähler wert der bestimmten Zählerbinärstellen größer oder gleich dem sich aus den bestimmten Binärstellen des ersten Steu erwortabschnitts ergebenden Wert ist.

4. Einrichtung nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, daß die Spei chereinheit ein Random-Speicher (102) zur Aufnahme einer Vielzahl von Steuerworten ist, daß die Folgesteuerlogik eine mikroprogrammierte Steuerschaltung (106) umfaßt, daß der Zähler (104) ein Taktsignal konstanter Frequenz (32 kHz) für die mikroprogrammierte Steuerschaltung liefert, daß die bistabile Ausgangsstufe (138) eine Vielzahl von bista bilen Ausgangsschaltungen umfaßt, die jeweils einem Spei cherplatz des Random-Speichers zugeordnet sind, und daß die mikroprogrammierte Steuerschaltung die Steuerwerte nacheinander der Logikschaltung zuführt und im Takt des Taktsignals die jeweils zugeordnete Ausgangsschaltung an wählt, um eine Vielzahl von binären impulsmodulierten Aus gangssignalen (IBM 1-IBM 5) zu erzeugen.

5. Einrichtung nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, daß als die Steuerworte bestimmende digitale Schaltung ein mit der Speichereinheit (28; 102) verbindbarer Mikrocomputer (10, 12, 14, 16, 20, 22) vorgesehen ist, der von die jeweili gen Betriebszustände des Motors wiedergebenden Eingangs signalen beaufschlagt ist.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Mikrocomputer (10, 12, 14, 16, 20, 22) über eine Adreß-Sammelleitung (24) und eine Daten-Sammelleitung (26) mit der Speicher einheit (102) verbindbar ist, daß die Logikschaltung (100, 108, 110, 112, 134, 136, 142) eine Rechenlogikein heit (100) mit einem ersten und einem zweiten Eingangsan schluß (A bzw. B) und einem Ausgangsanschluß umfaßt, deren erster Eingangsanschluß (A) mit der Daten-Sammellei tung (26) gekoppelt ist, daß die Logikschaltung (100, 108, 110, 112, 134, 136, 142) ferner eine Eingangsschal tung (112) zur Verbindung des Ausgangs des Zählers (104) mit dem zweiten Eingangsanschluß (B) der Rechenlogikein heit (100) aufweist, daß die als mikroprogrammierte Steu erschaltung ausgebildete Folgesteuerlogik (106) einen Festwertspeicher (120), einen Programmzähler (126), eine Anforderungslogikschaltung (122, 124), ein Befehlsregi ster (130) sowie eine Dekodierlogikschaltung (128) umfaßt, daß der Festwertspeicher (120) eine Vielzahl adressierbarer Speicherplätze aufweist, die jeweils einen Programmbefehl enthalten, daß der Programmzähler (126) zur aufeinanderfolgenden Adressierung dieser Speicherplät ze mit dem Festwertspeicher (120) gekoppelt ist, daß die von wenigstens einem Eingangssignal beaufschlagte Anforde rungslogikschaltung (122, 124) den Programmzähler (126) mit einer Startadresse aus dem Festwertspeicher (120) lädt, daß das Befehlsregister (130) zur Speicherung des durch den Programmzähler (126) adressierbaren Befehls mit dem Festwertspeicher (120) gekoppelt ist, daß sowohl der Mikrocomputer als auch das Befehlsregister (130) mit einem Multiplexer (132) gekoppelt ist, um unter Steuerung des Mikrocomputers selektiv auf die Speichereinheit (102) zuzugreifen, daß die Dekodierlogikschaltung (128) mit dem Befehlsregister (130) gekoppelt ist, um entsprechend der Spezifizierung durch den Befehl im Befehlsregister (130) interne Datenwege zwischen der Speichereinheit (102), dem Zähler (104), der Rechenlogikeinheit (100) und der bista bilen Ausgangsstufe (138) festzulegen, und daß die Rechen logikeinheit (100) zur Durchführung der den jeweiligen Zählerstand sowie das jeweilige Steuerwort betreffenden Vergleichsoperationen sowie zur entsprechenden Festlegung des logischen Ausgangszustandes der bistabilen Ausgangs stufe (138) arithmetische und logische Schaltungseinhei ten umfaßt.