JPS5840602A - デジタルサ−ボ方式 - Google Patents
デジタルサ−ボ方式Info
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- JPS5840602A JPS5840602A JP56139338A JP13933881A JPS5840602A JP S5840602 A JPS5840602 A JP S5840602A JP 56139338 A JP56139338 A JP 56139338A JP 13933881 A JP13933881 A JP 13933881A JP S5840602 A JPS5840602 A JP S5840602A
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- Japan
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- pulse
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/026—Control of operating function, e.g. switching from recording to reproducing by using processor, e.g. microcomputer
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はビデオチーブレコーダ（以下ＶＴＲと称する
）のキャプスタンモータとか回転ヘッドｆ４スクモータ
を制御するデジタルサーＩ装置に関し、特に回路構成を
簡略化できるようにしたものである。
）のキャプスタンモータとか回転ヘッドｆ４スクモータ
を制御するデジタルサーＩ装置に関し、特に回路構成を
簡略化できるようにしたものである。
従来、ヘリカルスキャン方式のＶＴＲにおいては、キャ
プスタンモータに対する自動周波数制御（ムＦＣ）回路
、自動位相制御（ムｐｃ ）回路が設けられ、ｔた回転
へ、ドディスクモータに対してもＡＦＣ回路、ムＰＣ回
路が設けられたものがある。この種デジタルサー？装置
は、本件出願人がすでに出願した特願昭５２−１１３８
６４号にも記載されている・ 第１ＷＪＶ１回転へ、ドモータのムＰＣのための位相比
較と操作量を得る例である・第１図において１２は巡回
カウンタであ抄、入力端子１１に加えられるりＩｆｆ、
クノダルスをカウンシする・また１３．１４は第１．第
２のう、子回路であり、入力端子１５を介してう、チ／
４ルスが加えられる。う、子回路１３は巡回カウンタ１
２のカウント値をう、チすることができ、またう、子回
路１４は、ラッチ回路１３の内容をう、チすることがで
自る・したがうて、第１．第２のう。
プスタンモータに対する自動周波数制御（ムＦＣ）回路
、自動位相制御（ムｐｃ ）回路が設けられ、ｔた回転
へ、ドディスクモータに対してもＡＦＣ回路、ムＰＣ回
路が設けられたものがある。この種デジタルサー？装置
は、本件出願人がすでに出願した特願昭５２−１１３８
６４号にも記載されている・ 第１ＷＪＶ１回転へ、ドモータのムＰＣのための位相比
較と操作量を得る例である・第１図において１２は巡回
カウンタであ抄、入力端子１１に加えられるりＩｆｆ、
クノダルスをカウンシする・また１３．１４は第１．第
２のう、子回路であり、入力端子１５を介してう、チ／
４ルスが加えられる。う、子回路１３は巡回カウンタ１
２のカウント値をう、チすることができ、またう、子回
路１４は、ラッチ回路１３の内容をう、チすることがで
自る・したがうて、第１．第２のう。
子回路１３．１４は、今回のう、チタイミングのカラン
）値と、前回のう、チタイミングのカウント値を保持す
ることができるＯう、子回路１３の出力内容をＡ＝ａ、
ｓａｌ・・・・・・ａゎう、子回路１４の出力内容をｍ
＝６．、ｂ、・・・・・・ｂｌとすると、これらは、第
２図に示す、第１の減算器１１に入力されＡ−ＢＯ引算
がなされるＯこの引算結果は、今回のう、チ・譬ルスと
前回のラツチノｆル不の時間差をあら、わすことになる
Ｏ入力端子１８ Ｋ ｔｆ 、たとえば回転へ、ドモー
タの回転を検知する回転検出回路から導出された回転検
出ノ譬ルス（り、り／ｆルス）が加えられる。このタッ
ク／ｆルスが一定の周期、っま抄回転へラドディ不りの
回転が安定しておれば、前記時間差をあられすデータも
一定である・第１の減算器１６の出力データは、さらに
第２の減算器Ｊ７に入力される。この第２の減算器１１
は、タックノ豐ルスの周期が目標値に一致したと倉、操
作量をどれだけｋするかを決めるために、先の結果から
さらに一定の定数に＝に＠、に、・・・ＫＩＩを減じる
。ここで、第セめ減算器１１かもの出力データをＤ＝ｄ
・＊ ｄｌ 川・・・ｄｌとすると、このデータの下位
ビット（ｄ・〜ｄ工）がう、子回路１１にう、チされ、
上位ピＦ ） （ｄａ＋１ｅ６ｍ＋２−・・・・・ａｍ
）は条件判別回路１＃に入力される・ξのラッチ回路
１Ｂと条件判別回路１９とｋよりて、う、子回路１８か
ら出力される操作量Ｅ−・・ｍ＠１”・・・・・、は次
の条件で出力される・ １ｉｉ−Ｄ ＩＦ（０＜Ｄ＜２”）＝０
夏Ｆ（Ｄ＜０ ） −２”−Ｉ ＩＰ（２”ｌ’＜Ｄ ）ここでＤ＝Ａ
−Ｂ−Ｋ（ｍｏｄ ２” ）（ｎ＞ｍ）である。そして
、Ｋは（ム−Ｂ）の測定値が、目標値であった場合、操
作量Ｅを決める定数で、通常、操作量の上限値（２１Ｘ
ｌ−１）（Ｄ中央Ｓ（ここでは２ｍ−１）に決めている
。
）値と、前回のう、チタイミングのカウント値を保持す
ることができるＯう、子回路１３の出力内容をＡ＝ａ、
ｓａｌ・・・・・・ａゎう、子回路１４の出力内容をｍ
＝６．、ｂ、・・・・・・ｂｌとすると、これらは、第
２図に示す、第１の減算器１１に入力されＡ−ＢＯ引算
がなされるＯこの引算結果は、今回のう、チ・譬ルスと
前回のラツチノｆル不の時間差をあら、わすことになる
Ｏ入力端子１８ Ｋ ｔｆ 、たとえば回転へ、ドモー
タの回転を検知する回転検出回路から導出された回転検
出ノ譬ルス（り、り／ｆルス）が加えられる。このタッ
ク／ｆルスが一定の周期、っま抄回転へラドディ不りの
回転が安定しておれば、前記時間差をあられすデータも
一定である・第１の減算器１６の出力データは、さらに
第２の減算器Ｊ７に入力される。この第２の減算器１１
は、タックノ豐ルスの周期が目標値に一致したと倉、操
作量をどれだけｋするかを決めるために、先の結果から
さらに一定の定数に＝に＠、に、・・・ＫＩＩを減じる
。ここで、第セめ減算器１１かもの出力データをＤ＝ｄ
・＊ ｄｌ 川・・・ｄｌとすると、このデータの下位
ビット（ｄ・〜ｄ工）がう、子回路１１にう、チされ、
上位ピＦ ） （ｄａ＋１ｅ６ｍ＋２−・・・・・ａｍ
）は条件判別回路１＃に入力される・ξのラッチ回路
１Ｂと条件判別回路１９とｋよりて、う、子回路１８か
ら出力される操作量Ｅ−・・ｍ＠１”・・・・・、は次
の条件で出力される・ １ｉｉ−Ｄ ＩＦ（０＜Ｄ＜２”）＝０
夏Ｆ（Ｄ＜０ ） −２”−Ｉ ＩＰ（２”ｌ’＜Ｄ ）ここでＤ＝Ａ
−Ｂ−Ｋ（ｍｏｄ ２” ）（ｎ＞ｍ）である。そして
、Ｋは（ム−Ｂ）の測定値が、目標値であった場合、操
作量Ｅを決める定数で、通常、操作量の上限値（２１Ｘ
ｌ−１）（Ｄ中央Ｓ（ここでは２ｍ−１）に決めている
。
次上記の演算においては減算器１７の出力りは、条件判
別回路１９によって定数（上記例では２ｎ）と大小比較
され、この定数に対する正。
別回路１９によって定数（上記例では２ｎ）と大小比較
され、この定数に対する正。
負の判定を行っている。
つまり、
ｄｍ ＋ １ ｅ ｄｍ＋ ２ Ｈ−＝ ａｎ−１の何
れか１ビ、）でも［１」であれば、ｅ＠ ＊ ６１ ＊
・・・・・・ｅ工はオールｒｌＪとなる。また、ｄゆ＋
１．ｄｍ−）２．・・・・・・ｄ、−１がすべて「０」
であれば、ｅ・、ｅ鳳。
れか１ビ、）でも［１」であれば、ｅ＠ ＊ ６１ ＊
・・・・・・ｅ工はオールｒｌＪとなる。また、ｄゆ＋
１．ｄｍ−）２．・・・・・・ｄ、−１がすべて「０」
であれば、ｅ・、ｅ鳳。
・・・・・・ｅｍ＃ｉそれぞれｄ・ｓｄｌ＊・・・ｄｒ
、となる０さらにｄ１＝１のときは、＠＠ ＃ ｅｌ・
・・・・・１９ｍはオール「０」となる◎ 上記のように回転へ、ドディスクモータの、υ゛Ｃ０回
路タック・々ルスの周期を測定してモータのｙＣ操作量
を得ている・このような回路を基本的原理としてＶＴＲ
の回転ヘッドディスクモータのＡＦＣ、ムＰＣ回路、キ
ヤ！スタンモータのＡＦＣ、ＡＰＣ回路を構成すると、
第３図に示すようなシステムとなる。第３図において２
１はキャプスタン毫−夕に対するサーが回路、２２は回
転ヘッドディスクモータに対するブー２回路である・各
サーが回路２１．２２には、第１図、第２図で説明した
ような回路構成を基本にしてＡＦＣ回路、 ＡＰＣ回路
が設けられる。サーが回路２１において、う、子回路：
Ｉ３，２４及び演算回路Ｊ５ｔｉ％ＡＦＣ５ビを構成す
る・したがって、う、子回路２３．２４のう、チノ々ル
スとしては、キャプスタンモータの周期をあられす回転
検出ノ母ルスが加えられる・また、サーが回路２１にお
いて、う、子回路２６．１１及び演算回路２８は、ＡＰ
Ｃ回路を構成する。したがって、ラッチ回路３６．２１
のラッチｉ４ルスとしては、キャプスタンモータの回転
検出ノ々ルスと、基準発振器等からの基準クロ、りが加
えられるＯしたがって、演算回路２５からはムＦＣ操作
量、演算回路２８からはＡＰＣ操作量が得られる。ザー
２回路２２においては、う、子回路２９．３０及び演算
回路３１がＡＦＣ回路、ラッチ回路３２゜３３及び演算
回路３４がＡＰＣ回路を形成する〇なお巡回カウンタ１
２の出力は、各サーが回路に共用されている◎う、子回
路２９．３０のラッチ・ダルスとしては、回転へ、ドモ
ータの周期をあられす回転検出パルスが加えられる。ラ
ッチ回路ｓｘ、ｓｓには、回転へ、ドモータの回転検出
／４ルスと、垂直同期ノＪ？ルス（又はコントロール／
譬ルス）が加えられる◎これによって、演算回路３ノか
らは、ＡＦＣ操作量、演算回路Ｊ４からＦｉＡＰＣ操作
量が得られる＠上記のシステムにおいて演算回路ｘｓ、
１ｓ３１．３４はそれぞれ、第２図で説明したような減
算処理手段を構成している。このように上記のシステム
では、ＡＦ’Ｃ、ＡＰＣ回路の個々のルーダに演算回路
を設けるので回路が複雑化する傾向にある・ この発明は上記の事情に対処すべくなされたもので、複
数の制御ルーｆ （ＡＦＣ、ＡＰＣルーグ）の演算回路
を共通の演算回路で代用し得、回路構成を簡単化し得、
またその処理段階において出力するキャリーフラ、グ、
オール零ピッＦフラ、グを利用して条件判断処理ｔも得
るデジタルサーメ装置を提供することを目的とする・以
下この発明の実施例を図面を参照して説明する・ 第４図社この発明を用いたＶＴＲのサー♂システムであ
り、回転ヘッドディスクモータに対するディスクＡＦＣ
信号（Ｐ Ａ ） ｔディスクＡＰＣ信号（ＰＲ）、さ
らには、キャプスタンモータに対するキャプスタンＡＦ
Ｃ信号（ｐｃ）ｔキャノスタＡＰＣ信号（ＰＤ）を導出
することができる。
、となる０さらにｄ１＝１のときは、＠＠ ＃ ｅｌ・
・・・・・１９ｍはオール「０」となる◎ 上記のように回転へ、ドディスクモータの、υ゛Ｃ０回
路タック・々ルスの周期を測定してモータのｙＣ操作量
を得ている・このような回路を基本的原理としてＶＴＲ
の回転ヘッドディスクモータのＡＦＣ、ムＰＣ回路、キ
ヤ！スタンモータのＡＦＣ、ＡＰＣ回路を構成すると、
第３図に示すようなシステムとなる。第３図において２
１はキャプスタン毫−夕に対するサーが回路、２２は回
転ヘッドディスクモータに対するブー２回路である・各
サーが回路２１．２２には、第１図、第２図で説明した
ような回路構成を基本にしてＡＦＣ回路、 ＡＰＣ回路
が設けられる。サーが回路２１において、う、子回路：
Ｉ３，２４及び演算回路Ｊ５ｔｉ％ＡＦＣ５ビを構成す
る・したがって、う、子回路２３．２４のう、チノ々ル
スとしては、キャプスタンモータの周期をあられす回転
検出ノ母ルスが加えられる・また、サーが回路２１にお
いて、う、子回路２６．１１及び演算回路２８は、ＡＰ
Ｃ回路を構成する。したがって、ラッチ回路３６．２１
のラッチｉ４ルスとしては、キャプスタンモータの回転
検出ノ々ルスと、基準発振器等からの基準クロ、りが加
えられるＯしたがって、演算回路２５からはムＦＣ操作
量、演算回路２８からはＡＰＣ操作量が得られる。ザー
２回路２２においては、う、子回路２９．３０及び演算
回路３１がＡＦＣ回路、ラッチ回路３２゜３３及び演算
回路３４がＡＰＣ回路を形成する〇なお巡回カウンタ１
２の出力は、各サーが回路に共用されている◎う、子回
路２９．３０のラッチ・ダルスとしては、回転へ、ドモ
ータの周期をあられす回転検出パルスが加えられる。ラ
ッチ回路ｓｘ、ｓｓには、回転へ、ドモータの回転検出
／４ルスと、垂直同期ノＪ？ルス（又はコントロール／
譬ルス）が加えられる◎これによって、演算回路３ノか
らは、ＡＦＣ操作量、演算回路Ｊ４からＦｉＡＰＣ操作
量が得られる＠上記のシステムにおいて演算回路ｘｓ、
１ｓ３１．３４はそれぞれ、第２図で説明したような減
算処理手段を構成している。このように上記のシステム
では、ＡＦ’Ｃ、ＡＰＣ回路の個々のルーダに演算回路
を設けるので回路が複雑化する傾向にある・ この発明は上記の事情に対処すべくなされたもので、複
数の制御ルーｆ （ＡＦＣ、ＡＰＣルーグ）の演算回路
を共通の演算回路で代用し得、回路構成を簡単化し得、
またその処理段階において出力するキャリーフラ、グ、
オール零ピッＦフラ、グを利用して条件判断処理ｔも得
るデジタルサーメ装置を提供することを目的とする・以
下この発明の実施例を図面を参照して説明する・ 第４図社この発明を用いたＶＴＲのサー♂システムであ
り、回転ヘッドディスクモータに対するディスクＡＦＣ
信号（Ｐ Ａ ） ｔディスクＡＰＣ信号（ＰＲ）、さ
らには、キャプスタンモータに対するキャプスタンＡＦ
Ｃ信号（ｐｃ）ｔキャノスタＡＰＣ信号（ＰＤ）を導出
することができる。
上記のシステムのプロ、り構成を一点鎖線で囲み説明す
るに、５０人け、回転へ、ドディスクモータに対するＡ
ＦＣ信号（ＰＡ）を得るためにり、クツ４ルスの回転周
期のサンプリングと、ノクルス輸変Ｉｌを行う部分であ
る。５０ＢＪｄ回転へ、ドディスクモータに対するＡＰ
Ｃ信号（ＰＢ）を得るために、ディスクモータの回転検
出・ぐルスと基準信号（垂直同期信号とかコントロール
・ｆルス）とをサンプリングする部分と、・母ルス暢変
ａｔ行う部分である０さらに５０Ｃは、キャプスタンモ
ータに対するＡＦＣ信号（ｐｃ）全得るなめに、キャプ
スタンモータの回転周期のサンプリングと、パルス幅変
調を行う部分である０同様に５００は、キャプスタンモ
ータに対するＡＰＣ信号（ＰＤ）を得るのにキャプスタ
ンモータの回転検出・ｆルスと、基準信号（発振出力と
かコントロールパルス）とを位相比較するためにサンプ
リングする部分と、・母ルス幅変調を行う部分である。
るに、５０人け、回転へ、ドディスクモータに対するＡ
ＦＣ信号（ＰＡ）を得るためにり、クツ４ルスの回転周
期のサンプリングと、ノクルス輸変Ｉｌを行う部分であ
る。５０ＢＪｄ回転へ、ドディスクモータに対するＡＰ
Ｃ信号（ＰＢ）を得るために、ディスクモータの回転検
出・ぐルスと基準信号（垂直同期信号とかコントロール
・ｆルス）とをサンプリングする部分と、・母ルス暢変
ａｔ行う部分である０さらに５０Ｃは、キャプスタンモ
ータに対するＡＦＣ信号（ｐｃ）全得るなめに、キャプ
スタンモータの回転周期のサンプリングと、パルス幅変
調を行う部分である０同様に５００は、キャプスタンモ
ータに対するＡＰＣ信号（ＰＤ）を得るのにキャプスタ
ンモータの回転検出・ｆルスと、基準信号（発振出力と
かコントロールパルス）とを位相比較するためにサンプ
リングする部分と、・母ルス幅変調を行う部分である。
各プロ、り５０Ａ、５０Ｂ、５０Ｃ，５０Ｄは略同様な
構成でありζ名目的に応じたサンプリング／９ルスが加
えられ、また目的に応じた周期の・９ルス幅変調が行な
われる０ ′プロ、り５０１ＫＦｉ、入力端′子５
ノにディスクタワクツ臂ルスが加えられる。またブロッ
ク５０Ｂにおいては、入力端子５２．５３に比較対称と
なるノ々ルス、例えば回転へ、ド切換え用のスイ、チン
グノクルスと垂直同期パルス（記録時）又はコントロー
ルパルス（再生時）が加えられる・プロ、り５０Ｃにお
いては、入力端子５４にキャプスタンタックパルスが加
えられる・ｔたプロ、り５０Ｄにおいては入力端子５５
゜５６にキャプスタンモータの回転検出ノ譬ルスと基準
クロ、り（記録時）又はフントロールノ４ルス（再生時
）が加えられる・上記の各ブｐ、りにおけるう、子回路
には、巡回カウンタ５７のカウント出力が共通に加えら
れている・即ち、各プロ、り５１）Ａ、ＳＯＢ、５０Ｃ
，５０Ｄはそれぞれ第１１第２のう、子回路を有する。
構成でありζ名目的に応じたサンプリング／９ルスが加
えられ、また目的に応じた周期の・９ルス幅変調が行な
われる０ ′プロ、り５０１ＫＦｉ、入力端′子５
ノにディスクタワクツ臂ルスが加えられる。またブロッ
ク５０Ｂにおいては、入力端子５２．５３に比較対称と
なるノ々ルス、例えば回転へ、ド切換え用のスイ、チン
グノクルスと垂直同期パルス（記録時）又はコントロー
ルパルス（再生時）が加えられる・プロ、り５０Ｃにお
いては、入力端子５４にキャプスタンタックパルスが加
えられる・ｔたプロ、り５０Ｄにおいては入力端子５５
゜５６にキャプスタンモータの回転検出ノ譬ルスと基準
クロ、り（記録時）又はフントロールノ４ルス（再生時
）が加えられる・上記の各ブｐ、りにおけるう、子回路
には、巡回カウンタ５７のカウント出力が共通に加えら
れている・即ち、各プロ、り５１）Ａ、ＳＯＢ、５０Ｃ
，５０Ｄはそれぞれ第１１第２のう、子回路を有する。
プロ、り５０ムにはう、チ回路ＩＡ、ＪＡ、プロ、り５
０ＢＫけう、チ回路ＩＢ、２Ｂ１プロ。
０ＢＫけう、チ回路ＩＢ、２Ｂ１プロ。
り５０Ｃにはう、チ回路ＪＣ，ｊｃ、ブロック５０Ｄに
はう、子回路ＪＤ、２Ｄが設けられている・各う、子回
路１ム、ＪＡ、ＪＲ，ｊＢ。
はう、子回路ＪＤ、２Ｄが設けられている・各う、子回
路１ム、ＪＡ、ＪＲ，ｊＢ。
ＪＣ，ＪＣ，ＪＤ、ｚＤのう、チ出力はそれぞれ／４．
ファ回路ＪＡ、４Ａ、ＪＢ、４Ｂ、ＪＣ。
ファ回路ＪＡ、４Ａ、ＪＢ、４Ｂ、ＪＣ。
４Ｃ，３Ｄ、４Ｄを介してデータパスライン５８に導出
することができる。
することができる。
各ブロックは同様な動作を得るので、回転ヘッドディス
クモータのＡＦＣ信号Ｙｒ得る部分を説明する。ラッチ
回路ＩＡ、ＩＢは、第１図で説明した回路と同様に巡回
カウンタ５７のカウント出力をラッチすることが′でき
る。このブロック内のデータの演算処理動作は、プログ
ラムを内蔵した？ステム制御回路５０Ｆからのタイミン
グ／４ルスによって選択される◎このプロ、り５０ｋに
対する演算処理が指定されると、う。
クモータのＡＦＣ信号Ｙｒ得る部分を説明する。ラッチ
回路ＩＡ、ＩＢは、第１図で説明した回路と同様に巡回
カウンタ５７のカウント出力をラッチすることが′でき
る。このブロック内のデータの演算処理動作は、プログ
ラムを内蔵した？ステム制御回路５０Ｆからのタイミン
グ／４ルスによって選択される◎このプロ、り５０ｋに
対する演算処理が指定されると、う。
子回路ＪＡ、、？Ａにう、チされているデータ音用いて
、演算処理部５０Ｅの演算が行なわれ、その結果は、プ
ロ、り６０Ａ内のレジスタ５Ａにセットされる。演算処
理は次のように行なわれる。う、子回路２人の内容は、
バッファ回路４Ａを介してアキュームレータレジスタ６
１に移される。次にラッチ回路ＩＡの内容が・々ッファ
回路３人を介して導出され、アキュームレータ６２とア
キュームレータレジスタ６１のループで減算処理が行な
われ、その結果（第１の結果）がアキ−１−ムレ−タレ
ジスタロ１に保持される・次に、リードオンリーメモリ
５０Ｇから、定数Ｋが１データパスライン５８を介して
導出され、先の演算結果と定数にとの差（第２の結果）
がとられる・次に、第２の結果が操作量の範囲であるか
どうかｔみるために、第２の結果とｒｌＨｓｌｌ−ｊ＋
・・・・・４ｎ１＊ ０ｍ−１ａ ０ｍ−２・・・・・
・０」の論理積がとられる。つまり、条件判別がなされ
る・第２の結果は、パ、ファ回路６３ｔ−介して、ブロ
ック５０Ａ内のレジスタ５ムに移される〇一方、第２の
結果を演算したときのコンディジ、ンコーＰは、コンデ
ィジ、ンコードレジスタ６・４に保持されている◎ フンｊ ４シ、ンコードＣは、キャリーフラッグであり
、加算、減算でキャリーがあれば「１」、なければ「Ｏ
Ｊ １． 、Ｎは結果が正であれば「０」、負であれば
ｒｌＪ、Ｚｔｆ全てのピットがｒＯＪであれば「ｌ」、
そうでなければ「０」となる。
、演算処理部５０Ｅの演算が行なわれ、その結果は、プ
ロ、り６０Ａ内のレジスタ５Ａにセットされる。演算処
理は次のように行なわれる。う、子回路２人の内容は、
バッファ回路４Ａを介してアキュームレータレジスタ６
１に移される。次にラッチ回路ＩＡの内容が・々ッファ
回路３人を介して導出され、アキュームレータ６２とア
キュームレータレジスタ６１のループで減算処理が行な
われ、その結果（第１の結果）がアキ−１−ムレ−タレ
ジスタロ１に保持される・次に、リードオンリーメモリ
５０Ｇから、定数Ｋが１データパスライン５８を介して
導出され、先の演算結果と定数にとの差（第２の結果）
がとられる・次に、第２の結果が操作量の範囲であるか
どうかｔみるために、第２の結果とｒｌＨｓｌｌ−ｊ＋
・・・・・４ｎ１＊ ０ｍ−１ａ ０ｍ−２・・・・・
・０」の論理積がとられる。つまり、条件判別がなされ
る・第２の結果は、パ、ファ回路６３ｔ−介して、ブロ
ック５０Ａ内のレジスタ５ムに移される〇一方、第２の
結果を演算したときのコンディジ、ンコーＰは、コンデ
ィジ、ンコードレジスタ６・４に保持されている◎ フンｊ ４シ、ンコードＣは、キャリーフラッグであり
、加算、減算でキャリーがあれば「１」、なければ「Ｏ
Ｊ １． 、Ｎは結果が正であれば「０」、負であれば
ｒｌＪ、Ｚｔｆ全てのピットがｒＯＪであれば「ｌ」、
そうでなければ「０」となる。
またＮ、Ｚが両方とも「１」となることＦｉない０第２
の結果がブロック５０にのレジスタ５Ａに保持されると
、これは、コンノ９レータ’６ Ａにおいて巡回カウン
タ５７のカウント出力と比較される。比較データが一致
すると、一致・母ルスがこのフン／４’レータ６Ａから
得られ、フリツノフロ、グ回路７Ａのリセット端子に供
給される。
の結果がブロック５０にのレジスタ５Ａに保持されると
、これは、コンノ９レータ’６ Ａにおいて巡回カウン
タ５７のカウント出力と比較される。比較データが一致
すると、一致・母ルスがこのフン／４’レータ６Ａから
得られ、フリツノフロ、グ回路７Ａのリセット端子に供
給される。
このフリラグフロツノ回路７Ａは巡回カウンタ５７のｎ
＋＋１ビット目の周期をもつＣｍ ノｆルスの負の工、
デ（カウンタのＣ１−Ｃ０出力が“０”と等価）で、セ
ットされている◎したがって、７リツノフロ、グ回路７
Ａからは、先の演算結果に比例した・ｆルスーの信号が
Ｃｍ＋１の周期で繰り返えす・母ルス幅変調波が出力さ
れる。通常は、この／母ルス幅変調波がナンド回路＆Ａ
、 ９Ａ全通してＡＦＣ信号（ＡＰ）として導出され
、アナログ変換されモータドライブ回路に加えられる。
＋＋１ビット目の周期をもつＣｍ ノｆルスの負の工、
デ（カウンタのＣ１−Ｃ０出力が“０”と等価）で、セ
ットされている◎したがって、７リツノフロ、グ回路７
Ａからは、先の演算結果に比例した・ｆルスーの信号が
Ｃｍ＋１の周期で繰り返えす・母ルス幅変調波が出力さ
れる。通常は、この／母ルス幅変調波がナンド回路＆Ａ
、 ９Ａ全通してＡＦＣ信号（ＡＰ）として導出され
、アナログ変換されモータドライブ回路に加えられる。
この場合、本回路においては、コンディジ。
゛ンコードを利用して条件判別全行っている◎つまり、
キャリーフラッグ（Ｃ）とゼロフラッフ（Ｚ）は、それ
ぞれノア回路６５の第１．第２入力端子及びアンド回路
６６の第１１第２入力端子に加えられる・ノア回路６５
とアンド回＠ｇｇの出力はオア回路６１の第１．第２入
力端子に加えられる。モしてオア回路６２とアンドロ路
６６の出力は、レジスタ５Ａを介して、それぞれナンド
回路９Ａ、ＪＩＡの各一方の入力端子に加えられる。
キャリーフラッグ（Ｃ）とゼロフラッフ（Ｚ）は、それ
ぞれノア回路６５の第１．第２入力端子及びアンド回路
６６の第１１第２入力端子に加えられる・ノア回路６５
とアンド回＠ｇｇの出力はオア回路６１の第１．第２入
力端子に加えられる。モしてオア回路６２とアンドロ路
６６の出力は、レジスタ５Ａを介して、それぞれナンド
回路９Ａ、ＪＩＡの各一方の入力端子に加えられる。
今、黒体的な数値例を掲げて演算処理について説明する
。クロック周波数ｆｃＫ＝ １９６４１１５ Ｈｚ 。
。クロック周波数ｆｃＫ＝ １９６４１１５ Ｈｚ 。
巡回カウンタ５２のビット数を１６（ｎ＝１５）ビｙ−
トｅ回転へ、ドディスクモータの回転数（目”榛）會２
９．９７ ｒｐｓとし、１回転に２個のタツクノ臂ルス
を出力するものとするＯそして操作量の範囲ｔ２０４７
（＝２”−１，ｍ＝１０） 、操作量の中央値を１０２
４とする。
トｅ回転へ、ドディスクモータの回転数（目”榛）會２
９．９７ ｒｐｓとし、１回転に２個のタツクノ臂ルス
を出力するものとするＯそして操作量の範囲ｔ２０４７
（＝２”−１，ｍ＝１０） 、操作量の中央値を１０２
４とする。
カウンタ５１の一巡周波数は、
６−
ｆＣＫ÷２−２９．９７０Ｈｚ、５９．９４Ｈｚのタツ
クノ譬ルスのカウント数は３２７６８（２”）で、定数
に−３２７６８−１−０２４＝３１７４４となる・また
条件判別のための定数はｒ ” 、ｓ、 ’１４．・・
・・・・”１１，０１゜、・・・・・・０、ｊ （＝Ｘ
’ Ｆ８００’ ） テある。
クノ譬ルスのカウント数は３２７６８（２”）で、定数
に−３２７６８−１−０２４＝３１７４４となる・また
条件判別のための定数はｒ ” 、ｓ、 ’１４．・・
・・・・”１１，０１゜、・・・・・・０、ｊ （＝Ｘ
’ Ｆ８００’ ） テある。
今１ヘッドディスクモータの回転数が２５Ｈｚ（り、り
周期２０ ｍ■ｃ ）であっなとすると、Ａ−Ｂ二２９
２８２．Ａ−Ｂ−に＝７５３８となる。
周期２０ ｍ■ｃ ）であっなとすると、Ａ−Ｂ二２９
２８２．Ａ−Ｂ−に＝７５３８となる。
７５３８＝４０９６＋２０４８＋１０２４＋２５６＋６
４＋３２＋１６＋２＝ ｒ ０００１．１１０１１０１
１１．００１０ Ｊであるので、定数Ｘ’Ｆ ８００’
とアンドをとるとｒ ０００１１００００００００００
０ Ｊとなり、Ｃ，Ｎ、ＺｏフラｙｆＦｉＣ＝１．Ｎ＝
０．２＝０となり、出力レジスタ５Ａにはｒｏｏ本本＄
１０１０１１１００１０ Ｊが保持され、ＡＥＣ信号出
力は「１」となり制御電圧は電源電圧まで上がる。
４＋３２＋１６＋２＝ ｒ ０００１．１１０１１０１
１１．００１０ Ｊであるので、定数Ｘ’Ｆ ８００’
とアンドをとるとｒ ０００１１００００００００００
０ Ｊとなり、Ｃ，Ｎ、ＺｏフラｙｆＦｉＣ＝１．Ｎ＝
０．２＝０となり、出力レジスタ５Ａにはｒｏｏ本本＄
１０１０１１１００１０ Ｊが保持され、ＡＥＣ信号出
力は「１」となり制御電圧は電源電圧まで上がる。
次にモータ・の回転数が３６Ｈ１であったとする。
この場合は、タックノ４ルス周期は、１３．８８ｍｇ＊
ｅ。
ｅ。
Ａ−Ｂ−に＝−４４６４（ミロ１０７２．ｍｏｄ２”）
、６１０７２＝ｒｌｌ１０１１１０１００１００００Ｊ
となる。６１０７２とＸ’Ｆ ８００’とのアンドをと
ると、 ｒｌｌｌｏｌｏｏｏｏｏｏｏｏｏｏｏＪとなり、ＣＮ
Ｚ ｆ） ７５ 、、 ｆはＣ＝０．Ｎ＝１゜２＝０と
なり、出力レジスタ５ｈＫＦｉｒ１（１＄１１０１００
１００００Ｊ が出力され、 Ａ）’Ｃ信号出力は「０」となり電圧は
ＱＶとなる（出力レジスタの下１０桁は１０進で１６８
０であり、−４４６４”Ｅ１６８０（ｍｏｄ２”）であ
る）。
、６１０７２＝ｒｌｌ１０１１１０１００１００００Ｊ
となる。６１０７２とＸ’Ｆ ８００’とのアンドをと
ると、 ｒｌｌｌｏｌｏｏｏｏｏｏｏｏｏｏｏＪとなり、ＣＮ
Ｚ ｆ） ７５ 、、 ｆはＣ＝０．Ｎ＝１゜２＝０と
なり、出力レジスタ５ｈＫＦｉｒ１（１＄１１０１００
１００００Ｊ が出力され、 Ａ）’Ｃ信号出力は「０」となり電圧は
ＱＶとなる（出力レジスタの下１０桁は１０進で１６８
０であり、−４４６４”Ｅ１６８０（ｍｏｄ２”）であ
る）。
１．−Ｊ同様にモータ回転が３０．５ Ｈｚでタックノ
ｌルス周期が１６．３９ｍ５ｅｃでありなとすれば、Ａ
−Ｂ−に＝４４８で、同様にＸ’Ｆ８００’とアンドｔ
とると、Ｃ＝１．Ｎ＝０．２＝１となり、レジスタ５人
には ［１１＊本本００１１１００００００ Ｊが出力され、
ＡＦＣ信号Ｈ４８８の数値に比例したパルス幅変調波が
得られる。この変調波の周波数はｆＣＫτ２ −９５９
Ｈ瓢であり、これをループフィルタに通すと直流成分が
得られ、これがモータのドライブ回路に制御電圧として
加えられるＯ さらに回路の正確な動作全得るために次のような手段全
般けられる。例えばモータの回転が１０Ｈｚ、夕、り・
９ルス周期５０．０ｍｍ５ｃであったとする。この周期
に対応するカラン）ｍは本来９８２０６であるが、カウ
ンタ及びレジスタのビット数は１６ビツトであるので、
Ａ−８＝３２６７０、Ａ−Ｂ−に＝＝９２６ （ｍｏｄ
２ ）で、さらにＸ’Ｆ８００’とのアンドをとる
とＣ＝１ 。
ｌルス周期が１６．３９ｍ５ｅｃでありなとすれば、Ａ
−Ｂ−に＝４４８で、同様にＸ’Ｆ８００’とアンドｔ
とると、Ｃ＝１．Ｎ＝０．２＝１となり、レジスタ５人
には ［１１＊本本００１１１００００００ Ｊが出力され、
ＡＦＣ信号Ｈ４８８の数値に比例したパルス幅変調波が
得られる。この変調波の周波数はｆＣＫτ２ −９５９
Ｈ瓢であり、これをループフィルタに通すと直流成分が
得られ、これがモータのドライブ回路に制御電圧として
加えられるＯ さらに回路の正確な動作全得るために次のような手段全
般けられる。例えばモータの回転が１０Ｈｚ、夕、り・
９ルス周期５０．０ｍｍ５ｃであったとする。この周期
に対応するカラン）ｍは本来９８２０６であるが、カウ
ンタ及びレジスタのビット数は１６ビツトであるので、
Ａ−８＝３２６７０、Ａ−Ｂ−に＝＝９２６ （ｍｏｄ
２ ）で、さらにＸ’Ｆ８００’とのアンドをとる
とＣ＝１ 。
８、＝Ｏ，Ｚ＝１となり、ＡＦＣ信号は９２６に対応し
た・ダルス幅変調波となってしまう。
た・ダルス幅変調波となってしまう。
この誤り動作を防止するために、第５図に示すように、
さらにアンド回路６８を加え、タック・母ルス周波数が
カウンタ５７の巡回周波数より大きくならない限り、ア
ンド回路６８１に非導通にするように設定すれば良い＠
夕、り・ｇルス周波数とカウンタ５２の１巡周波数の比
較は、周波数検出器６９によって行なわれる。周波数検
出器６９には巡回カウンタ５７のキャリーと、り、り・
９ルスが入力される０この検出器は、タック／母ルス周
波数が大きいと＊ｈ、７’−タ′１”をシフトするので
、アンド回路６８を゛導通状態とし、キャリー周波数（
カウンタリサイクル周波数が大きいと！Ｉはデータ′０
”をシフトするのでアンド回路６８を非導通状態にする
・このように上記のＡＦＣ信号の正確性を向上すること
ができる。
さらにアンド回路６８を加え、タック・母ルス周波数が
カウンタ５７の巡回周波数より大きくならない限り、ア
ンド回路６８１に非導通にするように設定すれば良い＠
夕、り・ｇルス周波数とカウンタ５２の１巡周波数の比
較は、周波数検出器６９によって行なわれる。周波数検
出器６９には巡回カウンタ５７のキャリーと、り、り・
９ルスが入力される０この検出器は、タック／母ルス周
波数が大きいと＊ｈ、７’−タ′１”をシフトするので
、アンド回路６８を゛導通状態とし、キャリー周波数（
カウンタリサイクル周波数が大きいと！Ｉはデータ′０
”をシフトするのでアンド回路６８を非導通状態にする
・このように上記のＡＦＣ信号の正確性を向上すること
ができる。
上述した説明は、ブロック５０１に関連したＡＦＣ動作
についてであったが、他のブロックについても、プログ
ラムによって時分割的に演算処理がなされる。このため
、演算処理＠５０Ｅ＃′ｉ１ブロックであっても、各種
の目的の操作量を得ることができ、回路の簡略化ができ
る＠またこの場合演算処理部においては、フラッグを利
用して条件判別も行うので、回路の簡略化を一層効果的
にする０さらにまた、第５図に示した周波数検出器とア
ンド回路を設けることによって、条件判別の正確さを向
上できる・上述したようにこの発明は、回路構造を簡素
化し得、しかも条件判断処理を正確なものとし得るデジ
タルサーが方式を提供することができる。
についてであったが、他のブロックについても、プログ
ラムによって時分割的に演算処理がなされる。このため
、演算処理＠５０Ｅ＃′ｉ１ブロックであっても、各種
の目的の操作量を得ることができ、回路の簡略化ができ
る＠またこの場合演算処理部においては、フラッグを利
用して条件判別も行うので、回路の簡略化を一層効果的
にする０さらにまた、第５図に示した周波数検出器とア
ンド回路を設けることによって、条件判別の正確さを向
上できる・上述したようにこの発明は、回路構造を簡素
化し得、しかも条件判断処理を正確なものとし得るデジ
タルサーが方式を提供することができる。
第１図、第２図は従来のデジタルサー？方式におけるサ
ンブリング手段と演算及び条件判別手段１示す回路図、
第３図は従来のデノタルサーがシステムの構成図、第４
図はこの発明の一実施例を示すシステム構成図、第５図
はこの発明の要部を示す回路構成図である。 ＪＡ、２Ａ・・・第１．第２のラッチ回路、５Ａ・・・
レジスタ、６Ａ・・・フンノ！レータ、７人・フリッグ
フロ、プ回路、８Ａ、９Ａ・・・ナンド回路、６１・・
・アキュームレータレジスタ、６２・・・アキュームレ
ータ、６４・・・コンディジ、ンコードレノスタ、６５
・・・ノア回路、６６・・・アンド回路、６１・・・オ
ア回路、６８・・・アンド回路、６９・・・周波数検出
器。 出願人代理人 弁理士 鈴 江 武 彦 。 第２図
ンブリング手段と演算及び条件判別手段１示す回路図、
第３図は従来のデノタルサーがシステムの構成図、第４
図はこの発明の一実施例を示すシステム構成図、第５図
はこの発明の要部を示す回路構成図である。 ＪＡ、２Ａ・・・第１．第２のラッチ回路、５Ａ・・・
レジスタ、６Ａ・・・フンノ！レータ、７人・フリッグ
フロ、プ回路、８Ａ、９Ａ・・・ナンド回路、６１・・
・アキュームレータレジスタ、６２・・・アキュームレ
ータ、６４・・・コンディジ、ンコードレノスタ、６５
・・・ノア回路、６６・・・アンド回路、６１・・・オ
ア回路、６８・・・アンド回路、６９・・・周波数検出
器。 出願人代理人 弁理士 鈴 江 武 彦 。 第２図
Claims (1)
- り０．クツ臂ルスをカウントする巡回カウンタと、第１
のノ臂ルスにて前記巡回カウンタのカラン）値を保持す
る第１のう、子回路と、第２の／ｆルスにで第１のう、
子回路の内容を保持する第２のラッチ回路と、前記第１
．第２のラッチ回路の内容の差を演算し第１の結果を得
る第１の演算手段と、第１の結果と予しめ定められた定
数との差を演算して第２の結果ｔ”得る第２の演算手段
と、第２の結果ＯＷｋ値に比例した・やルスｉＩスルス
を出力するノナルス輸変調手段とを具備したデジタルサ
ーが方式において、上記第２の結果と、条件判別のため
の一定数との論理積をとったときのキャリアウドを示す
フラッグ（Ｃ）、全ピ、ト零を示すフラッグ（Ｚ）を保
持し、上記・中ルス幅変関手段の出力を導出することの
できる第１０ナンド回路と、こ０１１１１ｉ１のナンド
回路の出力を導出することので龜る第２０ナンド回路と
をそれぞれ、Ｃ−２とＣ−２＋で・ｉの条件で導通ある
いは非導通制御するようにし念ことを特徴とするデジタ
ルサーが方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139338A JPS5840602A (ja) | 1981-09-04 | 1981-09-04 | デジタルサ−ボ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139338A JPS5840602A (ja) | 1981-09-04 | 1981-09-04 | デジタルサ−ボ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840602A true JPS5840602A (ja) | 1983-03-09 |
| JPH0514282B2 JPH0514282B2 (ja) | 1993-02-24 |
Family
ID=15242994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139338A Granted JPS5840602A (ja) | 1981-09-04 | 1981-09-04 | デジタルサ−ボ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111279A (ja) * | 1988-10-19 | 1990-04-24 | Matsushita Electric Ind Co Ltd | サーボ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447610A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Digital servo apparatus |
| JPS5574601A (en) * | 1978-11-27 | 1980-06-05 | Gen Motors Corp | Engine control unit |
-
1981
- 1981-09-04 JP JP56139338A patent/JPS5840602A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447610A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Digital servo apparatus |
| JPS5574601A (en) * | 1978-11-27 | 1980-06-05 | Gen Motors Corp | Engine control unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111279A (ja) * | 1988-10-19 | 1990-04-24 | Matsushita Electric Ind Co Ltd | サーボ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514282B2 (ja) | 1993-02-24 |
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