KR900002002B1 - 디지탈 시간차 계측장치 - Google Patents

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가부시끼가이샤 도시바
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Abstract

내용 없음.

Description

디지탈 시간차 계측장치
제1도는 본 발명이 적용할 수 잇는 VTR의 서보(servo)계의 개요를 나타낸 블록도.
제2도는 본 발명의 한 실시예를 나타낸 블록도.
제3도 a-g는 제2도의 실시예의 동작을 설명하는 타이밍 챠트(timing chart).
제4도는 본 발명의 다른 실시예를 나타낸 블록도.
제5도는 본 발명의 또다른 실시예를 나타낸 블록도.
제6도 a-y는 제5도의 실시예의 동작을 설명하는 타이밍 챠트.
제7-11도는 제5도의 실시예의 CPU가 실행하는 순서를 예시한 플로우 챠트(flow chart).
제12도는 제2도중의 웨이팅 회로(weighting circuits)(82)(96)의 중앙부를 예시한 블록도.
제13도는 제4도의 실시예에 있어서 각 부 신호의 타이밍 관계를 나타낸 도면.
본 발명은 비디오 테이프 레코더의 디지털 서보회로 등에 유효한 디지털 시간차 계측장치에 관한 것이다.
여러개의 들어오는 펄스 사이의 시간차를 병렬로 디지털 계측하는 장치의 대표예로서 비디오 테이프 레코더(이하 VTR이라 칭함)의 디지털 서보 장치가 있다.
제1도는 VTR 서보 장치의 개략적인 블록이다. VTR의 서보계에서는 일반적으로 두개의 모우터 즉 회전비디오 헤드용의 드럼 모우터(11) 및 캡스턴 모우터(21)가 제어된다.
각각의 모우터(11)(21)의 모우터 회전축에 대향해서 각각 주파수 발생기(12)(22)가 설치되어 있다.
각 주파수 발생기(12)(22)의 출력은 각각 파형 정형회로 (13)(23)에 입력된다.
이들의 회로(12)(23)의 출력 HFD, CFD는 주파수 검파기(14)(24)로 공급된다.
주파수 검파기(14)의 출력은 가산기(15)를 거쳐서 모우터(11)의 구동회로로 귀환된다.
이 가산기(15)의 출력이 증폭기(16)에서 증폭되어 드럼 모우터(11)를 구동한다.
또한 주파수 검파기(24)의 출력은 가산기(25)를 거쳐서 모우터(21)의 구동회로로 귀환된다.
이 가산기(25)의 출력이 증폭기(26)에서 증폭되어 캡스턴 모우터(21)를 구동한다.
전술한 두개의 귀환 루우프는 각 모우터(11)(21)의 회전 주파수 제어계를 구성하는 것이며 각 모우터(11)(21)의 회전 주파수(또는 회전 속도)를 일정하게 유지하도록 작용한다.
한편, 각 모우터(11)(21)의 회전 위상 제어계는 다음과 같이 구성된다.
드럼 모우터(11)쪽에 관해서는 비디오 헤드의 회전위상을 나타내는 신호가 헤드 드럼 위상 발생기(17)에서 검출되고 이 검출된 신호가 파형 정형회로 (18)에서 파형 정형된다.
파형 정형회로(18)의 출력 HPD는 위상검파기(19)에 있어서 헤드 드럼 기준신호 HREF와 위상 비교된다.
그리고 그들의 위상 오차성분이 가산기(15)에서 검파기(14)의 출력과 합성되며 또한, 증폭기(16)에서 증폭되어서 드럼 모우터(11)의 구동신호로 된다.
이것으로 인해서 회전 비디오 헤드의 회전 위상은 헤드 드럼 기준신호 HREF에 위상 록(lock)된다.
캡스턴 모우터(21)쪽에 관해서는 전술한 주파수 발생기(22)의 출력이 파형 정형회로(23)에서 파형 정형된 다음 이 파형 정형 출력은 분기되어 분주기(分周器)(27)로 입력되어 분주된다.
분주기(27)의 분주 출력은 VTR기록시 스위치(28)의 컨덕트(Conduct)(R)를 통하며 또한 위상 검파기를 거쳐서 모우터(21)의 구동회로 귀환되어 탭스턴 기준신호 CREE와 위상 비교된다.
그리고 이 비교결과에 의한 그들의 위상오차 성분은 전술한 가산기(25)에 입력되고 이 위상 오차 성분과 전술한 AFC 검출기(24)의 출력과의 합계가 전술한 바와 같이 증폭기(26)에서 증폭되어 캡스턴 모우터(21)의 구동신호로 된다.
이것으로 인해서 캡스턴 모우터(21)의 회전위상은 캡스턴 기준신호 CREE(전술한 HREF 상당)에 위상 록된다.
VTR기록시에는 주파수 발생기(22)의 출력이 캡스턴 모우터(21)의 회전 위상 제어에 이용되지만, VTR재생시에는 스위치(28)가 접점(P)쪽으로 전환된다.
그리고 제어헤더(32)의 출력을 파형 정형회로(33)에서 파형 정형한 신호 CPD가 전술한 위상 검파기(29)에 인가되며, 전술한 캡스턴 모우터921)의 위상제어에 사용된다.
제어헤드(32)는 캡스턴(30)에 의해서 주행 구동되는 테이프(31)로부터 제어 펄스를 재생하고 있다.
따라서 VTR재생시에는 테이프 주행위치(드럼의 회전 헤드의 위치에 대한 위상)가 캡스턴 기준신호 CREF에 위상 록 한다.
다음에 전술한 헤드 드럼 기준신호 HREF와 캡스턴 기준신호 CREF의 발생장치를 설명하기로 한다.
입력단자(40)에는 비디오 신호로부터 분리된 수직 동기 신호가 공급된다. VTR 기록시에는 기록 비디오 신호로부터 분리된 수직동기 신호가 스위치(41)를 거쳐서 기준 신호 발생기(42)로 공급된다.
기준신호 발생기(42)는 수직 동기 신호에 동기된 신호를 발생한다.
이 신호는 1/2 분주기(43)에서 분주되며 헤드 드럼 기준신호 HREF 및 캡스턴 기준신호 CREE로서 이용된다. VTR 재생시에는 스위치(41)는 OFF된다. 그렇게 되면 기준신호 발생기(42)는 단자(40)로 부터의 수직동기 신호와 독립되어 이 동기신호와 같은 일정한 주파수의 발진신호를 출력한다.
이 신호는 헤드 드럼 기준신호 HREF로서 사용되는 동시에 트래킹(tracking) 조정용의 지연회로(45)로 공급된다.
그리고 지연회로(45)의 출력이 스위치(44)의 접점(P)을 통해서 캡스턴 기준신호 CREF로서 끄집어 내게 된다.
지연회로(45)가 필요한 이유는 비디오 헤드 드럼, 캡스턴 및 제어헤드와의 기계적인 위치가 VTR에 따라서 다를 경우가 있으므로, 지연량의 조정에 의한 추적 조정을 하기 때문이다.
전술한 바와 같이 VTR 서보 장치에서는 예를 들면 기록시에는 VHS 방식 규격과 같은 비디오 카세트 레코더의 규격에 맞는 기록 패턴을 확보하고 재생시에는 기록된 패턴을 충실하게 회전 비디오 헤드가 트레이스(trace) 하도록 시스템 제어가 이루어지고 있다.
전술한 회로 시스템에 대해서 디지털 계측장치를 적용하려고 하면 기준신호 발생기(42), 드럼쪽의 주파수 검파기(14) 및 위상 검파기(19)와 캡스턴 쪽의 주파수 검파기(24) 및 위상 검파기(29)의 각 위치에 디지털 계측장치를 설치할 필요가 있으므로 회로 규모가 증대된다.
즉 전술한 각 위치에서는 카운터(Counter)가 필요하게 되므로 적어도 5개의 독립된 카운터를 필요로 한다.
또한 네 개의 검파기(14, 19, 24, 29)에는 각각 적어도 하나의 래치(latch) 회로가 필요하게 된다.
이와 같이 단지 여러개의 디지털 계측기를 그 주변 회로와 함께 각 부에 적용하게 되면 회로 규모가 증대된다.
이와 같은 회로 규모 증대를 억제하기 위해서 중요한 카운터 수를 저감할 수 있는 지티털 서보 방식이 제안되어 있다.
디지털 서보 장치에 의하게 되면 순회 카운터가 시계의 구실을 하게 되므로 래치 펄스가 들어와서 커운터 내용을 래치할때에 이 카운터의 카운트 동작을 멈출수는 없다.
따라서 이 카운터의 동작 속도는 래치 펄스로 인한 래치시간이 확보될 수 있는 것이 아니면 안되며 또한, 카운트 동작과 래치동작이 동기된 방식이어야 할 필요가 있게 된다.
이와 같은 사실은 동작의 마진(margin)을 고려할 때 카운터의 동작속도에 그다지 여유를 가질수 없다는 계약이 생기게 된다.
또한 충분한 동작의 여유를 얻으려고 하게 되면 카운터를 구성하는 회로 소자수의 증대가 생기게 된다.
또한 전술한 방식으로 역시 래치 회로의 수가 많게되면 카운터를 주로 사용한 우위성(회로 규모 축소)이 희박해 지게 된다.
본 발명은 전술한 사정에 비추어서 이루워진 것으로서 하나의 메인카운터를 기본으로 해서 여러개의 들어오는 펄스의 시간차를 병렬 처리하는 시스템에 있어서 카운터의 동작상의 여유도를 향상시키는 동시에 회로규모의 실질적인 축소를 할 수 있는 디지털 시간차 계측장치를 제공하는 목적이 있다.
본 발명은 한개의 메인 카운터(73)와 여러개의 다른 펄스(HREF, HFD, HPD)가 들어올때 마다 전술한 메인 커운터의 카운트 내용을 래치하는 여러개의 래치 회로가 있으며 시간차 계측을 실행해야 할 임의의 두개의 펄스에 상당하는 내용의 한편을 다른 편으로부터 빼줌(-)으로써 전술한 임의의 두개의 펄스 시간차를 계측하는 장치이다.
이 장치는 다음의 장치를 포함하게 된다. 즉 소정된 펄스가 들어올때에, 메인 카운터의 카운트 내용을 래치하기 전에 메인 카운터의 카운트 동작을 멈추게 되면 시간차 계측해야할 두개의 펄스의 시간차 내에 전술한 메인 카운터가 멈춤동작을 하였는지 기억하는 회로와 전술한 래치내용과 전술한 메인 카운터의 내용을 빼줌으로써 시간 계측치를 얻을때에 전술한 카운터 정지 회수 기억 정보에 따라서 카운트 정지 시간에 상당하는 양만큼 시간 계측치를 보정하는 회로를 포함하게 된다.
이로 인하여 전술한 메인 카운터의 동작여유를 향상시키며 또한 전체의 회로 규모를 작게하는 것이다.
이하 본 발명의 실시예를 도면을 참조하여 하면서 설명하기로 한다.
제2도는 본 발명을 VTR의 서보장치에 적용한 실시예이며 드럼 모우터의 서보회로를 나타내고 있다.
드럼 모우터를 제어하기 위해서 자동위상 제어(APC)계(50)에는 헤드 드럼 기준신호 HREF와 헤드 드럼 위상신호 HPD가 필요하게 된다.
또한 자동 주파수 제어(AFC)제(60)에 있어서는 헤드 드럼 주파수 신호 HPD의 시간간격(주기)을 계측할 필요가 있다.
이하 제2도의 회로를 상세하게 설명하기로 한다. 메인 카운터(73)는 입력단자(71)로부터 AND게이트(72)를 거쳐서 공급되는 클럭펄스(이하 클럭이라 약칭함) CKP를 계수하는 것이지만 AND 게이트(72)를 게이트 펄스(E79)에 의해서 개폐 제어함으로써 클럭 CKP가 메인카운터(73)로 공급되는 것을 정지시킬 수도 있다.
메인 카운터(73)의 카운트 내용 D73은 APC계(50)의 래치회로(100) 및 연산기(101)의 각각 제1입력단에 공급되는 동시에 APC계(60)의 래치회로(200) 및 연산기(201)의 각각 제1입력단에 공급된다.
헤드 드럼 기준신호 HREF는 입력단자(74)를 거쳐서 OR 게이트(75)로 공급되는 동시에 지연기(76)를 거쳐서 ADC계(50)의 래치회로(100)로 래치펄스 E76으로서 공급된다. OR게이트(75)의 출력 E75는 리세트(Reset) 플립플롭(RS-FF)(79)의 리세트 입력단으로 공급된다.
RS-FF(79)가 리세트 되면 AND 게이트(72)에는 카운트 정지신호(게이트 펄스) E79가 입려되며 클럭 CKP의 통과를 금지한다.
따라서 클럭 CKP가 메인 카운터(73)로 공급되는 것이 금지된다.
그러나 헤드 드럼 기준신호 HREF는 지연기(76)(77) 및 OR게이트(78)를 거쳐서 세트 펄스 E78로 되어서 RS-FF(79)의 세트 입력단으로 공급되므로 헤드 드럼 기준신호 HREF가 소멸된 다음 지연기(76)(77)의 지연시간 경과후에 AND게이트(72)가 열리며 메인 카운터(73)에는 재차 클럭 CKP가 공급되도록 된다.
전술한 동작 기간을 타이밍 챠트상으로 나타내면 제3a-3e도의 시점 t1에서 t2까지에 해당한다. 즉 래치회로(100)에는 메인 카운터(73)가 일시적으로 클럭 CKP의 계수를 정지하는 직전까지 (시점 t1)의 카운트치(NR)가 래치된다.
시점 t1으로부터 t2의 사이로 서부(sub) 카운터(81)는 지연기(76)의 출력으로 크리어(clear)된다
이 서브 카운터(81)의 카운트치 E81은 RS-FF(79)의 Q CNFFUR E79가 들어올 때 마다 증대된다.
그런데 OR게이트(75)에는 입력단자(83)로 공급되는 헤드 드럼 위상신호 HPD 및 입력단자(91)로 공급되는 헤드 드럼 주파수 신호 HFD도 도입된다.
현재 헤드 드럼 주파수 신호 HFD가 입력됐을 경우를 생각하면, OR게이트(75)로부터 리세트 펄스 E75가 출력되며 RS-FF(79)가 리세트 되며 메인 카운터(73)로의 클럭 CKP의 입력이 정지된다.
그러나 헤드 드럼의 주파수 신호 HFD는 지연기(92)(93)(94)를 거쳐서 OR게이트(78)에도 더하여 진다.
이로인해 지연기(92)(93)(94)의 지연시간 경과후에 RS-FF(79)는 재차 세트되며 메인 카운터(73)의 클럭 CKP의 카운트가 재개된다.
이 타이밍은 제3a-3e도의 시점 t3로부터 t4까지으 기간에 해당한다.
이상의 동작에서 RS-FF(79)가 1회 리세트 세트 동작을 하였으므로 서브 카운터(81)는 시점 t4에서 카운트 업 된다.
한편 지연기(93)의 출력 E93은 AFC계(60)의 래치회로(200)의 래치펄스로서 사용되는 동시에 서브 카운터(95)의 크리어 펄스로서도 사용된다. 이 서브 카운터(95)도 RS-FF(79)의 Q출력을 E79가 클럭 신호로서 입력되며 그것이 들어올때에 카운트 업 된다.
이 서브 카운터(95)의 카운트치 E95는 웨이팅(Weghting)회로(96)에 의해서 웨이팅 되고 웨이팅된 값 D96은 연산기(201)로 부여된다.
이 연산기(201)에 있어서 메인 카운터(73)의 카운트치 D73으로부터 먼저 래치회로(200)에 래치된 메인 카운터(73)의 카운트치 D200을 뺀것에 웨이팅 값 D96이 가산된다.
헤드 드럼 주파수 신호 HFD는 지연기(92)를 거쳐서 AFC계(60)의 별도의 래치회로(202)에 래치펄스 E92로서 공급된다.
이 래치회로(202)는 연산기(201)의 출력을 래치 펄스 E92에 의해서 래치된다.
전술한 바와 같이 래치동작 및 카운터 동작이 이뤄진 다음 제3b도의 시점 t5에서 입력단자(83)에 헤드 드럼 위상신호 HPD가 입력되었다고 하면, 이 헤드 드럼 위상신호 HPD는 OR게이트 (75)로 공급되는 동시에 지연기(84) 및 지연기(85)를 거쳐서 OR게이트(78)에도 공급된다.
따라서 헤드 드럼 위상신호 HPD가 입력되었을 경우에도 지연기(84) 및 지연기(85)의 지연시간 경과후의 시점 t6에서 서브 카운터(81)에 클럭 신호로서 입력되는 RS-FF(79)의 Q출력 E79가 들어며 이 서브 카운터(81)가 카운트 업 된다. 또한 서브 카운터(95)로 시점 t6에서 동일하게 카운트 업 된다.
헤드 드럼 위상신호 HPD는 지연기(84)를 거쳐서 APC계(50)의 별개의 래치회로(102)에 래치회로 펄스 E84로서 공급된다.
이 래치회로(102)는 연산기(101)의 출력을 래치펄스 E84에 의해서 래치한다.
연산기(101)는 메인 카운터(73)의 카운트치(D73)로부터 먼저 래치회로(100)에 래치된 메인 카운터(73)의 카운트치 D100(NR)을 감산한다.
그 감산 결과에 대해서 서브 카운터(81)의 카운트 값 E81에 웨이팅치 D82(제3a-3g도의 예에서 D82=3*N1)를 가산한다.
이 웨이팅은 웨이팅 회로(82)에 의해서 이루어지며 래치회로(102)에 래치된 값이 APC에 사용되는 시간차를 나타낸다.
제3a-3g도의 시점 t1으로부터 t5까지는 래치회로(102)에 APC용의 데이터를 1회 격납(檄納)하는 시퀀스(sequence)를 나타내고 있다.
APC용의 데이터를 얻으려면 헤드 드럼 기준신호 HREF와 헤드 드럼 위상신호 HPD의 시간차를 계측하는 것이지만 본 회로에 있어서는 메인 카운터(73)의 카운트 동작의 중단 또는 정지 기간이 여러번 있게된다(제3a-3g도의 예에서는 시점 t1-t5)의 기간에 3회 존재한다. 이 회수는 서브 카운터(81)에 의해서 계측되어 있다. 본래 메인 카운터(73)가 연속해서 클럭CKP를 계수 하게 되면 NP-NP의 연산만으로 시간차를 알 수 있다.
그러나 전술한 바와 같이 메인 카운터(73)의 카운트 없은 3회 정지되어 있으므로 이 정지기간의 클럭수를 보상해줄 필요가 있다.
보상해야 할 클럭수는 지연기 (76)(77)(84)(85)(92)(93)(94)의 지연양으로부터 전술한 정지기간을 미리 알고 있으므로 용이하게 계산할 수 있다.
이 계산에 의해서 얻어진 클럭수치를 보상하기 위하여 서브 카운터(81)의 카운트 치E81에 대하여 웨이팅이 이뤄진다.
제3a-3g도의 시점 t7로부터 t11사이는 AFC계(60)에 있어서 래치회로(202)가 AFC용의 데이터를 1회 얻은 시퀀스를 나타내고 있다.
시점 t7의 직후에 래치회로(200)는 메인 카운터(73)의 카운트치 D73(시점 t7의 것)을 래치한다.
시점 t7로부터 t8의 기간에서는 메인 카운터(73)의 카운트는 진행되지 않는다.
또한 시점 t9-t10사이는 헤드 드럼 기준신호 HREF가 존재하였으므로 메인카운터(73)으 카운트가 정지된다.
그리고 시점 t11에서는 재차 메인 카운터(73)의 카운트치가 래치회로(200)에 래치된다.
이때 메인 카운터(73)의 카운트치 D73(NF2)와 먼저 래치하고 있던 래치회로(200)의 값 D200(NF1)은 연산기(201)로 공급된다.
연산기(201)에 있어서는 래치회로(200)로부터의 데이터 D200(NF1)과 메인 카운터(73)의 카운트치 D73(NF2)과 서브 카운터(95)의 카운트치 E95에 웨이팅 회로(96)에서 뭬이팅을 행한 데이터 D96(2*N2)을 사용한 연산이 이루어진다.
제3a-3g도의 t7-t11에 도시된 예에서는 서브 카운터(95)의 카운트치 E95는 2로 되어있다.
이것은 메인 카운터(73)가 시점 t7-t8사이 및 t9-t10사이의 2회 카운트를 정지한 것을 나타내고 있다.
따라서 이 정지기간에 존재(계수)해야 할 클럭 CKP의 수와 서브 카운터(95)의 카운트치 2(정지횟수)로 부터 환산되며 그 환산치 D96(2*N2)이 웨이팅 회로(96)로부터 출력된다.
연산기(201)는 NF2-NF1+2*N2의 연산을 한다.
이와 같은 사실은 헤드드럼 주파수 신호 HFD의 시간 간격(주기)을 클러 CKP의 수를 사용해서 시간 계측한 것에 상당한다.
이 게측치는 시점 t11-t12의 사이에 래치펄스 E92에 의해서 래치회로(202)로 래치된다.
이 래치회로(202)로 래치된 값이 AFC에 사용하는 시간차를 나타낸다.
전술한 바와 같이 본 발명의 장치에서는 플립 플롭 지연기 등에 의해서 구성되는 시퀀스 회로에 의해서 헤드 드럼 기준신호 HREF, 헤드 드럼 위상신호 HPD, 헤드 드럼 주파수 신호 HFD등의 들어오는 펄스가 있을때마다 메인 카운터(73)의 일정 기간 정지시키도록 하고 있다.
이로 인해서 메인 카운터(73)의 리플(ripple) 지연 기간만큼만 늦어지게 해서 래치회로(100), (200)에 데이터를 래치할 수 있으므로 카운트 동작 및 래치동작에 여유가 생긴다.
따라서 비교적 고가의 동기형 카운터를 사용하지 않더라도 저렴한 비동기 순회 카운터를 메인 카운터(73)로써 사용할 수 있다.
또한 종래보다는 래치회로의 수가 감소되어 있고, 그러나 한편으로 본 발명에서는 지연기, 서브 카운터를 필요로 하지만 이들은 취급 비트(bit)수가 적은 간단한 것이므로 시스템 전체의 회로 규모는 매우 저감된다.
또한 시스템의 특성(회로 정수, 클럭주파수 등)이 결정되어 지게 되면 측정해야할 펄스의 사이의 펄스수는 사전에 알게 되므로 소정된 수를 보정 데이터(웨이팅 출력)로서 사용할 수 있다.
따라서 웨이팅 회로(82)(96)는 반드시 승산기를 사용할 필요는 없다.
그러나 동작상의 융통성을 같게하기 위해서는 승산회로를 웨이팅 회로에 사용하는 편이 편리하다. 또한 웨이팅 회로(82)(96)는 제12도에 나타낸 바와 같이 서브 카운터(81) 또는 서브 카운터(95)의 카운터치로부터 어드레스(address) 신호를 만들어내는 어드레스 카운터와 이 어드레스 카운터의 카운트 치에서 어드레스 지정되는 ROM에 의해서 구성할 수 잇다
전술한 설명은 드럼 모우터의 서보 회로를 나타내었으나 동일한 메인 카운터(73)의 출력을 이용해서 캡스탄 모우터의 APC, AFC계에 본 발명을 적용할 수 있는 것은 물론이다.
이상 설명한 바와 같이 본 발명은 카운터의 동작 여유를 확보하는 동시에 회로규모의 축소를 얻는 디지털 시간차 계측장치를 제공할 수 있다.
제4도는 본 발명의 다른 실시예를 나타낸다.
제2도의 실시예에서는 메인 카운터(73)의 카운터 정지 중에 헤드 드럼 기준신호 HREF, 헤드 드러 위상 신호 HPD 또는 헤드 드럼 주파수 신호 HFD가 발생하게 되면 웨이팅 된 보상치 D82또는 D96에 오차가 생기는 결점이 있다.
이 결점을 해결하는 것이 제4도의 실지예이다. 더구나 제2도와 공통되는 부분에는 공통의 참조 부호를 붙임으로써 중복설명을 피하고자 한다.
제4도에 있어서도 헤드드럼 주파수 신호 HFD는 D단자 레벨이 ＂1＂인 D형 플립 플롭(D-FF)(401)을 클럭한다.
D-FF(401)은 AND게이트(402)의 출력으로 클리어 되며 헤드 드럼 주파수 신호 HFD로 클럭되었을 때에 그 Q출력을 AND게이트(403)의 제 1입력단으로 부여한다.
동일하게 헤드 드럼 기준신호 HREF 및 헤드 드럼 위상신호 HPD는 각각 D단자 레벨 ＂1＂인 D-FF(404) 및 D-FF(407)을 클럭한다.
D-FF(404) 및 D-FF(407)은 각각 게이트(405) 및 AND게이트(408)의 출력으로 크리어 된다.
D-FF(404)는 헤드 드럼 기준신호 HREF로 클리어되었을때에 그 Q출력을 AND게이트(406)의 제1입력단자로 부여하며 D-FF(407)은 헤드 드럼 위상신호 HPD로 클러되었을때에 그 Q출력을 AND게이트(409)의 제1입력단자로 부여한다.
AND게이트 (402)(405)(408)의 제1입력단자에는 RS-FF(97)의 Q출력 E79(메인 카운터(73)의 카운트 중단용 게이트 펄스)가 입력된다. AND게이트(402) 및 AND게이트(403)의 제 2입력단에는 3-비트 순회카운터(411)의 제1비트 Q1출력이 부여된다.
동일하게 AND게이트(405) 및 (406)의 제2입력단에는 카운터(411)의 제2비트 Q2출력이 부여되어 AND게이트(408) 및 AND게이트(409)의 제2입력단에는 카운터(411)의 제3비트 Q3출력이 부여된다.
카운터(411)는 AND게이트(410)을 거쳐서 클럭 CKP 에 의해서 클럭된다.
이 AND게이트(410)의 개폐 및 카운터(411)의 크리어는 RS-FF(79)의 Q출력 E79에 의해서 이루어진다.
AND게이트(403)(406)(409)의 각각의 출력 E403, E406, E409는 제2도의 헤드드럼 주파수 신호 HPD, 헤드드럼 기준신호 HREF, 헤드 드럼 위상신호 HPD 대응하는 것으로서 OR게이트(75)를 거쳐서 RS-FF(79)의 리세트 입력단 R로 부여된다.
제4도의 회로요소(401-411)는 제2도에는 없는 것으로서 이들의 회로요소의 작용에 의해서 RS-FF(79)의 리세트가 헤드 드럼 주파수 신호 HFD, 헤드 드럼 기준신호 FREE, 헤드 드럼 위상신호 HPD 중의 둘 또는 셋에 의해서 동시에 이루어지는 것을 방지한다.
AND게이트(403)의 출력 E403은 의 세트입력단 S로 부여된다.
이 출력 E403은 지연기(92)에 의해서 지연되며 그 지연 출력 E92은 RS-FF(412)의 리세트 입력단 R로 부여된다. RS-FF(412)의 Q출력은 AND게이트(417)의 제1입력단으로 부여된다.
AND게이트(417)의 L제2입력단에는 클럭 CKP가 입력된다.
게이트(417)는 RS-FF(412)가 세트되어있는 동안에만 클럭 CKP를 서브카운터(419)의 클럭 입력단으로 유도한다.
이 사이의 서브 카운터(419)의 카운트치 E419는 AND게이트(403)의 출력 E403에 의해서 OR게이트(75)를 거쳐서 RS-FF(79)가 리세트되며, AND게이트(72)가 폐쇄되어 메인 카운터(73)의 카운트가 중단되어서 부터 지연기(92)의 출력 E92에 의해서 래치회로(202)의 래치가 이루어질때까지의 시간을 나타낸다.
이 카운트치 E419는 시간차 계측치의 보상테이타로서 연산기(201)로 입력된다.
더구나 서브 카운터(419)는 서브 카운터와 함께 래치회로(202)의 래치 종료후 지연기(93)의 출력 E93에 의해서 크리어 된다. AND게이트(406)의 출력 E406은 RS-FF(413)의 세트 입력단 S로 부여된다.
AND게이트(409)의 출력 E449는 RS-FF(414)의 세트입력단 S로 부여된다.
RS-FF(413)은 지연기(76)의 지연출력 E76에 의해서 리세트 되며 RS-FF(414)는 지연기(84)의 지연출력 E84에 의해서 리세트된다. RS-FF(413) 및 RS-FF(414)의 Q출력은 OR게이트(415)를 거쳐서 AND게이트(416)의 제1입력단으로 부여된다.
AND게이트(416)의 제2입력단에는 클럭 CKP가 입력된다.
AND게이트(416)는 RS-FF(413)또는 RS-FF(414)가 세트되어 있는 사이에만 클럭 CKP를 서브 카운터(418)의 클럭 입력으로 유도한다.
이 사이의 서브 카운터(418)은 카운트치 E418은 메인 카운터(73)의 카운트가 중단되어서 부터 래치회로(100) 또는 래치회로(102)의 래치가 이루어질때까지의 시간을 나타낸다.
이 카운트치 E418은 시간차 계측치의 보상 데이터로서 연산기(101)로 입력된다.
더구나 서브 카운터(418)은 서브카운터(81)와 함께 래치회로(100)의 래치와 동시에 (래치 회로치 종료후에) 지연기(76)의 지연출력 E76에 의해서 크리어 된다.
이상의 회로요소(412-419)에 의해서 지연기(76)(84)(92)에 의한 지연시간분이 서브 카운터(418)(419)의 카운트치 E418, E419에 의해서 보상된다.
따라서 제4도의 회로도에 의하면 제3도의 회로보다 고정밀도의 시간차 계측을 실현할 수 있다.
더구나 제4도의 회로에 있어서 각 회로 요소의 신호의 타이밍 관계를 제13도에 나타내었다.
제5도는 본 발명을 마이크로 컴퓨터를 이용해서 구체화하는 경우를 나타낸다.
제6a-6y도는 제3도 실시예의 동작상태의 일례를 나타내는 타이밍 챠트로서 제6a-6c도는 동일한 타임 스케일로 나타내어 있으나 제6D-6Y도의 타임 스케일은 제6a-6c도의 것보다 확대되어 있다.
또한 제7-11도는 제5도의 마이크로 컴퓨터(500)에 적용되는 소프트웨어의 한 예를 나타내는 플로우챠트이다.
제5도에 있어서 헤드 드럼 주파수 신호 HFD(제6a, 6d도)는 RS-FF(501)의 세트입력단 S로 부여된다. RS-FF의 Q출력 FF1A는 최우선 의 인터럽트 지령신호(INT0A)(제6F)도)로서 마이크로 컴퓨터(500)로 부여된다.
또한 이 Q출력 즉 신호 INT0A는 NOR게이트(516)을 거쳐서 AND게이트(72)로 부여된다.
신호 INT0A가 하이레벨 기간중은 메인 카운터(73)의 카운트가 중단된다.
또한 이 INT0A가 RS-FF(504)의 세트입력단 S로 입력되며 그에 의해서 RS-FF(504)는 세트된다.
FS-FF(504)DLM 출력 FF2A(제6h도)는 AND게이트(507)의 제1입력단으로 부여된다.
AND게이트(507)의 제2입력단에는 쿨럭 CKP가 부여된다.
AND게이트(507)는 RS-FF(504)의 Q출력 FF2A가 하이레벨의 사이에만 클럭 CKP를 서브카운터(501)로 부여한다.
서브카운터(501)는 클럭 CKP를 카운트해서 RS-FF(504)의 Q출력 FF2A 의 하이레벨의 기간에 해당한 카운트 치A2A(=NO)(제6h도)를 마이크로 컴퓨터(500)로 부여한다.
서브카운터(510)의 카운트치A2A를 받은 다음 마이크로컴퓨터(500)는 처리 개시 신호 START A(제6f 도)를 RS-FF(504)의 리세트 입력단 R로 부여해서 이것을 리세트한다. (제7도의 ST70)
(제 이것으로 임하여 서브 카운터(510)의 카운트는 정지된다.
이것과 동시에 메인 카운터(73)의 카운트치(A1)이 마이크로 컴퓨터(500)의 RAM(도시하지 않음)의 어드레스 M0로 들어간다. (제7도의 ST71).
그다음 신호 INT0A(제6e도)의 하이레벨 기간 중 메인 카운터(73)의 카운트 중단에 따른 신호 INT0A 의 처리를 한다.
즉 마이크로 마이크로컴퓨터(500)는 자신의 내장 클럭(도시하지않음)을 카운트함으로써 신호 INT0A의 발생으로부터 신호 START A까지의 발생기관(N0)과 신호 를 STARTA의 발생으로 부터 신호 INT0A의 소멸까지의 기간(N1)을 측정하여 이 신호 INT0A 처리로 인한 메인 카운터 중단기간의 보상 데이터 N(=N0+N1=△N)을 산출한다.
여기서 △N은 제2도의 실시예에 있어서의 웨이팅에 상당한다.
데이터 N의 산출후 마이크로 컴퓨터(500)는 처리종료 지령신호 END0A (제6g도)를 발생하고 RS-FF(501)을 리세트 하며 또한 RS-FF(513)를 세트한다(제7도의 ST72).
그렇게 하게되면 RS-FF(513)은 Q출력 FF-3A를 발생하여 이것을 마이크로컴퓨터(500)로 인터럽트 지령 신호 INT1A(제6I도)로서 부여한다.
메인 카운터(73)의 카운트 재개후 이 신호 INT1A에 의해서 마이크로컴퓨터(500)는 헤드 드럼 주파수 신호 HFD에 따른 AFC 처리를 한다(이 AFC 처리기간은 제6i도의 NF 표시되어 있다).
이 AFC처리를 포함하는 신호 INT1A의 인터럽트 처리가 종료하게 되면 마이크로 컴퓨터(500)는 RS-FF(513)의 리세트 입력단 R에 처리 종료 지령신호 END 1A를 부여하는 동시에 서브 카운터(510)에 리세트 신호 RESET A를 부여한다(제6j도).
이하 동일하게 헤드 드럼 위상신호 HPD에 대해서는 RS-FF(502), RS-FF(505), AND게이트(508), 서브 카운터(511), RS-FF(514)에 의해서 신호 INT0B, INT 1B의 인터럽트로 인한 APC처리가 이루어진다(제6K-6Q도, 제S도의 ST80-ST82). (이 APC 처리기간은 제6p도의 NP로 표시되어 있다).
또한 헤드드럼 기준신호 HRED에 대해서는 RS-FF(503), RS-FF(506), AND게이트(509), 서브카운트(512), RS-FF(515)에 의해서 신호 INT0C, INT1C의 인터럽트로 인한 APC의 기준을 정하는 REF처리가 이루어진다(제6r-6x도, 제9도의 ST90-ST92). (이 REF 처리기간은 제6w도의 NP1로 표시되어 있다).
더구나 제5도에 있어서는 RS-FF(501-503)의 Q출력 FF1A-FF1C의 모든 것이 NOR게이트(516)을 거쳐서 게이트 펄스 E79(제6y도)로 되어서 AND게이트(72)의 개폐를 제어하고 있으므로 AFC처리(제6i도), APO처리 (제6p도), REF처리(제6w도)가 이루어지는 것은 신호 INT0A처리(제6e도), 신호 INTO0B(제6e도), 신호 INT0C처리(제6s도)의 어느 것이나 완료되어 RS-FF(501-504)의 모든 것이 리세트된 다음으로 된다. 또한 마이크로 컴퓨터(500)에 대한 인터럽트 우선순위는 여기서는 INT0A＞INT0B＞INT0C＞INT1A＞INT1B＞INT1C로 한다(즉 신호처리용 인터럽트 INT1A-C보다도 메인카운터(73)의 카운트치 A1을 보호하는데 쓰여지는 인터럽트 INT0A-C의 쪽이 우선도가 높다).
마이크로컴퓨터(500)내에 있어서 APC, REF처리(제6K-6X도)가 완료되면 마이크로 컴퓨터(500)는 제6b도, 6c도에 나타낸 바와같은 헤드드럼 기준신호 HREF에 대한 헤드 드럼 위상신호 HPD의 위상차(시간차)를 나타낸 데이터 A3를 APC용의 출력 버퍼 메모리(102)로 보낸다.
또한 AFC처리(제6d-6x도)가 완료되면 마이크로 컴퓨터(500)는 제6a도에 나타낸 바와 같은 헤드 드럼 주파수 신호 HFA의 펄스간격(시간차)를 나타낸 데이터(A4)를 AFC용의 출력 버퍼 메모리(202)로 보낸다.
제10도는 제5도의 마이크로 컴퓨터(500)가 전술한 INT1A의 인터럽트에 의해서 실행하는 AFC처리의 순서를 나타내고 있다.
여기에서 신호 INT1A에 의한 인터럽트 T=T(1)의 시점에 실행되는 것으로 한다.
우선, 서브 카운터(510)의 카운트치 A2와 데이터 N0이 비교된다(ST 100).
만일 A2＞N0이면 (YES), M0+△N+N0-A2(△N=N0+N1)이 시간T(1)를 나타내는 데이터로서 사용된다(ST 101).
M0은 카운터(73)의 카운터값 A1이 메모리되는 (제7도의 ST71) 시점의 어드레스 값을 나타낸다.
△N+N0-A2의 황은 AFC 처리와 다른 처리와 겹쳐지므로서 생기는 것이다. A2≤N0의 경우 (N0) M0이 시간T(1)를 타나내는 데이터로서 사용된다(ST 102).
시간T(1)를 나타내는 데이터가 이와 같이 하여서 얻어진 다음, △T=T(1)-T(0)+N1+A2A(0)+N2가 계산된다(ST 103).
더구나, T(0)는 A2=A2A(0)가 얻어지는 시간(제6h도 참조)을 나타낸다. N1+A2A(0)는 AFC 처리에 의해서 생기는 에러를 나타내며, N2는 AFC처리이외의 처리에 의해서 생기는 다른 에러를 나타낸다.
그리고 AFC 처리를 위한 시간 간격 데이터가 △T로부터 계산되어(ST 104), 계산된 AFC 데이터 A4가 버퍼(202)에 축적된다(ST 104).
이와 같이 해서 AFC 데이터 A4가 얻어질 때 T=T(1)시점에서의 카운터(510)의 카운트값 A2이 마이크로컴퓨터(500)내의 RAM(도시하지않음)의 어드레스 A2A(0)에 메모리되며, T(1)가 T(0)로 교체되어 카운터(73)의 카운트 정지시간 N2의 카운트 치가 0에 리세트되며, 그리고 메인 카운터 인터럽트 시간 N3의 카운트치와 △N의 가산으로 얻어진 값이 새로운 시간치 N3로서 사용된다(ST 106).
헤드 드럼 주파수 신호 HFD의 펄스 간격을 나타낸 시간 간격 데이터 △T가 이와 같이 해서 얻어졌을때 처리 종료 지령신호 END1A가 발생하여(ST 107), 인터럽트 신호 INT1A의 처리가 종료된다.
제11도는 마이크로컴퓨터(500)에 의해서 인터럽트 신호 INT1B에 의해서 실해되는 APC 처리의 경과를 나타낸다.
우선 T=T(2) 시점에서의 서브 카운터(512)의 카운트값 A2C(제6v도 참조)가 데이터 NO와 비교된다(ST110). A2C＞N0이면(YES), M2+△N+N0-A2C가 시간 T(2)을 나타내는 데이터로서 사용된다(ST 111) M2는 카운터(73)의 카운트치 A1가 축적되는 (제9도의 ST 91참조) 시점에서의 어드레스 M2의 값을 나타낸다. A2C≤N0이면(N0), M2가 시간 T(2)를 나타내는 데이터로서 사용된다(ST 112).
계속해서 T=T(3)시점에서의 서브 카운터(511)의 카운트값 A2B(제60도 참조)가 데이터 N0와 비교된다(ST 113). A2B≥N0이면(YES), M1+△N+N0-A2B가 시간T(3)을 나타내는 데이터로서 사용된다(ST114).
M1은 카운터(73)의 카운트값 A1이 메모리되는 (제8도의 ST 81 참조) 시점에서의 어드레스 M1의 값을 나타낸다. M3은 메인 카운터(73)의 카운터 정지시간의 카운트수를 나타낸다.
이 카운트 정지는 APC 처리와는 별도의 처리에 의해서 생긴다. N3의 값은 마이크로컴퓨터(500)으로부터 공급되는 신호 INT0B 또는 INT0C의 수를 카운트 하므로서 얻어진다. A2B≤N0일때는(N0), M1이 시간 T(3)를 나타내는 데이터로서 사용된다 (ST 115). T=T(2) 시점의 헤드 드럼 기준신호 HREF와 T=T(3)시점의 헤드 드럼 위상신호 HPD와의 사이의 시간간격 △T는 전술한 처리경과(sequence)에 의해서 얻어진 시점 T(3) (ST 114 또는 ST115)와 T(2) (ST 111 또는 ST 112)와의 차T(3)-T(2) 및 N1+A2C+N3로 계산된다(ST 116). 여기서 N1+A2는 APC 처리에 의해서 생기는 에러를 나타내며 N3는 APC 처리 이외의 처리에 의해서 생기는 다른 에러를 나타낸다.
그리고 APC 처리를 위한 시간 간격 데이터가 △T로 계산되어(ST 117), 계산된 APC 데이터 A3가 버퍼(102)에 축적된다(ST 118). APC 데이터 A3가 이와 같이 얻어졌을 때 N3가 0으로 세트되어 N2가 N2+△N로 갱신된다(ST 119).
헤드드럼 기준신호 HREF와 헤드드럼 위상신호 HPD와의 사이의 시간간격을 나타내는 데이터 △T를 얻는 OR처리 조작이 완료되었을 때, 처리 종료 지령신호 END1B가 발생되어(ST 120), 인터럽트 INT1B의 처리가 종료된다.
전술한 바와 같이 마이크로컴퓨터를 사용하는 제5도의 실시예에서도 여러신호 펄스(헤드드럼 기준신호 HREF, 등 주파수 신호 HFD 및 등 위상신호 HPD)에 사이의 펄스간격(시간간격)을 단일의 메인 카운터(73)를 사용하는 동일한 방법으로 처리할 수 있다.
메인 카운터(73)의 카운터 시간이 아닌 카운트 인터럽트 기간중에 각종의 데이터 처리를 실행할 수 있으므로 회로의 작용에 비교적 여유를 갖게할 수가 있다.
카운터(73)의 카운터 인터럽트에서 생기는 시간간격 측정치△T의 에러는 각 카운터 인터럽트에 따라서 소프트웨어에서 실행되는 보상조작(제10 및 11도)에 의해서 제거할 수가 있다.

Claims (23)

  1. 디지털 시간차 계측장치에 있어서, (a) 소정된 클럭 신호 CKP 및 게이트 신호 E79에 응답하며, 이 게이트 신호 E79가 부여되었을때는 전술한 클럭신호 CKP의 카운트를 정지하고 이 게이트신호 E79가 없을때에 전술한 클럭신호 CKP를 카운트해서 메인 카운트값 D73을 제공하는 메인 카운터 회로(72,73); (b) 소정된 타이밍 신호(HREF/CREF, HPD/CPD, HFD/CFD)에 응답해서 이들의 타이밍 신호의 어느 하나가 발생되었을때에 전술한 메인 카운터회로(72,73)로 전술한 게이트 신호 E79를 부여하는 게이트 회로(75-79,84-85/92-94); (c) 전술한 메인 카운터 회로(72,73) 및 게이트ㅎ뢰로(76,93)에 결합되고, 전술한게이트 신호 E79에 의해서 전술한 메인 카운터회로(72,73)가 전술한 클럭신호 CKP의 카운트를 정지한 다음의 전술한 메인 카운트 값 D73을 나타낸 메인 카운트 데이터(D100/D200)를 유지하는 래치회로(100/200); (d)전술한 게이트 회로(76,79,73)에 결합되어, 전술한 게이트 신호 E79의 발생회수에 대응한 보상 데이터(D82/D96)를 제공하는 보상회로(81-82/95-96) 및 (e)전술한 메인 카운터 회로(72,73)로 부터의 메인 카운트 값(D73)과 전술한 래치회로(100/200)로부터의 메인 카운트 데이타(D100/D200)와의 차분(差分)과 전술한 보상회로(82/96)로부터의 보상데이타(D82/D96)에서, 전술한 소정된 타이밍 신호(HREF/CREF, HPD/CPD, HFD/CFD)중의 하나(e.g., HREF/CREF)와 다른 하나(e,g., HPD/CPD)와의 사이의 신호간격을 나타낸 시간차 데이터 (APC, AFC)를 검출하는 시간차 검출회로(101-102/201-202)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  2. 제1항에 있어서, 전술한 보상회로(81-82/95-96)는 전술한 게이트 신호(E79)의 발생회로를 카운트해서, 서브 카운트값(E81/E95)을 제공하는 서브 카운터(81/95) 및 전술한 서브 카운트 값(E81/E95)에 소정된 웨이팅을 시행하므로서 이 서브 카운트값(E81/E95)을 전술한 게이트 신호 E79의 발생에 의해서 전술한 메인카운터(73)가 전술한 클럭 CKP의 카운트를 정지하였을 기간에 상당하는 데이터로 변경하여 전술한 보상데이터(D82/D96)를 발생하는 웨이팅 회로(82/96)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  3. 제1항에 있어서, 전술한 시간차 검출회로(101-102/201-202)는 전술한 메인 카운트 값 D73으로부터 전술한 메인 카운트 데이터(D100/D200)를 빼낸 값에 전술한 보상 데이터(D82/D96)를 더해서, 이 더하기 빼기 결과를 제공하는 연산회로(101/201) 및 전술한 게이트 신호 E79의 발생후 그 소멸직전에 전술한 더하기 빼기 결과를 래치해서, 전술한 시간차 데이터(APC, AFC)를 출력하는 래치회로(102/202)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  4. 제2항에 있어서, 전술한 시간차 검출회로(101-102/201-202)는 전술한 메인카운트값 D73으로부터 전술한 메인 카운트 데이터(D100-D200)를 빼낸 값에 전술한 보상 데이터(D82/D96)를 더해서 이 더하기 빼기 결과를 제공하는 연산 회로(101/201) 및 전술한 게이트 신호 E79의 발생후 그 소멸 직전에 전술한 더하기 빼기 결과를 래치해서, 전술한 시간차 데이터(APC, AFC)를 출력하는 래치회로(102/202)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  5. 제1항에 있어서, 전술한 타이밍 신호는 기준타이밍 신호(HREF/CREF)와 비교타이밍 신호 (HPD/CPD)를 포함하며, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준 타이밍 신호(HREF/CREF, 제3a도의 NR)가 발생할 때부터 전술한 비교 타이밍 신호(HPD/CPD, 제3a도의 NR)가 발생할때까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(79,75-78/94-85)를 포함하는 것을 특징으로 하는 디지털 시간차 계측장치.
  6. 제2항에 있어서, 전술한 타이밍 신호는 기준타이밍 신호(HREF/CREF)와 비교 타이밍신호(HPD/CPD)를 포함하며, 전술한 게이트회로(75-79,84/92-85)는 전술한 기준 타이밍 신호(HREF/CREF, 제3a도의 NR)가 발생할때부터 전술한 비교 타이밍 신호(HPD/CPD, 제3a도의 NR)가 발생할 때 까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(79,75-78/84-85)를 포함하는 것을 특징으로 하는 디지털 시간차 계측장치.
  7. 제3항에 있어서, 전술한 타이밍 신호는 기준타이밍 신호 (HREF/CREF)와 비교 타이밍신호(HPD/CPD)를 포함하며, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준타이밍 신호(HREF/CREF, 제3a도의 NR)가 발생할 때부터 전술한 비교타이밍 신호(HPD/CPD, 제3a도의 NR)가 발생할 때 까지의 사이에 전술한 게이트 신호E79를 출력하는 회로(79,75-78/84-85)를 포함하는 것을 특징으로 하는 디지털 시간차 계측장치.
  8. 제1항에 있어서, 전술한 타이밍 신호는 연속해서 발생되는 타이밍 펄스(HFD/CFD)를 포함하며, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 타이밍 펄스(HFD/CFD)중의 하나 (제3c도의 NF1)가 발생할 때부터 그 다음의 하나(제3c도의 NF2)가 발생할 때 까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(79, 75-78/94-85)를 포함하는 것을 특징으로 하는 디지털 시간차 계측장치.
  9. 제2항에 있어서, 전술한 타이밍 신호는 연속해서 발생되는 타이밍 펄스(HFD/CPD)를 포함하며, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 타이밍 펄스(HREF/CPD)중의 하나(제3c도의 NF1)가 발생할때 부터 그 다음의 하나(제3c도의 NF2)가 발생할때까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(79,75,78,84-85/92-94)를 포함하는 것을 특징으로 하는 디지털 시간차 계측장치.
  10. 제3항에 있어서, 전술한 타이밍 신호는 연속해서 발생되는 타이밍 펄스(HFD/CFD)를 포함하며, 전술한 게이트 회로(79,75,78/84-85,92-94)는 전술한 타이밍 펄스(HFD/CFD)중의 하나(제3c도의 NF1)가 발생할때부터 그 다음의 하나(제3c도의 NF2)가 발생할때 까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(79,75,78,84-85/92-94)를 포함하는 것을 특징으로 하는 디지털 시간차 계측 장치.
  11. 제1항에 있어서, 전술한 타이밍 신호는 기준펄스(HREF/CREF)와 위상펄스(HPD/CPD)와 주파수 펄스(HFD/CPD)를 포함하며, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준펄스(HREF/CREF)가 발생할때부터 전술한 위상펄스(HPD/CPD)가 생길때까지의 사이 및 전술한 주파수 펄스(HFD/CFD)의 하나(NF1)가 발생할때부터 그다음의 하나(NF2)가 발생할때까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(75-79,84-85/92-94)가 있는 것을 특징으로 하는 디지털시간차 계측장치.
  12. 제2항에 있어서, 전술한 타이밍 신호는 기준 펄스(HREF/CREF)와 위상펄스(HPD/CPD)와 주파수 펄스(HFD/CFD)를 포함하며, 전술한 게이트 회로(75-79,84-85,92-94)는 전술한 기준 펄스(HREF/CREF)가 발생할때부터 전술한 위상펄스(HPD/CPD)가 생길 때 까지의 사이 및 전술한 주파수 펄스(HFD/CFD)의 하나 (NF1)가 발생할때 부터 그 다음의 하나 (NF2)가 발생할때까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(75-79/84-85/92-94)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  13. 제3항에 있어서, 전술한 타이밍 신호는 기준펄스(HREF/CREF)와 위상펄스(HPD/CPD)와 주파수 펄스(HFD/CFD)를 포함하며, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준펄스(HREF/CREF)가 발생할때부터 전술한 위상펄스(HPD/CPD)가 생길때까지의 사이 및 전술한 주파수 펄스(HFD/CFD)의 하나(NF1)가 발생할때부터 그 다음의 하나(NF2)가 발생할 때 까지의 사이에 전술한 게이트 신호 E79를 출력하는 회로(75-79,84-85/92-94)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  14. 제11항에 있어서, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준펄스(HREF/CREF), 위상펄스(HPD/CPD), 주파펄스(HFD/CFD)중의 두개 이상이 동시에 생겼다고 하더라도, 이들의 펄스(HREF/CREF, HPD/CPD, HFD/CFD)중의 하나에만 응답해서 전술한 게이트 신호 E79를 발생시키고 그 다음 이들의 펄스중의 하나에만 응답해서 전술한 게이트 신호 E79를 소멸시키는 회로(401-411)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  15. 제12항에 있어서, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준 펄스(HREF/CREF), 위상펄스(HPD/CPD), 주파수펄스(HFD/CFD)중의 두개 이상이 동시에 생겼다고 하더라도 이들의 펄스(HREF/CREF, HPD/CPD, HFD/CFD)중의 하나에만 응답해서 전술한 게이트 신호 E79를 소멸시키는 회로(401-411)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  16. 제13항에 있어서, 전술한 게이트 회로(75-79,84-85/92-94)는 전술한 기준펄스(HREF/CREF), 위상펄스HPD/CPD), 주파수펄스(HFD/CFD)중의 두개 이상이 동시에 생겼다고 하더라도 이들의 펄스(HREF/CREF, HPD/CPD, HFD/CFD)중의 하나만 응답해서 전술한 게이트 신호 E79를 발생시키고 그다음 이들의 펄스 중의 하나에만 응답해서 전술한 게이트 신호 E79를 소멸시키는 회로(401-411)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  17. 디지털 시간차 계측장치에 있어서, (a) 소정된 클럭신호 CKP 및 게이트 신호 E79에 응답하여 이 게이트 신호 E79가 생기지 않을때에 전술한 클럭신호 CKP를 카운트해서 메인 커운트값 A1을 출력하는 메인 카운터 회로(72,73); (b) 소정된 타이밍 신호(HREF/CREF, HPD/CPD, HFD/CFD)에 응답하여 이들 타이밍 신호의 어느것 중의 하나가 발생하였을 때에 전술한 게이트 신호 E79를 전술한 메인 카운터 회로(72,73)를 부여하는 게이트 회로(501-503,516) 및 (c) 전술한 게이트 신호 E79의 발생에 의해서 전술한 메인 카운터 회로(72,73)가 전술한 클럭신호 CKP의 카운트를 정지하였을때의 전술한 메인 카운트값과, 전술한 메인 카운터회로(72,73)의 카운트 정지기간 및 카운트정지 회수에 대응한 카운트 정지 데이터(△N, N0-N3, A2 A-A2C)로부터 전술한 타이밍 신호(HREF/CREF, HPD/CPD, HFD/CFD)중의 하나(e,g., HREF/CREF)와 다른 하나 (e,g., HPD/CPD)와의 사이의 신호간격을 나타낸 시간차 데이터(APC, AFC)를 산출하는 시간차 연산회로(500,504-515, 102/202)가 있는 것을 특징으로 하는 디지털 시간차 계측장치..
  18. 디지털 시간차 게측장치에 있어서, (a) 소정된 클럭 CKP를 계수하는 순회카운터(73)와; (b) 소전된 타이밍 펄스(HREF/CREF, HPD/CPD, HFD/CFD)가 들어올때마다 게이트 펄스(E79)를 발생해서 전술한 순회 카운터의 카운터 동작을 일정기간 정지시켜 이 기간 경과후에 전술한 게이트 펄스 E79를 소멸시켜서 재차 그 카운터 동작을 재개시키는 회로(72,75-79,84-85/92-94)와; (c)전술한 타이밍 펄스 중에서 그 펄스 간격을 측정해야할 두개의 타이밍 펄스(HREF/CREF, HPD/CPD)에 관해서 그중 제1의 펄스(HREF/CREF)가 들어왔을때에 정지상태에 있는 전술한 순회 카운터의 카운터 값을 래치하는 제1의 래치회로(100/200)와; (d) 전술한 두개의 타이밍 펄스중 전술한 제1의 펄스(HREF/CREF)에 계속되는 제2의 펄스(HPD/CPD)가 들어오므로서 생기는 전술한 게이트 펄스 E79를 계수하며, 이 계수값(E81, E95)에 웨이팅을 하여서 보정치(D82/D96)를 얻는 보상회로(81-82/95-96) 및 (e) 전술한 순회 카운터(73)의 카운트값(D73 또는 NA), 제1의 래치회로 (100/200)의 값(D100/D200 또는 NB), 전술한 보정치(D82/D96 또는 NX)를 입력하므로 하고, 전술한 제2의 펄스(HPD/CPD)가 들어왔을때에 (NA-NB+NX)의 연산을 실행하여 그 결과를 래치하는 제2의 래치회로(101/102,201/202)가 있는 것을 특징으로 하는 디지털 시간차 계측장치.
  19. 제18항에 있어서, 전술한 두개의 펄스중 제1의 펄스를 비디오 테이프 레코더의 기준 발생기(42)로부터 출력되는 수직 동기 신호에 대응하는 헤드 드럼 기준신호 HREF이며, 제2의 펄스는 비디오 헤드를 회전시키는 드럼모우터(11)의 회전을 검출한 헤드 드럼 위상신호 HPD인 것을 특징으로 하는 디지털 시간차 계측장치.
  20. 제18항에 있어서, 전술한 두개의 펄스는 비디오 테이프 레코더의 비디오 헤드를 회전시키는 드럼모우터(11)의 회전 검출 회로(12-14)로부터 연속적으로 얻어지는 헤드 드럼 주파수신호 HFD인 것을 특징으로 하는 디지털 시간차 계측장치.
  21. 제18항에 있어서 , 전술한 두개의 펄스는 비디오테이프 레코더의 캡스턴 모우터의 회전검출 회로(22,23)로부터 연속적으로 얻어지는 캡스턴모우터 주파수 신호 CFD인 것을 특징으로 하는 디지털 시간차 계측장치.
  22. 제18항에 있어서, 전술한 두개의 펄스 중, 제1의 펄스는 비디오 테이프 레코더의 기준신호 발생기(42)로부터 출력되는 수직 동기 신호와 같은 주파수의 신호를 1/2부누된 캡스턴 기준 신호 CREF이며, 제2의 펄스는 비디오 테이프를 주행시키는 캡스턴 모우터(21)의 회전검출회로(22,23,27)로부터의 캡스턴의 회전 위상을 나타내는 신호 CPD인 것을 특징으로 하는 디지털 시간차 계측장치.
  23. 제18항에 있어서, 전술한 두개의 펄스중, 제1의 펄스는 비디오 테이프 레코더의 기준 신호 발생기(42)로부터 출력시키는 수직 동기 신호와 같은 주파수의 신호를 1/2분주한 캡스턴 기준신호 CREF이며, 제2의 펄스는 비디오 테이프에 기록된 제어 펄스를 재생하는 제어헤드(32)로부터의 출력 CPD인 것을 특징으로 하는 디지털 시간차 계측장치.
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