JPH0797914B2 - 速度位相サ−ボ装置 - Google Patents
速度位相サ−ボ装置Info
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- JPH0797914B2 JPH0797914B2 JP62042274A JP4227487A JPH0797914B2 JP H0797914 B2 JPH0797914 B2 JP H0797914B2 JP 62042274 A JP62042274 A JP 62042274A JP 4227487 A JP4227487 A JP 4227487A JP H0797914 B2 JPH0797914 B2 JP H0797914B2
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は回転体の速度位相サーボ装置に関し、特にビデ
オテープレコーダ（VTR）のキャプスタン及び若しくは
シリンダの速度位相サーボ装置に関する。
オテープレコーダ（VTR）のキャプスタン及び若しくは
シリンダの速度位相サーボ装置に関する。
（ロ） 従来の技術 VTRのモータサーボは、以前はアナログ回路で構成され
ていた。しかし、アナログ回路だと、回路素子の特性が
温度及び経時によって変化し長期安定性の点で問題にな
る。
ていた。しかし、アナログ回路だと、回路素子の特性が
温度及び経時によって変化し長期安定性の点で問題にな
る。
このため、近年のモータサーボ回路は、デジタル回路に
より作成されている。デジタル回路は高安定なクロック
を用いているので、サーボ系の経時変化は少なくなる。
より作成されている。デジタル回路は高安定なクロック
を用いているので、サーボ系の経時変化は少なくなる。
ここで第７図を参照しつつデジタルサーボの一例の概略
を示す。
を示す。
（10）は回転制御される回転体例えばシリンダである。
（12）は回転体（10）の位相情報を示すPGパルス信号を
作成するPGパルス信号発生器である。（14）は回転体
（10）の速度情報を示すFGパルス信号を作成するFGパル
ス信号発生器である。
（12）は回転体（10）の位相情報を示すPGパルス信号を
作成するPGパルス信号発生器である。（14）は回転体
（10）の速度情報を示すFGパルス信号を作成するFGパル
ス信号発生器である。
（16）は位相サーボ回路、（18）は速度サーボ回路であ
る。
る。
位相サーボ回路（16）に於いて、（20）は30Hzの位相基
準信号を発生する位相基準信号発生器であり、この30Hz
の位相基準信号は例えば映像信号の垂直同期信号を1/2
分周して作成しても良い。（22）は位相基準信号により
リセットされる第１カウンタである。第１カウンタ（2
2）はクロック信号発生器（19）からの基準クロック信
号によりカウントアップする。（24）はPGパルス信号入
力時の第１カウンタ（22）の値を記憶する第１メモリで
ある。第１メモリ（24）は第８図に示す様に、PGパルス
信号が入力される度に、第１カウンタ（22）の値
（an-1）（an）（an+1）を記憶する。この値は、第８図
からも解る様に位相基準信号とPGパルス信号との時間差
（TPn-1）（TPn）（TPn+1）に対応する値となってい
る。この時間差は、回転体（10）の回転位相を示してい
る。（26）は比較回路であり、この比較回路（26）は、
第１メモリ（24）の値と基準位相データ（28）とを比較
して位相エラー信号（デジタルデータ）を出力する。
（30）はD/A変換器である。
準信号を発生する位相基準信号発生器であり、この30Hz
の位相基準信号は例えば映像信号の垂直同期信号を1/2
分周して作成しても良い。（22）は位相基準信号により
リセットされる第１カウンタである。第１カウンタ（2
2）はクロック信号発生器（19）からの基準クロック信
号によりカウントアップする。（24）はPGパルス信号入
力時の第１カウンタ（22）の値を記憶する第１メモリで
ある。第１メモリ（24）は第８図に示す様に、PGパルス
信号が入力される度に、第１カウンタ（22）の値
（an-1）（an）（an+1）を記憶する。この値は、第８図
からも解る様に位相基準信号とPGパルス信号との時間差
（TPn-1）（TPn）（TPn+1）に対応する値となってい
る。この時間差は、回転体（10）の回転位相を示してい
る。（26）は比較回路であり、この比較回路（26）は、
第１メモリ（24）の値と基準位相データ（28）とを比較
して位相エラー信号（デジタルデータ）を出力する。
（30）はD/A変換器である。
速度サーボ回路（18）に於いて、（32）はFGパルス信号
によりリセットされる第２カウンタである。第２カウン
タ（32）はクロック信号発生器（19）からの基準クロッ
ク信号によりカウントアップする。（34）はFGパルス入
力時（第２カウンタがリセットされる直前）に第２カウ
ンタ（32）の値を記憶する第２メモリである。第２メモ
リ（34）は第９図に示す様に、FGパルス信号が入力され
る度に、第２カウンタ（32）の値（bn-1）（bn）
（bn+1）を記憶する。この値は、第９図からも解る様に
FGパルス信号の時間間隔（TFn-1）（TFn）（TFn+1）に
対応する値となっている。この時間間隔は回転体（10）
の回転速度と対応する。（36）は比較回路であり、この
比較回路（36）は第２メモリ（34）の値と基準速度デー
タ（38）とを比較して速度エラー信号（デジタルデー
タ）を出力する。（40）はD/A変換器であり、デジタル
データの速度エラー信号をアナログ信号に変換する。
によりリセットされる第２カウンタである。第２カウン
タ（32）はクロック信号発生器（19）からの基準クロッ
ク信号によりカウントアップする。（34）はFGパルス入
力時（第２カウンタがリセットされる直前）に第２カウ
ンタ（32）の値を記憶する第２メモリである。第２メモ
リ（34）は第９図に示す様に、FGパルス信号が入力され
る度に、第２カウンタ（32）の値（bn-1）（bn）
（bn+1）を記憶する。この値は、第９図からも解る様に
FGパルス信号の時間間隔（TFn-1）（TFn）（TFn+1）に
対応する値となっている。この時間間隔は回転体（10）
の回転速度と対応する。（36）は比較回路であり、この
比較回路（36）は第２メモリ（34）の値と基準速度デー
タ（38）とを比較して速度エラー信号（デジタルデー
タ）を出力する。（40）はD/A変換器であり、デジタル
データの速度エラー信号をアナログ信号に変換する。
（42）はアナログ加算器であり、この加算器（42）は速
度エラー信号と位相エラー信号を加算した信号（サーボ
エラー信号と称す）を出力する。（44）はサーボエラー
信号を増幅するドライブ回路である。（46）はシリンダ
モータである。
度エラー信号と位相エラー信号を加算した信号（サーボ
エラー信号と称す）を出力する。（44）はサーボエラー
信号を増幅するドライブ回路である。（46）はシリンダ
モータである。
動作を簡単に説明する。
位相サーボ回路（16）は、PGパルス信号により第１カウ
ンタ（22）の値（an）を第１メモリ（24）に書き込む。
この第１メモリの値は第８図からも解る様に、位相基準
信号とPGパルス信号の時間間隔（TPn）に対応した値で
ある。よって、この値によりシリンダ（10）の回転位相
と位相基準信号との位相差が解る。この位相差を所定の
ものとするための位相エラー信号を比較回路（26）で作
成する。この位相エラー信号はD/A変換器（30）でアナ
ログ信号に変換される。
ンタ（22）の値（an）を第１メモリ（24）に書き込む。
この第１メモリの値は第８図からも解る様に、位相基準
信号とPGパルス信号の時間間隔（TPn）に対応した値で
ある。よって、この値によりシリンダ（10）の回転位相
と位相基準信号との位相差が解る。この位相差を所定の
ものとするための位相エラー信号を比較回路（26）で作
成する。この位相エラー信号はD/A変換器（30）でアナ
ログ信号に変換される。
速度サーボ回路（18）は、FGパルス信号により第２カウ
ンタ（32）をリセットすると共に、リセット直前の第２
カウンタ（32）の値（bn）を第２メモリ（34）に書き込
む。この第２メモリ（34）の値（bn）は第９図からも解
る様に、FGパルス信号の時間間隔（TFn）に対応した値
である。よって、この値によりシリンダ（10）の回転速
度が解る。この回転速度を所定のものとするために速度
エラー信号を比較回路（36）で作成する。この速度エラ
ー信号はD/A変換器（40）でアナログ信号に変換され
る。
ンタ（32）をリセットすると共に、リセット直前の第２
カウンタ（32）の値（bn）を第２メモリ（34）に書き込
む。この第２メモリ（34）の値（bn）は第９図からも解
る様に、FGパルス信号の時間間隔（TFn）に対応した値
である。よって、この値によりシリンダ（10）の回転速
度が解る。この回転速度を所定のものとするために速度
エラー信号を比較回路（36）で作成する。この速度エラ
ー信号はD/A変換器（40）でアナログ信号に変換され
る。
位相エラー信号と速度エラー信号は加算器（42）で加算
された後にドライブ回路（44）で増幅されてシリンダモ
ータ（46）に入力されて、シリンダモータ（46）を制御
する。
された後にドライブ回路（44）で増幅されてシリンダモ
ータ（46）に入力されて、シリンダモータ（46）を制御
する。
ところで、モータの制御をマイクロコンピュータで行う
ことが考えられている（特開昭60−91888号、H02P5/40
2）。マイクロコンピュータ（マイクロプロセッサ）でV
TRのモータの制御を行なえば機種によるデータの変更及
び特殊再生のための特別なモータ制御も、ソフトウエア
（プログラム）の変更により容易に実現出来る。
ことが考えられている（特開昭60−91888号、H02P5/40
2）。マイクロコンピュータ（マイクロプロセッサ）でV
TRのモータの制御を行なえば機種によるデータの変更及
び特殊再生のための特別なモータ制御も、ソフトウエア
（プログラム）の変更により容易に実現出来る。
このため、モータの速度・位相サーボをマイクロコンピ
ュータ（以下マイコンと称す）で行うことが考えられて
いる。例えば第７図の速度サーボ回路（16）を１個のマ
イコンに置き換えると共に、位相サーボ回路（18）も別
の１個のマイコンに置き換えることが出来る。
ュータ（以下マイコンと称す）で行うことが考えられて
いる。例えば第７図の速度サーボ回路（16）を１個のマ
イコンに置き換えると共に、位相サーボ回路（18）も別
の１個のマイコンに置き換えることが出来る。
（ハ） 発明が解決しようとする問題点 しかし、マイコンは高価である。このため、１個のクロ
ック信号発生器と第１、第２カウンタを内蔵したマイコ
ンで、速度サーボ、位相サーボ及びVTRのシステムコン
トロールを行えるとコストダウンとなる。しかし、この
ように１個のマイコンで多数の制御を行うと次の様な欠
点が生じる。
ック信号発生器と第１、第２カウンタを内蔵したマイコ
ンで、速度サーボ、位相サーボ及びVTRのシステムコン
トロールを行えるとコストダウンとなる。しかし、この
ように１個のマイコンで多数の制御を行うと次の様な欠
点が生じる。
つまりマイコンは、PGパルス信号又はFGパルス信号が発
生した時の、第１又は第２カウンタの値を読み込んで速
度エラー信号又は位相エラー信号を演算して出力しなけ
ればならない。しかし、このPGパルス信号又はFGパルス
信号発生時に、マイコンが別の処理を行なっている場
合、マイコンはこの処理が終了してから第１又は第２カ
ウンタの値を読み込んで、位相エラー信号又は速度エラ
ー信号を演算して出力する。
生した時の、第１又は第２カウンタの値を読み込んで速
度エラー信号又は位相エラー信号を演算して出力しなけ
ればならない。しかし、このPGパルス信号又はFGパルス
信号発生時に、マイコンが別の処理を行なっている場
合、マイコンはこの処理が終了してから第１又は第２カ
ウンタの値を読み込んで、位相エラー信号又は速度エラ
ー信号を演算して出力する。
このように、マイコンではPGパルス信号又はFGパルス信
号発生時と、第１又は第２カウンタの値の読み込み時と
に、時間的なずれが発生する。
号発生時と、第１又は第２カウンタの値の読み込み時と
に、時間的なずれが発生する。
このため、この時間的なずれを補償するために、マイコ
ンのソフトウエアの処理には関係なく、PGパルス信号発
生時に第１カウンタの値を記憶する第１メモリと、FGパ
ルス信号発生時に第２カウンタの値を記憶する第２メモ
リとを設けることが考えられている。この様にすれば、
マイコンは第１メモリの値を読み込むことによりPGパル
ス信号発生時の第１カウンタの値を検出出来る。又、マ
イコンは第２メモリの値を読み込むことによりFGパルス
信号発生時の第２カウンタの値を検出出来る。
ンのソフトウエアの処理には関係なく、PGパルス信号発
生時に第１カウンタの値を記憶する第１メモリと、FGパ
ルス信号発生時に第２カウンタの値を記憶する第２メモ
リとを設けることが考えられている。この様にすれば、
マイコンは第１メモリの値を読み込むことによりPGパル
ス信号発生時の第１カウンタの値を検出出来る。又、マ
イコンは第２メモリの値を読み込むことによりFGパルス
信号発生時の第２カウンタの値を検出出来る。
しかし、上記の構成では第１第２カウンタ用の第１、第
２の２個のメモリを内蔵したマイコンが必要となる。
２の２個のメモリを内蔵したマイコンが必要となる。
本発明は上記の点に鑑みてなされたものであり、第１又
は第２カウンタの値を記憶するメモリが１個のマイコン
に於いても、モータの位相速度サーボを行うことが出来
る位相・速度サーボ装置を提供するものである。
は第２カウンタの値を記憶するメモリが１個のマイコン
に於いても、モータの位相速度サーボを行うことが出来
る位相・速度サーボ装置を提供するものである。
（ニ） 問題点を解決するための手段 本発明は、回転体の速度情報を示すFGパルス信号を作成
するFGパルス信号発生手段と、前記FGパルス信号の少な
くとも一個を抜き出して擬似PGパルス信号を作成する擬
似PGパルス信号発生手段と、基準クロック信号を計数し
かつ位相基準信号によりリセットされる第１カウンタ
と、前記基準クロック信号を計数する第２カウンタと、
前記FGパルス信号発生時の前記第２カウンタの値（Cn）
を記憶するメモリ手段と、前記第２カウンタの値（Dn）
と前記メモリ手段に記憶された値（Cn）を比較して前記
FGパルス発生時からのカウント値（Dn−Cn）を算出して
記憶すると共に前記第２カウンタをリセットする比較メ
モリ手段と、前記メモリ手段の値（Cn）と前記FGパルス
信号の直前に発生したFGパルス信号により作成されたカ
ウント値（Dn-1−Cn-1）を加算してFGパルス信号の間隔
に対応した値（Cn＋Dn-1−Cn-1）の信号を出力する加算
手段と、この加算手段からの出力信号により速度エラー
信号を作成する速度エラー信号作成手段と、前記第１カ
ウンタの値（Fn）と前記カウント値（Dn−Cn）とを比較
して前記擬似PGパルス信号発生時の第１カウンタの値
（Fn−Dn＋Cn）を算出して出力する減算手段と、この減
算手段からの出力信号により位相エラー信号を作成する
位相エラー信号作成手段と、前記速度エラー信号と前記
位相エラー信号とを入力して前記回転体を制御するドラ
イブ手段とを、備えることを特徴とする。
するFGパルス信号発生手段と、前記FGパルス信号の少な
くとも一個を抜き出して擬似PGパルス信号を作成する擬
似PGパルス信号発生手段と、基準クロック信号を計数し
かつ位相基準信号によりリセットされる第１カウンタ
と、前記基準クロック信号を計数する第２カウンタと、
前記FGパルス信号発生時の前記第２カウンタの値（Cn）
を記憶するメモリ手段と、前記第２カウンタの値（Dn）
と前記メモリ手段に記憶された値（Cn）を比較して前記
FGパルス発生時からのカウント値（Dn−Cn）を算出して
記憶すると共に前記第２カウンタをリセットする比較メ
モリ手段と、前記メモリ手段の値（Cn）と前記FGパルス
信号の直前に発生したFGパルス信号により作成されたカ
ウント値（Dn-1−Cn-1）を加算してFGパルス信号の間隔
に対応した値（Cn＋Dn-1−Cn-1）の信号を出力する加算
手段と、この加算手段からの出力信号により速度エラー
信号を作成する速度エラー信号作成手段と、前記第１カ
ウンタの値（Fn）と前記カウント値（Dn−Cn）とを比較
して前記擬似PGパルス信号発生時の第１カウンタの値
（Fn−Dn＋Cn）を算出して出力する減算手段と、この減
算手段からの出力信号により位相エラー信号を作成する
位相エラー信号作成手段と、前記速度エラー信号と前記
位相エラー信号とを入力して前記回転体を制御するドラ
イブ手段とを、備えることを特徴とする。
（ホ） 作用 本発明は、上記の様な構成なので、FGパルス信号が発生
してから、実際に第２カウンタの値が読み込まれるまで
の期間をメモリ手段の値（Cn）と第２カウンタの値
（Dn）との差（Dn−Cn）により検出出来る。そして、FG
パルス信号の１個を擬似PGパルス信号としているので擬
似PGパルス信号が発生してから、実際に第１カウンタの
値（Fn）が読み込まれるまでの期間は前記差（Dn−Cn）
と同じとなる。依って、前記差（Dn−Cn）を使用して擬
似PGパルス信号発生時の第１カウンタの値（Fn−Dn＋
Cn）を求めることが出来る。
してから、実際に第２カウンタの値が読み込まれるまで
の期間をメモリ手段の値（Cn）と第２カウンタの値
（Dn）との差（Dn−Cn）により検出出来る。そして、FG
パルス信号の１個を擬似PGパルス信号としているので擬
似PGパルス信号が発生してから、実際に第１カウンタの
値（Fn）が読み込まれるまでの期間は前記差（Dn−Cn）
と同じとなる。依って、前記差（Dn−Cn）を使用して擬
似PGパルス信号発生時の第１カウンタの値（Fn−Dn＋
Cn）を求めることが出来る。
（ヘ） 実施例 第１図乃至第６図を参照しつつ本発明の一実施例を説明
する。
する。
第１図に於いて、第７図と同一部分には同一符号を付し
て重複説明を省略する。（50）はマイコンであり、この
マイコン（50）は基準クロック信号発生器（19）及び第
１第２カウンタ（22）（32）を内蔵している。又、（5
2）は処理部であり、ソフトウエアによりその機能が変
化する。（54）はインプットキャプチカレジスタと呼称
されるメモリであり、このメモリ（54）はFGパルス信号
により第２カウンタ（32）の値を記憶する。（20）は位
相基準信号発生器であり、この位相基準信号発生器（2
0）は第１カウンタ（22）をリセットする位相基準信号
を出力する。
て重複説明を省略する。（50）はマイコンであり、この
マイコン（50）は基準クロック信号発生器（19）及び第
１第２カウンタ（22）（32）を内蔵している。又、（5
2）は処理部であり、ソフトウエアによりその機能が変
化する。（54）はインプットキャプチカレジスタと呼称
されるメモリであり、このメモリ（54）はFGパルス信号
により第２カウンタ（32）の値を記憶する。（20）は位
相基準信号発生器であり、この位相基準信号発生器（2
0）は第１カウンタ（22）をリセットする位相基準信号
を出力する。
（Ｉ） このサーボ回路の速度サーボについて説明す
る。
る。
FGパルス信号発生回路（12）からのFGパルス信号（第２
図ｂのFGn）によりメモリ（54）は第２カウンタ（32）
の値を書き込む。依って、メモリ（54）には第２図に示
す第２カウンタ（32）の値（Cn）が記憶される。
図ｂのFGn）によりメモリ（54）は第２カウンタ（32）
の値を書き込む。依って、メモリ（54）には第２図に示
す第２カウンタ（32）の値（Cn）が記憶される。
FGパルス信号はマイコン（50）の端子（50a）に入力さ
れる。マイコン（50）は第２図（Ｃ）に示す様にFGパル
ス信号の入力時より遅れて速度サーボ回路として働く。
この時のマイコン（50）の処理部（52）を第３図に、ハ
ードウエアに書き換えて示す。
れる。マイコン（50）は第２図（Ｃ）に示す様にFGパル
ス信号の入力時より遅れて速度サーボ回路として働く。
この時のマイコン（50）の処理部（52）を第３図に、ハ
ードウエアに書き換えて示す。
マイコン（50）は、第３図に示す様に速度サーボ回路と
なると、第２カウンタ（32）の値（Dn）を第３メモリ
（56）（レジスタであり、マイコンのソフトウエアによ
り制御されるメモリであり、第１図のメモリ（54）の様
にハードウエアにより構成されるメモリとは異なる）に
書き込む。又、マイコン（50）は、メモリ（54）の値
（Cn）を第４メモリ（58）に書き込む。次に、第２カウ
ンタ（32）をリセットする。
なると、第２カウンタ（32）の値（Dn）を第３メモリ
（56）（レジスタであり、マイコンのソフトウエアによ
り制御されるメモリであり、第１図のメモリ（54）の様
にハードウエアにより構成されるメモリとは異なる）に
書き込む。又、マイコン（50）は、メモリ（54）の値
（Cn）を第４メモリ（58）に書き込む。次に、第２カウ
ンタ（32）をリセットする。
実際にFGパルス信号が発生してから、マイコンが速度サ
ーボ回路として第２カウンタ（32）の値を読み取るまで
に第２カウンタ（32）の値（第２図ａ参照）は（Dn−
Cn）だけ増加している。そして、第３図の比較手段（6
0）は、この値（Dn−Cn）を算出して第５メモリ（62）
に書き込む。尚、第６メモリ（64）にはこのFGパルス信
号（FGn）の発生前のFGパルス信号（FGn-1）発生時に同
様に算出した比較値（第２図ａのDn-1−Cn-1）が書き込
まれている。（66）はこの第６メモリ（64）の値（Dn-1
−Cn-1）と第４メモリ（58）の値（Cn）を加算する加算
手段である。この加算手段（66）は第２図のFGパルス信
号（FGn）と（FGn-1）の間隔（TFn）に対応する値（Cn
＋Dn-1−Cn-1）を出力する。尚、第５メモリ（62）の値
は次のFGパルス信号（FGn+1）入力時に使用される。
ーボ回路として第２カウンタ（32）の値を読み取るまで
に第２カウンタ（32）の値（第２図ａ参照）は（Dn−
Cn）だけ増加している。そして、第３図の比較手段（6
0）は、この値（Dn−Cn）を算出して第５メモリ（62）
に書き込む。尚、第６メモリ（64）にはこのFGパルス信
号（FGn）の発生前のFGパルス信号（FGn-1）発生時に同
様に算出した比較値（第２図ａのDn-1−Cn-1）が書き込
まれている。（66）はこの第６メモリ（64）の値（Dn-1
−Cn-1）と第４メモリ（58）の値（Cn）を加算する加算
手段である。この加算手段（66）は第２図のFGパルス信
号（FGn）と（FGn-1）の間隔（TFn）に対応する値（Cn
＋Dn-1−Cn-1）を出力する。尚、第５メモリ（62）の値
は次のFGパルス信号（FGn+1）入力時に使用される。
（68）はデジタルの速度エラー信号を作成する速度エラ
ー信号作成手段であり、第７図の従来例の比較回路（3
6）及び基準速度データ（38）に相当する。（70）は後
述する位相エラー信号と速度エラー信号を加算するデジ
タル加算器である。この加算器（70）はデジタルのサー
ボエラー信号を出力する。（72）はデジタルのサーボエ
ラー信号をアナログ信号に変換するDA変換器である。こ
のDA変換器（72）の出力は、第１図のドライブ回路（4
4）に入力される。
ー信号作成手段であり、第７図の従来例の比較回路（3
6）及び基準速度データ（38）に相当する。（70）は後
述する位相エラー信号と速度エラー信号を加算するデジ
タル加算器である。この加算器（70）はデジタルのサー
ボエラー信号を出力する。（72）はデジタルのサーボエ
ラー信号をアナログ信号に変換するDA変換器である。こ
のDA変換器（72）の出力は、第１図のドライブ回路（4
4）に入力される。
（II） 次に位相サーボについて説明する。
ところで、PGパルス信号が発生した直後に発生したFGパ
ルス信号をPGパルス信号として用いても実際には何ら問
題はない。尚、FGパルス信号より作成したPGパルス信号
を擬似PGパルス信号と称す。
ルス信号をPGパルス信号として用いても実際には何ら問
題はない。尚、FGパルス信号より作成したPGパルス信号
を擬似PGパルス信号と称す。
つまり、第８図に示す様に従来はPGパルス信号発生時の
第１カウンタ（22）の値で位相エラー信号を作成してい
る。しかし、第４図に示す様に、擬似PGパルス信号（第
４図ｄ）発生時の第１カウンタの値（第４図ｅのEn等）
により位相エラー信号を作成しても良い。
第１カウンタ（22）の値で位相エラー信号を作成してい
る。しかし、第４図に示す様に、擬似PGパルス信号（第
４図ｄ）発生時の第１カウンタの値（第４図ｅのEn等）
により位相エラー信号を作成しても良い。
本実施例の動作を説明する。第１図に於いて、PGパルス
信号が、マイコン（50）の端子（50b）に入力される。
マイコン（50）はこれを検出しても、すぐには位相サー
ボ回路として動作しない。そして、FGパルス信号が発生
すると速度サーボの項で説明した様にこの時の第２カウ
ンタ（32）の値は、メモリ（54）に書き込まれる。そし
て、このFGパルス信号はマイコン（50）の端子（50a）
に入力される。そして、マイコン（50）は、このFGパル
ス信号（PGパルス信号が発生した直後に発生したFGパル
ス信号）を擬似PGパルス信号とする。
信号が、マイコン（50）の端子（50b）に入力される。
マイコン（50）はこれを検出しても、すぐには位相サー
ボ回路として動作しない。そして、FGパルス信号が発生
すると速度サーボの項で説明した様にこの時の第２カウ
ンタ（32）の値は、メモリ（54）に書き込まれる。そし
て、このFGパルス信号はマイコン（50）の端子（50a）
に入力される。そして、マイコン（50）は、このFGパル
ス信号（PGパルス信号が発生した直後に発生したFGパル
ス信号）を擬似PGパルス信号とする。
マイコン（50）が、このFGパルス信号（擬似PGパルス信
号）の入力を検知する。マイコンは（50）第１第２カウ
ンタ（22）（32）の値を読み込むと共に、メモリ（54）
の値を読み込む。
号）の入力を検知する。マイコンは（50）第１第２カウ
ンタ（22）（32）の値を読み込むと共に、メモリ（54）
の値を読み込む。
そして、第３図に示す前記速度サーボの説明と同様にマ
イコン（50）を速度サーボ回路として動作せしめて速度
エラー信号を算出する。
イコン（50）を速度サーボ回路として動作せしめて速度
エラー信号を算出する。
そして、次にマイコン（50）は第５図に示す様に、位相
サーボ回路として動作する。
サーボ回路として動作する。
第５図に於いて、（74）は第１カウンタ（22）の値
（Fn）を記憶する第７メモリである。つまり、この第７
メモリには、実際にマイコン（50）がサーボ回路として
動作した時（第４図ｆ参照）の第１カウンタ（22）の値
（Fn）が書き込まれる。
（Fn）を記憶する第７メモリである。つまり、この第７
メモリには、実際にマイコン（50）がサーボ回路として
動作した時（第４図ｆ参照）の第１カウンタ（22）の値
（Fn）が書き込まれる。
しかし、位相サーボを行うためには、擬似PGパルス信号
発生時の第１カウンタ（22）の値（En）を求めなければ
ならない。ここで、擬似PGパルス信号はFGパルス信号よ
り作成しているので、（Fn−En）の値は速度サーボ回路
で作成した（Dn−Cn）と同じである。依って Fn−En＝Dn−Cn 依って En＝Fn−（Dn−Cn） となる。
発生時の第１カウンタ（22）の値（En）を求めなければ
ならない。ここで、擬似PGパルス信号はFGパルス信号よ
り作成しているので、（Fn−En）の値は速度サーボ回路
で作成した（Dn−Cn）と同じである。依って Fn−En＝Dn−Cn 依って En＝Fn−（Dn−Cn） となる。
（76）は上記の式を実現する減算手段であり、第７メモ
リ（74）の値（Fn）から第５メモリ（62）の値（Dn−
Cn）を減算する。この減算により擬似PGパルス信号発生
時（第４図ｄのPGｎ′）の第１カウンタ（22）の値En＝
Fn−（Dn−Cn）が算出される。この値（En）は、位相基
準信号と回転体の位相差を示す信号である。
リ（74）の値（Fn）から第５メモリ（62）の値（Dn−
Cn）を減算する。この減算により擬似PGパルス信号発生
時（第４図ｄのPGｎ′）の第１カウンタ（22）の値En＝
Fn−（Dn−Cn）が算出される。この値（En）は、位相基
準信号と回転体の位相差を示す信号である。
（78）はデジタルの位相エラー信号を作成する位相エラ
ー信号作成手段であり、第７図の従来例の比較回路（2
6）及び基準位相データ（28）に相当する。この位相エ
ラー信号は、前記加算手段（70）で速度エラー信号と加
算される。
ー信号作成手段であり、第７図の従来例の比較回路（2
6）及び基準位相データ（28）に相当する。この位相エ
ラー信号は、前記加算手段（70）で速度エラー信号と加
算される。
尚、本実施例では、擬似PGパルス信号を作成する回路を
設けずに、第６図にフロチャートで示す様にソウトウエ
アにより擬似PGパルス信号作成手段を作成したがこれは
ハードウエアで作成しても良い。尚、第６図では説明を
簡単にするためにサーボ回路の動作のみを示したがこの
マイコンでは、サーボの動作だけでなくシステムコント
ロールのための動作もサーボの動作の合間に行なってい
る。
設けずに、第６図にフロチャートで示す様にソウトウエ
アにより擬似PGパルス信号作成手段を作成したがこれは
ハードウエアで作成しても良い。尚、第６図では説明を
簡単にするためにサーボ回路の動作のみを示したがこの
マイコンでは、サーボの動作だけでなくシステムコント
ロールのための動作もサーボの動作の合間に行なってい
る。
又、本実施例では擬似PGパルス信号をPGパルス信号の発
生の直後に発生するFGパルス信号より作成したが、これ
は直後でなくても良く、例えば４個目のFGパルス信号で
も良い。又、キャブスタンモータ等に於いては、FGパル
ス信号を分周回路（擬似PGパルス信号発生手段）で分周
して30Hzの擬似PGパルス信号を作成しても良い。又、本
実施例では、外部の位相基準信号発生器（20）を用いて
第１カウンタ（22）を1/30秒ごとにリセットしたが、例
えば、第１カウンタ（22）の値が所定値（1/30秒間のカ
ウント数）になる度に自らリセット信号（位相基準信
号）を発生する様にしても良い。又、端子（50a）に入
力されるFGパルス信号によりメモリ（54）を動作せしめ
てマイコンの使用端子数を、少なくする様にしても良
い。
生の直後に発生するFGパルス信号より作成したが、これ
は直後でなくても良く、例えば４個目のFGパルス信号で
も良い。又、キャブスタンモータ等に於いては、FGパル
ス信号を分周回路（擬似PGパルス信号発生手段）で分周
して30Hzの擬似PGパルス信号を作成しても良い。又、本
実施例では、外部の位相基準信号発生器（20）を用いて
第１カウンタ（22）を1/30秒ごとにリセットしたが、例
えば、第１カウンタ（22）の値が所定値（1/30秒間のカ
ウント数）になる度に自らリセット信号（位相基準信
号）を発生する様にしても良い。又、端子（50a）に入
力されるFGパルス信号によりメモリ（54）を動作せしめ
てマイコンの使用端子数を、少なくする様にしても良
い。
（ト） 発明の効果 上記の如く、本発明に依れば、ハードウエアのメモリを
１個備えるマイコンに於いても、誤差なくモータの速度
・位相サーボが行なえ有用である。又、メモリを２個備
えるマイコンでは２個のモータの速度・位相サーボが行
なえる。
１個備えるマイコンに於いても、誤差なくモータの速度
・位相サーボが行なえ有用である。又、メモリを２個備
えるマイコンでは２個のモータの速度・位相サーボが行
なえる。
第１図は本発明の一実施例を示す図、第２図は速度サー
ボを説明するための図、第３図は速度サーボを説明する
ための回路図、第４図は位相サーボを説明するための
図、第５図は位相サーボを説明するための図、第６図は
マイコンの動作を説明するための図である。 第７図は従来例を示す図、第８図、第９図は第７図の動
作を説明するための図である。 （10）……シリンダ（回転体）、（12）……FGパルス信
号発生器（FGパルス信号発生手段）、（52）……処理部
（擬似PGパルス信号発生手段、比較メモリ手段、加算手
段、減算手段）、（22）……第１カウンタ、（32）……
第２カウンタ、（54）……メモリ（メモリ手段）、（6
0）（62）……比較手段・第５メモリ（比較メモリ手
段）、（66）……加算手段、（68）……速度エラー信号
作成手段、（76）……減算手段、（78）……位相エラー
信号作成手段、（44）……ドライブ回路（ドライブ手
段）。
ボを説明するための図、第３図は速度サーボを説明する
ための回路図、第４図は位相サーボを説明するための
図、第５図は位相サーボを説明するための図、第６図は
マイコンの動作を説明するための図である。 第７図は従来例を示す図、第８図、第９図は第７図の動
作を説明するための図である。 （10）……シリンダ（回転体）、（12）……FGパルス信
号発生器（FGパルス信号発生手段）、（52）……処理部
（擬似PGパルス信号発生手段、比較メモリ手段、加算手
段、減算手段）、（22）……第１カウンタ、（32）……
第２カウンタ、（54）……メモリ（メモリ手段）、（6
0）（62）……比較手段・第５メモリ（比較メモリ手
段）、（66）……加算手段、（68）……速度エラー信号
作成手段、（76）……減算手段、（78）……位相エラー
信号作成手段、（44）……ドライブ回路（ドライブ手
段）。
Claims (1)
- 【請求項１】回転体の速度情報を示すFGパルス信号を作
成するFGパルス信号発生手段と、 前記FGパルス信号の少なくとも一個を抜き出して擬似PG
パルス信号を作成する擬似PGパルス信号発生手段と、 基準クロック信号を計数しかつ位相基準信号によりリセ
ットされる第１カウンタと、 前記基準クロック信号を計数する第２カウンタと、 前記FGパルス信号発生時の前記第２カウンタの値（Cn）
を記憶するメモリ手段と、 前記第２カウンタの値（Dn）と前記メモリ手段に記憶さ
れた値（Cn）を比較して前記FGパルス発生時からのカウ
ント値（Dn−Cn）を算出して記憶すると共に前記第２カ
ウンタをリセットする比較メモリ手段と、 前記メモリ手段の値（Cn）と前記FGパルス信号の直前に
発生したFGパルス信号により作成されたカウント値（D
n-1−Cn-1）を加算してFGパルス信号の間隔に対応した
値（Cn＋Dn-1−Cn-1）の信号を出力する加算手段と、 この加算手段からの出力信号により速度エラー信号を作
成する速度エラー信号作成手段と、 前記第１カウンタの値（Fn）と前記カウント値（Dn−
Cn）とを比較して前記擬似PGパルス信号発生時の第１カ
ウンタの値（Fn−Dn＋Cn）を算出して出力する減算手段
と、 この減算手段からの出力信号により位相エラー信号を作
成する位相エラー信号作成手段と、 前記速度エラー信号と前記位相エラー信号とを入力して
前記回転体を制御するドライブ手段とを、 備えることを特徴とする速度位相サーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042274A JPH0797914B2 (ja) | 1987-02-24 | 1987-02-24 | 速度位相サ−ボ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042274A JPH0797914B2 (ja) | 1987-02-24 | 1987-02-24 | 速度位相サ−ボ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209494A JPS63209494A (ja) | 1988-08-31 |
| JPH0797914B2 true JPH0797914B2 (ja) | 1995-10-18 |
Family
ID=12631455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042274A Expired - Lifetime JPH0797914B2 (ja) | 1987-02-24 | 1987-02-24 | 速度位相サ−ボ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797914B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311396U (ja) * | 1989-06-19 | 1991-02-04 | ||
| JP5325607B2 (ja) * | 2008-03-19 | 2013-10-23 | ローム株式会社 | 周波数同期ループ回路、速度ディスクリミネータ回路、モータ駆動装置 |
-
1987
- 1987-02-24 JP JP62042274A patent/JPH0797914B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209494A (ja) | 1988-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |