JPS63209494A - 速度位相サ−ボ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 本発明ａ回転体の速度位相サーボ装置に関し、特にビデ
オテープレコーダ（ＶＴＲ）のキャプスタン及び若しく
にシリンダの速度位相サーボ装置に関するり （ロ）従来の技術 ＶＴＲのモータサーボａ％以前ばアナログ回路で構成さ
れてい７ｔｎ　［、かじ、アナログ回路だと、回路素子
の特性が温度及び経時に工って変化し長期安定性の点で
間９に法るり このため、近年のモータサーボ回路に、デジタル回路に
より作成されている。デジタル回路ａ高安定なりｒ：Ｉ
−ｊり全相いているので、サーボ糸の経時変化に少なく
なるり ここで第７図全参照しつつデジタルサーボの一例の概略
？示す□ Ｉ１１！框回転Ｍ制御される回転体例えばシリンダであ
る。０２＋に回転体１１１＋の位相情報を示すＰＧパル
ス信号ケ作成するＰＧパルス信号発生器である。（１４
１框回転体Ｃ巾の速度情報？示すＦＧパルス信号を作成
するＦＧパルス信号発生器であるり ｕ６１ｑ位相サーボ回路、（１８１に速度サーボ回路で
ある０ 位相サーボ回路Ｇ６１に於いて、■ｒＸ、３０Ｈｚの位
相基準信号を発生する位相基準信号発生器であり、この
５０Ｈｚの位相基準信号に例えば映像信号の垂直同期信
号２Ｈ分周して作成しても良い。（２２１に位相基準イ
ぎ号にＬクリセットされる第１カウンタである／−１第
１カウンタのニクロフク信号発生器（１９からの基準ク
ロック信号に工９カウントアツプする一Ｉ　Ｃ２４１α
ＰＧパルス信号入力時の第１カウンタ■の値全記憶する
ｗＪ１メモリである。第１メモリＣＩ！４１に第８図に
示す様に、ＰＧパルス信号が入力される変に、第１カウ
ンタのの値（ａｎ−１）（ａＢ　）（ａｎ＋１）ｔ”記
憶する０この値に５第８図からも解る様に位相基準信号
とＰＧパルス信号との時間差（ＴＰｎ−１）（ＴＰｎ）
（ＴＰｎ＋ｌ）に対応する値となっている。この時間差
ζ、回転体和の回転位相勿示している。−ＩＱｊＦ＋ｉ
は比較回路であり、この比較回路Ｑｆｐに、第１メモリ
（２４Ｉの値と基準位相データ（２８１と全比較して位
相エラー信号（デジタルデータ）を出力する。、ＧＧ框
Ｄ　／　Ａ　ｆ換器である０速度サーボ回％（Ｉ＆に於
いて、３２αＦＧパルス信号に工９リセットされる第２
カウンタであるｏ第２カウンタｃ３ｚ框りロフク信号発
生器α９からの基準クロワク信号に工つカウントアツプ
する。−１［有］はＦＧパルス入力時（第２カウンタが
リセットされる直前）に第２カウンタ（３２１の値を記
憶する第２メモリである／−１第２メモリ例ａ第９図に
示す様に、ＦＧパルス信号が入力される度に、第２カウ
ンタＧｚの値（ｂｌ−１）（ｔ）ｎ）（ｔ）ｎ＋１）　
？記憶する□この値げ、第９内からも解る様にＦＧパル
ス信号の時間間隔（ＴＦ’ｎ−１）（ＴＦｎ）（ＴＦｎ
＋ｔ）に対応する値となっている。この時間間隔ａ回転
体【１１１の回転速度と対応する。弼ζ比較回路であり
、この比較回路ｃ！８は７ｇ２メモリ（財）の値と基準
速度データ■とを比較して速度エラー信号（デジタルデ
ータ）全出力する。！４１げＤ／Ａ変換器であり、デジ
タルデータの速度エラー信号をアナログ信号に変換する
。

（，１２１Ｈアナログ加算器であり、この加算器（４２
１に速度エラー信号と位相エラー信号を加算した信号（
サーボエラー信号と祢丁）を出力するｎｔＡ４１ｉサー
ボエラー信号金増幅するドライブ回路であるｏ１４ｂ）
ａシリンダモータである。

動作′ｔ−簡単に説明するり 位相サーボ回路Ｇｅ框、ＰＧパルス信号にＬｖ第１カウ
ンタのの値（ａｎ）を第１メモリｔ２４１に書き込む□
この第１メモリの値に第８図からも解る様に、位相基準
信号とＰＧパルス信号の時間間隔（ＴＰｎ）に対応した
値であるす工うて、この値に工９シリンダ（巾の回転位
相と位相基準信号との位相差が解る□この位相差？所定
のものとする定めの位相エラー信号を比較回路■で作成
する□この位相エラー信号ｉＤ／Ａ変換器艶でアナログ
信号に変換される□ 速度サーボ回路ｕ８１α、ＦＧパルス信号にＬり第２カ
ウンタＯｎリセフトすると共に、リセーｙ）ｌ［前の第
２カウンタＣ１２１の値（ｔ）ｎ　）　を＠　２メモリ
（２）に書き込む□この第２メモリ（ロ）の値（ｂｎ）
ｑｇ９　図からも解る様に、ＦＧパルス信号の時間間隔
（ＴＦｎ）に対応した値であるｎｊって、この値に１ク
シリンダＩＬＬＳの回転速度が解る。この回転速度勿所
定のものとする九めに速度エラー信号全比較回路ぐ鏝で
作成するりこの速度エラー信号はＬ）／Ａ変換器（４Ｇ
でアナログ信号に変換されろう位相エラー信号と速度エ
ラー信号は加算器ｕ２で加算されｙｔｆ＆にドライブ回
路（４４）で増幅されてシリンダモータ＋４ｈｌに入力
されて、シリンダモータ１４ｔｌ制御する。

ところで、モータの制御をマイクロコンピュータで行う
ことが考えられている（特開昭６０−９１８８８号、Ｈ
Ｏ２Ｐ５／４０２）ｎｆｆイクロコンピュータ（マイク
ロプロセッサ）でＶＴＲのモータの閤り＃全行なえば機
種にＬるデータの変更及び特殊再生のための特別なモー
タ制御も、ソフトウェア（プログラム）の変更により容
易に実現出来る。

この之め、モータの速度・位相サーボをマイクロコンピ
ュータ（以下７１コンと称す）で行うことが考えられて
いる◎例えば第７図の速度サーボ回路σＢｋ１個のマイ
コンに置き換えると共に、位相サーボ回路αδも別の１
個のマイコンに置き換えることが出来る０ （ハ）発明が解決しょうとする問題点 しかし、マ１コンに高価である０このｔめ、１個のクロ
ック信号発生器と第１、第２カウンタを内威し友マイコ
ンで、速度サーボ、位相サーボ及（ｉ　Ｖ　Ｔ　Ｒのシ
ステムコントロール全行えるとコストダツンとなるりし
かし、この工うに１個のマイコンで多数の制御全行うと
次の様な欠点が生じる０つま９マ１コンＨ，ｐＧパルス
信号又ｒｌＦＧパルス信号が発生した時の、第１又框第
２力９ンタの信金読み込んで速度エラー信号又は位相エ
ラー信号を演算して出力しなければならないへしかし、
このＰＧパルス信号又ｔｘＦＧパルス信号発生時に、マ
イコンが別の処理を行なっている場合、マイコンにこの
処理が終了してから第１又に第２カウンタの値を読み込
んで、位相エラー信号又に速度エラー信号を演算して出
力する） この工うに、マ１コンでａＰＧパルス信号又框ＦＧパル
ス信号発生時と、第１又［８２カウンタの値の読み込み
時とに、時間的なずれが発生するりこの皮め、この時間
的なずれを補償するｔめに、マイコンのソフトウェアの
処理にα関係７（、ｐＧパルス信号発生時に第１カウン
タの値を記憶する第１メモリと、ＦＧパルス信号発生時
に第２カウンタの値を記憶する第２メモリと全設けるこ
とが考えられている。この様にすれば、７１コンにｇ１
メモリの値を読み込むことによりＰＧパルス信号発生時
の第１カウンタの値を検出出来るｎ又、マイコンｒｘｌ
！２メモリの値を読み込むことＶＣよりＦＧパルス信号
発生時の＠２カウンタの信金検出出来る□ しかし、上記の構成では第１ｇ２カウンタ用の第１、第
２の２個のメモリｔＰ３蔵したマイコンが必要となる□ 本発明ａ上記の点に鑑みてなされたものであり、ｙｆＩ
ｃｌ又は第２カウンタの値を記憶するメモリが１個の７
１コンに於いても、モータの位相速度サーボを行うこと
が出来る位相・速度サーボ装置全提供するものである□ に）問題点勿解決するための手段 不発＃ｌα、回転体の速度情報全示すＦＧパルス信号全
作成するＦＧパルス信号発生手段と、前記？Ｇパルス信
号の少なくとも一個を抜き出して棄似ＰＧパルス信号？
作成する擬似ＰＧパルス！％発生手段と、基準クロック
信号を計数しかつ位相基単信号によりリセットされる第
１カウンタと、前記基準りＩｆｆ−Ｊり信号を計数する
第２カウンタと、前記ＦＧパルス信号発生時の前記第２
カウンタの値（Ｃｎ）ｔ−記憶するメモリ手段と、前記
第２カウンタの値（Ｄｎ）と前記メモリ手段に記憶され
た値（Ｃｎ）ｋ比較して前記Ｆ’Ｇパルス発生時からの
カウント値（Ｄｎ　　Ｃｎ）ｔ’算出して記憶すると共
に前記第２カウンタをリセーＩトする比較メモリ手段と
、前記メモリ手段の値ＣＣｎ）と前記ＦＧパルス信号の
直前に発生しｘＦＧパルス信号により作成これたカウン
ト値（Ｄｎ−１Ｃｎ−１）ｋ加算してＦＧパルス信号の
間隔に対応した値（Ｃｎ＋Ｄｎ−１−Ｃｎ−１）の信号
を出力する加算手段と、この加算手段からの出力信号に
工９速度エラー信号を作成する速度、エラー信号作成手
段と、前記第１カウンタの値（Ｆｎ　）と前記カウント
値（Ｄｎ−Ｃｎ）とを比較して前記擬似ＰＧパルス信号
発生時の第１カウンタの値（Ｆｎ　Ｄｎ＋０ｎ）ｔ”算
出して出力する減算手段と、この減算手段からの出力信
号にＬつ位相エラー信号を作成する位相エラー信号作成
手段と、前記速度エラー信号と前記位相エラー信号とを
入力して前記回転体全制御するドライブ手段とを、備え
ることを特徴とする０ （ホ）作　用 本発明ぼ、上記の様な構成なので、ＦＧパルス信号が発
生してから、実際に第２カウンタの値が読み込まれるま
での期間をメモリ手段の値（Ｃｎ）と第２カウンタの値
（Ｄｎ）との差（Ｄｎ　　Ｃｎ）により検出出来る。そ
して、ＦＧパルス信号の１個を墾似ＰＧパルス信号とし
ているので擬似ＰＧパルス信号が発生してから、実際に
第１カウンタの値＜Ｆｎ＞が読み込まれるまでの期間に
前記差（Ｄ、−Ｃｎ）と同じとなる０依って、前記差（
Ｄｎ−ＣｎＪを使用して棲似ＰＧパルス信号発生時の第
１カウンタの値（Ｆｎ−Ｄｎ＋Ｃ，）Ｑ求めることが出
来る０（へ）実施例 第１図乃至８１！６図全参照しつつ本発明の一実施例？
説明するり 第１図に於いて、第７図と同一部分にに同一符号？付し
て重複説明？省略する。５ｉｌｌ　ｉマイコンであり、
この７１コン５１１　ｔｌ基準クロック信号発生器α９
及び第１第２カウンタ■Ｃ３２を内蔵している□又、（
５２）　Ｈ処理部であり％ソフトウェアによりその機能
が変化するｔｓ　（５４）　ｎインプットキャプチカレ
ジスタと呼称されるメモリであり、このメモリ（５４）
はＦＧパルス信号により第２カウンタＧ３のトする位相
基準信号？出力する。

（Ｉ）　　このサーボ回路の速度サーボについて説明ゝ
するｎ ＦＧパルス信号発生回路（１２１からのＦＧパルス信号
（第２図すのＦＧｎ　）に１　り　メモＩＪ　（５４）
　Ｉｒｌ第２カウンタ（３２の信金４＃キ込む。依って
、メモリ（５４ンにに第２図に示す第２カウンタＣ（２
の値（Ｃ１ｌ）が記憶されるＯ ＦＧパルス信号にマイコン６（身の端子（５０ａ）を入
力されるり７１コンロ［框第２図（Ｃ）に示す様にＦＧ
パルス信号の入力時エフ遅れて速度サーボ回路として働
く。この時の７１コン■の処理部（５２）　　ｔ”第６
因に、ハードウェアに書き換えて示す。

マイコン１５０１は、第３図に示す様に速度サーボ回路
となると、第２カウンタＣ３１５の値（Ｄｎ）ｋ第３メ
モリ（５６）　　（レジスタであり、マ１コンのソフト
ウェアに工９制御されるメモリであり、第１図のメモリ
（５４）の様にハードウェアにより構成されるメモリと
は異なる）に書き込む。又、マイコン６１１　框、メモ
リ（５４）の値ｔＣ（ｒｔ、　）、　ｔ−第４メモリ（
５８）に書き込む。次に、第２カウンタＣ３２ｆｔ−１
７セツトする。

実際にＦＧパルス信号が発生してから、マイコンが速度
サーボ回路として第２カウンタｒ３３の値勿読み取るま
でに第２カウンタＧ３の値（第２図乙参照）ｒｌ：（Ｄ
ｎＣｎ）だけ増加している。そして、第５図の比較手段
（６０）ｌ’！、この値ｔ　Ｏｎ　Ｃｎ　）　ｋ算出し
て第５メモリ（６２）に書き込む。尚、Ｗｃ６メモＵ（
６４）ににこのＦＧパルス信号（ＦＧｎ）の発生前のＦ
Ｇパルス信号（ＦＧｎ−１）発生時に同様に算出した比
較値（第２図ａのＤｎ−１ａｎ−１）が書き込まれてい
る−＋　（６６）にこの第６メモリ（６４）の値（Ｄｏ
−１０ｎ−１）と第４メモリ（５８）の値（Ｃｎ）を加
算する加算手段である。この加算手段（６６］に第２図
のＦＧパルス信号（ＦＧｎ）と（ＦＧｎ−１）の間隔（
ＴＦ！１）に対応する値（Ｃｎ＋Ｄｎ−１Ｃｎ−ｔ）を
出力する。尚、第５メモリ（６２）の値Ｂ次のＦＧパル
ス信号（ＦＧｎ＋＋）入力時に使用される。

（６Ｂ）にデジタルの速度エラー信号全作成する速度エ
ラー信号作成手段であり、第７図の従来例の比較回路■
及び基単速変データ（ト）に相当する。

＋７０）　ｉ後述する位相エラー信号と速度エラー信号
全加算するデジタル加算器である。この加算器＋７０）
　Ｉｔｓデジタルのサーボエラー信号を出力する□（７
２）Ｔ／ｘデジタルのサーボエラー信号全アナログ°信
号に変換するＤＡ変換器である。このＤＡ変換器（７２
］　の出力に、第１図のドライブ回Ｍ　（４４１に入力
される。

（２）次に位相サーボについて説明するりところで、Ｐ
Ｇパルス信号が発生し交直後に発生し７ｊＦＧパルス信
号をＰＧパルス信号として用いても実際には何ら間Ｍは
ない＾尚、ＦＧパルス信号りり作成し７ｔＰＧパルス信
号ｔ−擬似ＰＧパルス信号と称す。

つまり、第８図に示す様に従来はＰＧパルス信号発生時
の第１カウンタΩの値で位相エラー信号を作成している
。しかし、第４図に示す様に、擬似ＰＧパルス信号（第
４図ｄ）発生時の第１カウンタの値（第４図ｅのＥｎ％
）により位相エラー信号全作成しても良い０ 本実施例の動作を説明する０第１図に於いて、ＰＧパル
ス信号が、マイコン■の端子（５（Ｎ））に入力される
。７１：ｆｆン５１ハこれを検出しても、すぐにに位相
サーボ回路として動作しない０そして、ＦＧパルス信号
が発生すると速度サーボの項で説明し文様にこの時の第
２カウンタＣ３３の値は、メモＩＪ（５４）に書き込ま
れる。そして、このＦＧパルス信号にマイコン５１の端
子（５０ａ）に入力される。

そして、マイコン６１１ハ、このＦＧパルス信号（ＰＧ
パルス信号が発生しｔ直後に発生したＦＧパルス信号）
　ｋ＃４ＪｉＰ　Ｇパルス信号とする０マイコンωが、
このＦＧパルス信号を擬似ＰＧパルス信号λの入力を検
知する０マイコンに■第１第２カウンタ■ｃ３ｚの値を
読み込むと共に、メモリ（５４）の値を読み込む。

そして、第３図に示す前記速度サーボの説明と同様にマ
イコン０１全速度サーボ回路として動作せしめて速度エ
ラー信号全算出するｎ そして、次に７１コン１５（Ｉ框＠５■に示す様に、位
相サーボ回路として動作する□ ｗＪ５図に於いて、（７４）に第１カウンタ（２７Ｊの
値（Ｆｎ）ｔ？記憶する第７メモリである０つまり、こ
の第７メモリには、実際にマイコンｆ５１１−ｂＥサー
ボ回路として動作しｔ時（第４（ｇｆ参照）の第１カウ
ンタのの値（Ｆ、）が書き込１れるり しかし、位相サーボ全行う定めにａ％擬似ＰＧパルス信
号発生時の第１カウンタ＠の値（Ｅｎ）？求めなければ
ならないｎここで、擬似ＰＧ／（ルス信号框Ｆ’Ｇパル
ス信号エク作成しているので、（Ｆｎ−Ｅｎ）の値に速
度サーボ回路で作成し７ｔ　（Ｄ　ｎＣｎ）と同じであ
る。依って Ｆｎ−Ｅｎ−Ｄｎ−Ｃｎ 依って Ｅｎ−Ｆｎ−（Ｄｎ−Ｃ：、　） となる。

（７６）　ｉ上記の式ｔ−実現する減算手段であり、第
７メモリ（７４）の値（Ｆｎ）から第５メモリ（６２）
の値ｔＤｎ−Ｃｎ）ｔ−減算する□この減算にＸＶ＊似
Ｐ　Ｇ　パルス信号発生時（第４図ｄのｐｃ、；　）の
第１カウ７タ１２’ＺｆＪ値Ｅｎ＝Ｆｎ　（Ｄｎ　Ｃｎ
）が算出される□この値（Ｅ！１）は、位相基準信号と
回転体の位相差を示す信号である。

（７８）ｔ！デジタルの位相エラー信号全作成する位相
エラー信号作成手段であり、第７図の従来例の比較回路
（ト）及び基準位相データ■に相当する□この位相エラ
ー信号に、前記加算手段（７ｏ）で速度エラー信号と加
算される□ 尚、本実施例で框、擬似ＰＧパルス信号を作成する回路
を設けずに、＠６図に７０チヤートで示す様にソフトウ
ェアにより擬似ＰＧパルス信号作成手段全作成し九がこ
れにノ為−ドウェアで作成しても良い□尚、！６図でに
説明全簡単にするためにサーボ回路の動作のみを示しｔ
がこのマイコンでは、サーボの動作だけでなくシステム
コントロールの几めの動作もサーボの動作の合間に行な
っている＾ 又、本実施例では擬似ＰＧパルス信号ｉＰＧパルス信号
の発生の直後に発生するＦＧパルス信号工り作成し九が
、これに直後でなくても良く、例えば４個目のＦＧパル
ス信号でも良い。又、キャプスタンモータ等に於いて框
、ＦＧパルス信号を分周回路（擬似ＰＧパルス信号発生
手段）で分周して５０Ｈｚの擬似ＰＧパルス信号を作成
しても良い。又、本実施例でａ、外部の位相基準信号発
生器（２０ｔ−用いて第１カウンタ（２２１ヲ＾秒ごと
にリセウトしｔが、例えば、第１カウンタのの値が所定
値’　５０秒間のカウント数）になる度に自らリセット
信号（位相基準信号）を発生する様にしても良い。又、
端子（５０ａ）に入力されるＦＧパルス信号にＬクメモ
リ（５４）ｉ動作せしめてマイコンの使用端子数？、少
なくする様にしても良い。

（ト）発明の効果 上記の如く１本発明に依れば、ハードワエアのメモＩＪ
　’ｋ　１個備えるマイコンに於いても、誤差なくモー
タの速度・位相サーボが行なえ有用である□又、メモリ
を２個備える７１コンでは２個のモータの速度・位相サ
ーボが行なえるり

【図面の簡単な説明】

第１図に本発明の一実施例を示す叩、第２図は速度サー
ボを説明する友めの図、第３囚に速度サーボを説明する
九めの回路図、第４図に位相サーボを説明する九めの図
、第５図に位相サーボ全説明するための図、第６図にマ
イコンの動作を説明するｔめの図である。 第７因は従来例を示す図、＠８図、第９因に第７図の動
作？説明する定めの因である。 Ｃ１１ト・・シリンダ（回転体）、（１２１・・・ＦＧ
パルス信号発生器（ＦＧパルス信号発生手段］、（５２
）・・・処理部（Ｗ似ＰＧパルス信号発生手段、比較メ
モリ手段、加算手段、減算手段）、＋２２１・・・第１
カウンタ、（３２・・・纂２カウンタ、（５４）・・・
メモリ（メモリ手段）、（６θ）（６２）・・・・・・
比較手段・第５メモリ（比較メモリ手段）、（６６）・
・・加算手段、（６８）・・・速度エラー信号作成手段
、（７６）・・・減算手段、（７８］・・・位相エラー
信号作成手段、１４４１・・・ドライブ回路（ドライブ
手段）０

Claims (1)

【特許請求の範囲】
1. （１）回転体の速度情報を示すＦＧパルス信号を作成す
   るＦＧパルス信号発生手段と、 前記ＦＧパルス信号の少なくとも一個を抜き出して擬似
   ＰＧパルス信号を作成する擬似ＰＧパルス信号発生手段
   と、 基準クロック信号を計数しかつ位相基準信号によりリセ
   ットされる第１カウンタと、 前記基準クロック信号を計数する第２カウンタと、 前記ＦＧパルス信号発生時の前記第２カウンタの値（Ｃ
   ＿ｎ）を記憶するメモリ手段と、 前記第２カウンタの値（Ｄ＿ｎ）と前記メモリ手段に記
   憶された値（Ｃ＿ｎ）を比較して前記ＦＧパルス発生時
   からのカウント値（Ｄ＿ｎ−Ｃ＿ｎ）を算出して記憶す
   ると共に前記第２カウンタをリセットする比較メモリ手
   段と、 前記メモリ手段の値（Ｃ＿ｎ）と前記ＦＧパルス信号の
   直前に発生したＦＧパルス信号により作成されたカウン
   ト値（Ｄ＿ｎ＿−＿１−Ｃ＿ｎ＿−＿１）を加算してＦ
   Ｇパルス信号の間隔に対応した値（Ｃ＿ｎ＋Ｄ＿ｎ＿−
   ＿１−Ｃ＿ｎ＿−＿１）の信号を出力する加算手段と、 この加算手段からの出力信号により速度エラー信号を作
   成する速度エラー信号作成手段と、前記第１カウンタの
   値（Ｆ＿ｎ）と前記カウント値（Ｄ＿ｎ−Ｃ＿ｎ）とを
   比較して前記擬似ＰＧパルス信号発生時の第１カウンタ
   の値（Ｆ＿ｎ−Ｄ＿ｎ＋Ｃ＿ｎ）を算出して出力する減
   算手段と、 この減算手段からの出力信号により位相エラー信号を作
   成する位相エラー信号作成手段と、前記速度エラー信号
   と前記位相エラー信号とを入力して前記回転体を制御す
   るドライブ手段とを、備えることを特徴とする速度位相
   サーボ装置。