JP2626017B2 - タイムコード信号の遅延処理回路 - Google Patents
タイムコード信号の遅延処理回路Info
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- JP2626017B2 JP2626017B2 JP33490288A JP33490288A JP2626017B2 JP 2626017 B2 JP2626017 B2 JP 2626017B2 JP 33490288 A JP33490288 A JP 33490288A JP 33490288 A JP33490288 A JP 33490288A JP 2626017 B2 JP2626017 B2 JP 2626017B2
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- Japan
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- signal
- time code
- edge
- processing circuit
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、ビデオ信号が記録されたテープの長手方向
に記録されたタイムコードを再生した再生タイムコード
信号に上記テープに対する再生速度に対応した遅延量を
与えるタイムコード信号の遅延処理回路に関し、例えば
ディジタルビデオテープレコーダを用いた編集装置等に
適用される。
に記録されたタイムコードを再生した再生タイムコード
信号に上記テープに対する再生速度に対応した遅延量を
与えるタイムコード信号の遅延処理回路に関し、例えば
ディジタルビデオテープレコーダを用いた編集装置等に
適用される。
B.発明の概要 本発明は、ビデオ信号が記録されたテープの長手方向
に記録されたタイムコードを再生した再生タイムコード
信号にメモリ手段にて遅延量を与えるにあたり、上記再
生タイムコード信号の立ち上がりエッジの間隔を計測
し、このエッジ間隔の1/4の位置タイミングおよび3/4の
位置タイミングを検出して、この検出出力パルスをアド
レス発生カウンタ手段にて計数して上記メモリ手段のア
ドレスデータを形成するアドレス発生カウンタ手段に上
記上記ビデオ信号の再生信号の上記再生タイムコード信
号に対する遅延量に対応したオフセットデータをプリセ
ットすることにより、上記テープに対する再生速度に対
応した遅延量を上記メモリ手段にて上記再生タイムコー
ド信号に与えることができるようにしたものである。
に記録されたタイムコードを再生した再生タイムコード
信号にメモリ手段にて遅延量を与えるにあたり、上記再
生タイムコード信号の立ち上がりエッジの間隔を計測
し、このエッジ間隔の1/4の位置タイミングおよび3/4の
位置タイミングを検出して、この検出出力パルスをアド
レス発生カウンタ手段にて計数して上記メモリ手段のア
ドレスデータを形成するアドレス発生カウンタ手段に上
記上記ビデオ信号の再生信号の上記再生タイムコード信
号に対する遅延量に対応したオフセットデータをプリセ
ットすることにより、上記テープに対する再生速度に対
応した遅延量を上記メモリ手段にて上記再生タイムコー
ド信号に与えることができるようにしたものである。
C.従来の技術 一般に、ビデオテープの編集装置では、ビデオ信号が
斜め記録されたビデオテープ上の各ビデオトラックの位
置を高精度で決定する必要があるので、上記テープ上に
アドレス信号となるタイムコード信号を予め記録してお
き、タイムコード信号を読み取りながら編集作業を行う
ようになっている。上記タイムコードとしては、ビデオ
テープの長手方向すなわちテープ走行方向に沿って記録
される長手方向タイムコード（所謂LTC）と、ビデオト
ラック上の垂直同期区間に記録される垂直区間タイムコ
ード（所謂VITC）とがあり、いづれも時・分・秒・フレ
ーム等を示す一種のアドレス情報が例えばバイフェーズ
変調符号等のタイムコード信号として記録されている。
斜め記録されたビデオテープ上の各ビデオトラックの位
置を高精度で決定する必要があるので、上記テープ上に
アドレス信号となるタイムコード信号を予め記録してお
き、タイムコード信号を読み取りながら編集作業を行う
ようになっている。上記タイムコードとしては、ビデオ
テープの長手方向すなわちテープ走行方向に沿って記録
される長手方向タイムコード（所謂LTC）と、ビデオト
ラック上の垂直同期区間に記録される垂直区間タイムコ
ード（所謂VITC）とがあり、いづれも時・分・秒・フレ
ーム等を示す一種のアドレス情報が例えばバイフェーズ
変調符号等のタイムコード信号として記録されている。
また、ビデオテープ上の各ビデオトラックにビデオ信
号をディジタル記録するディジタルビデオテープレコー
ダでは、上記ビデオ信号をディジタル化したビデオデー
タについて誤り訂正処理等の各種処理が施されており、
テープに記録されているタームコード（LTC）は実時間
で再生することができるのに対し、テープにディジタル
記録されたビデオ信号の再生には上記誤り訂正処理等の
各種処理のために処理時間を必要とし、通常、テープか
ら再生されるビデオ信号とタイムコード（LTC）との間
にずれが発生することが知られている。
号をディジタル記録するディジタルビデオテープレコー
ダでは、上記ビデオ信号をディジタル化したビデオデー
タについて誤り訂正処理等の各種処理が施されており、
テープに記録されているタームコード（LTC）は実時間
で再生することができるのに対し、テープにディジタル
記録されたビデオ信号の再生には上記誤り訂正処理等の
各種処理のために処理時間を必要とし、通常、テープか
ら再生されるビデオ信号とタイムコード（LTC）との間
にずれが発生することが知られている。
本件出願人は、例えば特開昭62−241192号公報に開示
されているように、LTC記録を伴うディジタルビデオテ
ープレコーダにおいて、再生系におけるタイムコード
（LTC）に対するビデオ信号の時間遅れ分だけ予めLTCの
データを記録系において遅らせて記録することにより、
再生時にビデオ信号とタイムコードとが一致して得られ
るようにしたビデオテープレコーダや、特願昭62−1888
39号として、再生系におけるタイムコードに対するビデ
オ信号の時間遅れがフレーム単位となるように、再生系
でタイムコードに演算処理（遅延処理）を施すようにし
たビデオテープレコーダを先に提案している。
されているように、LTC記録を伴うディジタルビデオテ
ープレコーダにおいて、再生系におけるタイムコード
（LTC）に対するビデオ信号の時間遅れ分だけ予めLTCの
データを記録系において遅らせて記録することにより、
再生時にビデオ信号とタイムコードとが一致して得られ
るようにしたビデオテープレコーダや、特願昭62−1888
39号として、再生系におけるタイムコードに対するビデ
オ信号の時間遅れがフレーム単位となるように、再生系
でタイムコードに演算処理（遅延処理）を施すようにし
たビデオテープレコーダを先に提案している。
D.発明が解決しようとする課題 ところで、LTC記録を伴うディジタルビデオテープレ
コーダでは、再生系におけるタイムコードに対するビデ
オ信号の時間遅れがテープ再生速度に応じて変化するの
で、変速再生モードを含む編集作業を行う際に、テープ
から再生されたタイムコードにて編集点を高精度に指定
することができないという問題点があった。
コーダでは、再生系におけるタイムコードに対するビデ
オ信号の時間遅れがテープ再生速度に応じて変化するの
で、変速再生モードを含む編集作業を行う際に、テープ
から再生されたタイムコードにて編集点を高精度に指定
することができないという問題点があった。
本発明は、上述の如き従来の問題点に鑑み、LTC記録
を伴うディジタルビデオテープレコーダにおいて、テー
プから再生されたタイムコードにて編集点を高精度に指
定して変速再生モードを含む編集作業を行うことができ
るようにすることを目的とし、テープから再生される再
生タイムコード信号にテープ再生速度に対応した遅延量
を与えるタイムコード信号の遅延処理回路を提供するも
のである。
を伴うディジタルビデオテープレコーダにおいて、テー
プから再生されたタイムコードにて編集点を高精度に指
定して変速再生モードを含む編集作業を行うことができ
るようにすることを目的とし、テープから再生される再
生タイムコード信号にテープ再生速度に対応した遅延量
を与えるタイムコード信号の遅延処理回路を提供するも
のである。
E.課題を解決するための手段 本発明に係るタイムコード信号の遅延処理回路は、上
述の問題点を解決するために、ビデオ信号が記録された
テープの長手方向に記録されたタイムコードを再生した
再生タイムコード信号が供給されるメモリ手段と、上記
再生タイムコード信号の立ち上がりエッジと立ち下がり
エッジを検出するエッジ検出手段と、上記エッジ検出手
段にて検出された各エッジの間隔を計測する計測カウン
タ手段と、上記計測カウンタ手段にて計測されたエッジ
間隔の1/4の位置タイミングおよび3/4の位置タイミング
を検出するタイミング検出手段と、上記上記ビデオ信号
の再生信号の上記再生タイムコード信号に対する遅延量
に対応したオフセットデータがプリセットされ、上記タ
イミング検出手段による検出出力パルスを計数して上記
メモリ手段のアドレスデータを形成するアドレス発生カ
ウンタ手段とを備え、上記メモリ手段にて上記テープに
対する再生速度に対応した遅延量を再生タイムコード信
号に与えることを特徴としている。
述の問題点を解決するために、ビデオ信号が記録された
テープの長手方向に記録されたタイムコードを再生した
再生タイムコード信号が供給されるメモリ手段と、上記
再生タイムコード信号の立ち上がりエッジと立ち下がり
エッジを検出するエッジ検出手段と、上記エッジ検出手
段にて検出された各エッジの間隔を計測する計測カウン
タ手段と、上記計測カウンタ手段にて計測されたエッジ
間隔の1/4の位置タイミングおよび3/4の位置タイミング
を検出するタイミング検出手段と、上記上記ビデオ信号
の再生信号の上記再生タイムコード信号に対する遅延量
に対応したオフセットデータがプリセットされ、上記タ
イミング検出手段による検出出力パルスを計数して上記
メモリ手段のアドレスデータを形成するアドレス発生カ
ウンタ手段とを備え、上記メモリ手段にて上記テープに
対する再生速度に対応した遅延量を再生タイムコード信
号に与えることを特徴としている。
F.作 用 本発明に係るタイムコード信号の遅延処理回路では、
ビデオ信号が記録されたテープの長手方向に記録された
タイムコードを再生した再生タイムコード信号の立ち上
がりエッジと立ち下がりエッジをエッジ検出手段にて検
出し、計測カウンタ手段にて上記エッジ検出手段による
検出出力に基づいて上記再生タイムコード信号の立ち上
がりエッジと立ち下がりエッジとの間隔を計測する。タ
イミング検出手段は、上記計測カウンタ手段にて計測さ
れたエッジ間隔の1/4の位置タイミングおよび3/4の位置
タイミングを上記再生タイムコード信号のラッチタイミ
ングとして検出する。アドレス発生カウンタ手段は、上
記タイミング検出手段による検出出力パルスを計数する
ことにより、メモリ手段に与える書き込み・読み出しア
ドレスデータを形成する。そして、上記ビデオ信号の再
生信号の上記再生タイムコード信号に対する遅延量に対
応したオフセットデータが上記アドレス発生カウンタ手
段がプリセットされることによって、上記テープに対す
る再生速度に対応した遅延量を与えた再生タイムコード
信号が上記メモリ手段を介して得られる。
ビデオ信号が記録されたテープの長手方向に記録された
タイムコードを再生した再生タイムコード信号の立ち上
がりエッジと立ち下がりエッジをエッジ検出手段にて検
出し、計測カウンタ手段にて上記エッジ検出手段による
検出出力に基づいて上記再生タイムコード信号の立ち上
がりエッジと立ち下がりエッジとの間隔を計測する。タ
イミング検出手段は、上記計測カウンタ手段にて計測さ
れたエッジ間隔の1/4の位置タイミングおよび3/4の位置
タイミングを上記再生タイムコード信号のラッチタイミ
ングとして検出する。アドレス発生カウンタ手段は、上
記タイミング検出手段による検出出力パルスを計数する
ことにより、メモリ手段に与える書き込み・読み出しア
ドレスデータを形成する。そして、上記ビデオ信号の再
生信号の上記再生タイムコード信号に対する遅延量に対
応したオフセットデータが上記アドレス発生カウンタ手
段がプリセットされることによって、上記テープに対す
る再生速度に対応した遅延量を与えた再生タイムコード
信号が上記メモリ手段を介して得られる。
G.実施例 以下、本発明に係るタイムコード信号の遅延処理回路
の一実施例について、図面に従い詳細に説明する。
の一実施例について、図面に従い詳細に説明する。
第１図のブロック図に示すタイムコード信号の遅延処
理回路は、LTC記録を伴うディジタルビデオテープレコ
ーダの再生系にて得られる図示しないテープの長手方向
に記録されたタイムコード（LTC）を再生した再生LTC信
号について遅延処理を行うもので、上記再生LTC信号が
信号入力端子（１）からメモリ回路（２）とエッジ検出
回路（３）に供給されている。
理回路は、LTC記録を伴うディジタルビデオテープレコ
ーダの再生系にて得られる図示しないテープの長手方向
に記録されたタイムコード（LTC）を再生した再生LTC信
号について遅延処理を行うもので、上記再生LTC信号が
信号入力端子（１）からメモリ回路（２）とエッジ検出
回路（３）に供給されている。
上記エッジ検出回路（３）は、上記再生LTC信号につ
いて立ち上がりエッジと立ち下がりエッジを検出する両
エッジ検出動作を行うもので、例えば第２図に示すよう
に、再生LTC信号の立ち上がりエッジおよび立ち下がり
エッジの各タイミング毎にエッジ検出出力パルスを形成
する。このエッジ検出回路（３）にて得られるエッジ検
出出力パルスは、誤動作検出回路（４）に供給されてい
るともにANDゲート回路（５）を介してエッジ間隔計測
カウンタ（６）のリセット端子とゲート制御カウンタ
（７）のロード端子と1/4演算処理回路（８）および3/4
演算処理回路（９）の各ラッチ端子に供給されている。
いて立ち上がりエッジと立ち下がりエッジを検出する両
エッジ検出動作を行うもので、例えば第２図に示すよう
に、再生LTC信号の立ち上がりエッジおよび立ち下がり
エッジの各タイミング毎にエッジ検出出力パルスを形成
する。このエッジ検出回路（３）にて得られるエッジ検
出出力パルスは、誤動作検出回路（４）に供給されてい
るともにANDゲート回路（５）を介してエッジ間隔計測
カウンタ（６）のリセット端子とゲート制御カウンタ
（７）のロード端子と1/4演算処理回路（８）および3/4
演算処理回路（９）の各ラッチ端子に供給されている。
上記エッジ間隔計測カウンタ（６）は、上記再生LTC
信号の時間軸変動成分に対する許容精度を確保した周波
数のクロックCKがクロック端子に供給されており、上記
クロックCKを加算計数する。このエッジ間隔計測カウン
タ（６）は、上記ANDゲート回路（５）を介して供給さ
れる上記エッジ検出出力パルスにて上記再生LTC信号の
立ち上がりエッジおよび立ち下がりエッジの各タイミン
グ毎にリセットされて、上記クロックCKの加算計数する
ことによって、上記再生LTC信号のエッジ間隔を計測す
るようになっている。上記エッジ間隔計測カウンタ
（６）による計数出力データは、上記1/4演算処理回路
（８）および3/4演算処理回路（９）の各データ端子に
供給されているとともに、第１および第２の一致検出回
路（10），（11）に供給されている。
信号の時間軸変動成分に対する許容精度を確保した周波
数のクロックCKがクロック端子に供給されており、上記
クロックCKを加算計数する。このエッジ間隔計測カウン
タ（６）は、上記ANDゲート回路（５）を介して供給さ
れる上記エッジ検出出力パルスにて上記再生LTC信号の
立ち上がりエッジおよび立ち下がりエッジの各タイミン
グ毎にリセットされて、上記クロックCKの加算計数する
ことによって、上記再生LTC信号のエッジ間隔を計測す
るようになっている。上記エッジ間隔計測カウンタ
（６）による計数出力データは、上記1/4演算処理回路
（８）および3/4演算処理回路（９）の各データ端子に
供給されているとともに、第１および第２の一致検出回
路（10），（11）に供給されている。
上記1/4演算処理回路（８）および3/4演算処理回路９
は、上記ANDゲート回路（５）を介して供給される上記
エッジ検出出力パルスにて上記再生LTC信号の立ち上が
りエッジおよび立ち下がりエッジの各タイミング毎に上
記エッジ間隔計測カウンタ（６）からの計数出力データ
をラッチして、その値の1/4および3/4を算出する。ここ
で、上記再生LTC信号の立ち上がりエッジおよび立ち下
がりエッジの各タイミング毎に上記エッジ間隔計測カウ
ンタ（６）にて得られる計数出力データは、上記再生LT
C信号のエッジ間隔を示している。
は、上記ANDゲート回路（５）を介して供給される上記
エッジ検出出力パルスにて上記再生LTC信号の立ち上が
りエッジおよび立ち下がりエッジの各タイミング毎に上
記エッジ間隔計測カウンタ（６）からの計数出力データ
をラッチして、その値の1/4および3/4を算出する。ここ
で、上記再生LTC信号の立ち上がりエッジおよび立ち下
がりエッジの各タイミング毎に上記エッジ間隔計測カウ
ンタ（６）にて得られる計数出力データは、上記再生LT
C信号のエッジ間隔を示している。
上記再生LTC信号のエッジタイミング毎に上記1/4演算
処理回路（８）にて算出される上記再生LTC信号のエッ
ジ間隔の1/4の値を示す演算出力データは、上記第１の
一致検出回路（10）に供給されている。
処理回路（８）にて算出される上記再生LTC信号のエッ
ジ間隔の1/4の値を示す演算出力データは、上記第１の
一致検出回路（10）に供給されている。
また、上記再生LTC信号のエッジタイミング毎に上記3
/4演算処理回路（９）にて算出される上記再生LTC信号
のエッジ間隔の3/4の値を示す演算出力データは、上記
第２の一致検出回路（11）に供給されているとともに、
上記ゲート制御カウンタ（７）のデータ端子に供給され
ている。
/4演算処理回路（９）にて算出される上記再生LTC信号
のエッジ間隔の3/4の値を示す演算出力データは、上記
第２の一致検出回路（11）に供給されているとともに、
上記ゲート制御カウンタ（７）のデータ端子に供給され
ている。
上記ゲート制御カウンタ（７）は、上記エッジ間隔計
測カウンタ（６）と同じクロックCKがクロック端子に供
給されており、上記クロックCKを減算計数する。このゲ
ート制御カウンタ（７）は、上記3/4演算処理回路
（９）にて算出される上記再生LTC信号のエッジ間隔の3
/4の値を示す演算出力データが上記再生LTC信号のエッ
ジタイミング毎にロードされ、この値から上記クロック
CKを減算計数動作を行い、そのボロー出力をゲート制御
信号としてORゲート回路（14）を介して上記ANDゲート
回路（５）に与えるようになっている。
測カウンタ（６）と同じクロックCKがクロック端子に供
給されており、上記クロックCKを減算計数する。このゲ
ート制御カウンタ（７）は、上記3/4演算処理回路
（９）にて算出される上記再生LTC信号のエッジ間隔の3
/4の値を示す演算出力データが上記再生LTC信号のエッ
ジタイミング毎にロードされ、この値から上記クロック
CKを減算計数動作を行い、そのボロー出力をゲート制御
信号としてORゲート回路（14）を介して上記ANDゲート
回路（５）に与えるようになっている。
上記ゲート制御カウンタ（７）のボロー出力を上記AN
Dゲート回路（５）のゲート制御信号とすることによっ
て、この実施例の遅延処理回路の正常動作期間中は、上
記エッジ検出回路（３）にて検出される再生LTC信号の
立ち上がりエッジおよび立ち下がりエッジに対して、第
２図に示すように2T周期のエッジパルスが上記ANDゲー
ト回路（５）を通過することになる。
Dゲート回路（５）のゲート制御信号とすることによっ
て、この実施例の遅延処理回路の正常動作期間中は、上
記エッジ検出回路（３）にて検出される再生LTC信号の
立ち上がりエッジおよび立ち下がりエッジに対して、第
２図に示すように2T周期のエッジパルスが上記ANDゲー
ト回路（５）を通過することになる。
また、上記第１の一致検出回路（10）は、上記エッジ
間隔計測カウンタ（６）にて得られる計数出力データと
上記1/4演算処理回路（８）による演算出力データとの
一致検出動作を行い、上記エッジ間隔計測カウンタ
（６）にて得られる計数出力データが上記再生LTC信号
のエッジ間隔の1/4の値と一致するタイミング毎に一致
検出出力パルスを出力する。さらに、上記第１の一致検
出回路（11）は、上記エッジ間隔計測カウンタ（６）に
て得られる計数出力データと上記3/4演算処理回路
（９）による演算出力データとの一致検出動作を行い、
上記エッジ間隔計測カウンタ（６）にて得られる計数出
力データが上記再生LTC信号のエッジ間隔の3/4の値と一
致するタイミング毎に一致検出出力パルスを出力する。
間隔計測カウンタ（６）にて得られる計数出力データと
上記1/4演算処理回路（８）による演算出力データとの
一致検出動作を行い、上記エッジ間隔計測カウンタ
（６）にて得られる計数出力データが上記再生LTC信号
のエッジ間隔の1/4の値と一致するタイミング毎に一致
検出出力パルスを出力する。さらに、上記第１の一致検
出回路（11）は、上記エッジ間隔計測カウンタ（６）に
て得られる計数出力データと上記3/4演算処理回路
（９）による演算出力データとの一致検出動作を行い、
上記エッジ間隔計測カウンタ（６）にて得られる計数出
力データが上記再生LTC信号のエッジ間隔の3/4の値と一
致するタイミング毎に一致検出出力パルスを出力する。
そして、上記第１および第２の一致検出回路（10），
（11）にて得られる各一致検出出力パルスは、ORゲート
回路（15）を介してアドレスカウンタ（16）のクロック
端子と上記メモリ回路（２）の書き込み・読み出し制御
端子に供給されているとともに、上記誤動作検出回路
（４）に供給されている。
（11）にて得られる各一致検出出力パルスは、ORゲート
回路（15）を介してアドレスカウンタ（16）のクロック
端子と上記メモリ回路（２）の書き込み・読み出し制御
端子に供給されているとともに、上記誤動作検出回路
（４）に供給されている。
上記アドレスカウンタ（16）は、上記上記ビデオ信号
の再生信号の上記再生タイムコード信号に対する遅延量
に対応したオフセットデータがプリセットされて、上記
オフセットデータにて与えられるアドレス値から、上記
第１および第２の一致検出回路（10），（11）から上記
ORゲート回路（15）を介して供給される各一致検出出力
パルスをクロックとしてカウントすることにより、アド
レスデータを形成して、このアドレスデータを上記メモ
リ回路（２）のアドレス端子に与えるようになってい
る。
の再生信号の上記再生タイムコード信号に対する遅延量
に対応したオフセットデータがプリセットされて、上記
オフセットデータにて与えられるアドレス値から、上記
第１および第２の一致検出回路（10），（11）から上記
ORゲート回路（15）を介して供給される各一致検出出力
パルスをクロックとしてカウントすることにより、アド
レスデータを形成して、このアドレスデータを上記メモ
リ回路（２）のアドレス端子に与えるようになってい
る。
上記メモリ回路（２）は、上記第１および第２の一致
検出回路（10），（11）から上記ORゲート回路（15）を
介して供給される各一致検出出力パルスを書き込み・読
み出し制御信号として、上記アドレスカウンタ（16）に
て与えられるアドレスデータににて示されるアドレスが
アクセスされて、上記再生LTC信号の書き込み・読み出
しがなされる。上記アドレスカウンタ（16）にプリセッ
トされたオフセットデータにて示される上記テープに対
する再生速度に対応した遅延量を上記再生LTC信号に与
えた再生LTC信号が上記メモリ回路（２）から読み出さ
れ、この遅延処理済の再生LTC信号が信号出力端子（1
7）から出力される。
検出回路（10），（11）から上記ORゲート回路（15）を
介して供給される各一致検出出力パルスを書き込み・読
み出し制御信号として、上記アドレスカウンタ（16）に
て与えられるアドレスデータににて示されるアドレスが
アクセスされて、上記再生LTC信号の書き込み・読み出
しがなされる。上記アドレスカウンタ（16）にプリセッ
トされたオフセットデータにて示される上記テープに対
する再生速度に対応した遅延量を上記再生LTC信号に与
えた再生LTC信号が上記メモリ回路（２）から読み出さ
れ、この遅延処理済の再生LTC信号が信号出力端子（1
7）から出力される。
さらに、上記誤動作検出回路（４）は、例えば第３図
に示すように、上記エッジ検出回路（３）によるエッジ
検出パルスにてセットされ、上記第１および第２の一致
検出回路（10），（11）から上記ORゲート回路（15）を
介して供給される各一致検出出力パルスにてリセットさ
れるSRフリップフロップ回路（4a）と、このSRフリップ
フロップ回路（4A）の出力を上記エッジ検出回路（３）
によるエッジ検出パルスにてラッチするラッチ回路（4
B）にて構成され、上記ラッチ回路（4B）によるラッチ
出力を上記ORゲート回路（14）を介してゲート制御信号
として上記ANDゲート回路（５）に供給するようになっ
ている。
に示すように、上記エッジ検出回路（３）によるエッジ
検出パルスにてセットされ、上記第１および第２の一致
検出回路（10），（11）から上記ORゲート回路（15）を
介して供給される各一致検出出力パルスにてリセットさ
れるSRフリップフロップ回路（4a）と、このSRフリップ
フロップ回路（4A）の出力を上記エッジ検出回路（３）
によるエッジ検出パルスにてラッチするラッチ回路（4
B）にて構成され、上記ラッチ回路（4B）によるラッチ
出力を上記ORゲート回路（14）を介してゲート制御信号
として上記ANDゲート回路（５）に供給するようになっ
ている。
この上記誤動作検出回路（４）は、例えば第４図に破
線にて示すように上記再生LTC信号にエッジパルス
（P0）の位置でエラーが発生した場合に、後続のエッジ
パルスのうちの第３番目を上記ANDゲート回路（５）を
通過させて、上記第３番目のパルス（P3）にて上記エッ
ジ間隔計測カウンタ（６）をリセットするともに上記3/
4演算処理回路（９）による演算出力データを上記ゲー
ト制御カウンタ（７）にロードすることにより、さら
に、第４番目のパルス（P4）を上記ANDゲート回路
（５）を通過させるようなゲート制御信号を形成する。
この実施例の遅延処理回路は、上記第４番目のパルス
（P4）にて上記エッジ間隔計測カウンタ（６）がリセッ
トされるとともに上記3/4演算処理回路（９）による演
算出力データが上記ゲート制御カウンタ（７）にロード
されることにより、正常な遅延処理動作に復帰する。
線にて示すように上記再生LTC信号にエッジパルス
（P0）の位置でエラーが発生した場合に、後続のエッジ
パルスのうちの第３番目を上記ANDゲート回路（５）を
通過させて、上記第３番目のパルス（P3）にて上記エッ
ジ間隔計測カウンタ（６）をリセットするともに上記3/
4演算処理回路（９）による演算出力データを上記ゲー
ト制御カウンタ（７）にロードすることにより、さら
に、第４番目のパルス（P4）を上記ANDゲート回路
（５）を通過させるようなゲート制御信号を形成する。
この実施例の遅延処理回路は、上記第４番目のパルス
（P4）にて上記エッジ間隔計測カウンタ（６）がリセッ
トされるとともに上記3/4演算処理回路（９）による演
算出力データが上記ゲート制御カウンタ（７）にロード
されることにより、正常な遅延処理動作に復帰する。
H.発明の効果 本発明に係るタイムコード信号の遅延処理回路では、
上記ビデオ信号の再生信号の上記再生タイムコード信号
に対する遅延量に対応したオフセットデータをアドレス
発生カウンタ手段にプリセットすることによって、テー
プの長手方向に記録されたタイムコード（LTC）を再生
した再生タイムコード信号にメモリ手段にて上記テープ
に対する再生速度に対応した遅延量を与えることができ
る。
上記ビデオ信号の再生信号の上記再生タイムコード信号
に対する遅延量に対応したオフセットデータをアドレス
発生カウンタ手段にプリセットすることによって、テー
プの長手方向に記録されたタイムコード（LTC）を再生
した再生タイムコード信号にメモリ手段にて上記テープ
に対する再生速度に対応した遅延量を与えることができ
る。
従って、本発明を適用することにより、LTC記録を伴
うディジタルビデオテープレコーダにおいて、テープか
ら再生されたタイムコードにて編集点を高精度に指定し
て変速再生モードを含む編集作業を行うことができる。
うディジタルビデオテープレコーダにおいて、テープか
ら再生されたタイムコードにて編集点を高精度に指定し
て変速再生モードを含む編集作業を行うことができる。
第１図は本発明に係るタイムコード信号の遅延処理回路
の構成を示すブロック図、第２図は上記遅延処理回路の
動作を説明するためのタイムチャート、第３図は上記遅
延処理回路に設けた誤動作検出回路の構成を示すブロッ
ク図、第４図は上記誤動作検出回路の動作を説明するた
めのタイムチャートである。 （１）……信号入力端子 （２）……メモリ回路 （３）……エッジ検出回路 （５）……ANDゲート回路 （６）……エッジ間隔計測カウンタ （７）……ゲート制御カウンタ （８）……1/4演算処理回路 （９）……3/4演算処理回路 （10），（11）……一致検出回路 （16）……アドレスカウンタ （17）……信号出力端子
の構成を示すブロック図、第２図は上記遅延処理回路の
動作を説明するためのタイムチャート、第３図は上記遅
延処理回路に設けた誤動作検出回路の構成を示すブロッ
ク図、第４図は上記誤動作検出回路の動作を説明するた
めのタイムチャートである。 （１）……信号入力端子 （２）……メモリ回路 （３）……エッジ検出回路 （５）……ANDゲート回路 （６）……エッジ間隔計測カウンタ （７）……ゲート制御カウンタ （８）……1/4演算処理回路 （９）……3/4演算処理回路 （10），（11）……一致検出回路 （16）……アドレスカウンタ （17）……信号出力端子
Claims (1)
- 【請求項１】ビデオ信号が記録されたテープの長手方向
に記録されたタイムコードを再生した再生タイムコード
信号が供給されるメモリ手段と、 上記再生タイムコード信号の立ち上がりエッジと立ち下
がりエッジを検出するエッジ検出手段と、 上記エッジ検出手段にて検出された各エッジの間隔を計
測する計測カウンタ手段と、 上記計測カウンタ手段にて計測されたエッジ間隔の1/4
の位置タイミングおよび3/4の位置タイミングを検出す
るタイミング検出手段と、 上記ビデオ信号の再生信号の上記再生タイムコード信号
に対する遅延量に対応したオフセットデータがプリセッ
トされ、上記タイミング検出手段による検出出力パルス
を計数して上記メモリ手段のアドレスデータを形成する
アドレス発生カウンタ手段とを備え、 上記メモリ手段にて上記テープに対する再生速度に対応
した遅延量を再生タイムコード信号に与えることを特徴
とするタイムコード信号の遅延処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33490288A JP2626017B2 (ja) | 1988-12-29 | 1988-12-29 | タイムコード信号の遅延処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33490288A JP2626017B2 (ja) | 1988-12-29 | 1988-12-29 | タイムコード信号の遅延処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179985A JPH02179985A (ja) | 1990-07-12 |
| JP2626017B2 true JP2626017B2 (ja) | 1997-07-02 |
Family
ID=18282516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33490288A Expired - Fee Related JP2626017B2 (ja) | 1988-12-29 | 1988-12-29 | タイムコード信号の遅延処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626017B2 (ja) |
-
1988
- 1988-12-29 JP JP33490288A patent/JP2626017B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02179985A (ja) | 1990-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |