JP2624888B2 - 回転ヘッド磁気記録再生装置のｔａｃｈ生成回路 - Google Patents
回転ヘッド磁気記録再生装置のｔａｃｈ生成回路Info
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- JP2624888B2 JP2624888B2 JP2297297A JP29729790A JP2624888B2 JP 2624888 B2 JP2624888 B2 JP 2624888B2 JP 2297297 A JP2297297 A JP 2297297A JP 29729790 A JP29729790 A JP 29729790A JP 2624888 B2 JP2624888 B2 JP 2624888B2
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- tach
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回転ヘッドを有する磁気記録再生装置にお
ける、TACH生成回路に関する。
ける、TACH生成回路に関する。
回転ヘッドにより、信号を記録再生するものとしてDA
T（Digital Aadio Tape recorder）がある。DATでは、
標準記録モード（SP）と、長時間記録モード（LP）とが
有り、LPモードではテープ送り速度、及びドラム回転数
をSPモードの半分で記録する。
T（Digital Aadio Tape recorder）がある。DATでは、
標準記録モード（SP）と、長時間記録モード（LP）とが
有り、LPモードではテープ送り速度、及びドラム回転数
をSPモードの半分で記録する。
従来、この種の装置では、ドラムの回転位相基準とな
るドラムタックパルス（DTP信号）を発生するタックセ
ンサの取付誤差を吸収するために、モノマルチによる遅
延時間の調整（公知例文献として「最新のAV機器とディ
ジタル技術、昭和61年12月10日、コロナ社出版、151〜1
54頁）を必要としている。
るドラムタックパルス（DTP信号）を発生するタックセ
ンサの取付誤差を吸収するために、モノマルチによる遅
延時間の調整（公知例文献として「最新のAV機器とディ
ジタル技術、昭和61年12月10日、コロナ社出版、151〜1
54頁）を必要としている。
DATではSPモード、LPモードでドラム回転数が異なる
ため上記のモノマルチ遅延時間に相当するパルス（以下
これをTACH信号という事とする）は、LPモード時はSPモ
ード時の倍の長さに調整されなければならない。このた
め、SPモードLPモードそれぞれ独立に調整用のモノマル
チ回路、及び調整作業が必要になるという欠点がある。
ため上記のモノマルチ遅延時間に相当するパルス（以下
これをTACH信号という事とする）は、LPモード時はSPモ
ード時の倍の長さに調整されなければならない。このた
め、SPモードLPモードそれぞれ独立に調整用のモノマル
チ回路、及び調整作業が必要になるという欠点がある。
本発明の目的は、DATの様な、ドラム回転数の異なる
モードをもつシステムにおいて、TACH信号の調整はSPモ
ード、あるいはLPモードのどちらか一方で行い、且つ調
整モード時以外のモードのTACH信号は、ディジタル的に
圧縮或いは伸長処理して発生させることにより、調整部
品、及び調整箇所を削減することにある。
モードをもつシステムにおいて、TACH信号の調整はSPモ
ード、あるいはLPモードのどちらか一方で行い、且つ調
整モード時以外のモードのTACH信号は、ディジタル的に
圧縮或いは伸長処理して発生させることにより、調整部
品、及び調整箇所を削減することにある。
上記目的を達成するために、本発明は調整したTACH信
号のパルス幅を記憶する手段、また記憶したTACH信号パ
ルス幅を、ドラム回転数に応じて、ｎ倍のパルス幅（例
えば、DATにおいてSPモードのTACHパルス幅を記憶して
いる場合、LP時は記憶したパルス幅の２倍）に処理を行
う手段（TACHn倍手段）を設け、使用するモードに応じ
て、正しいパルス幅のTACH信号が得られる様にしたもの
である。
号のパルス幅を記憶する手段、また記憶したTACH信号パ
ルス幅を、ドラム回転数に応じて、ｎ倍のパルス幅（例
えば、DATにおいてSPモードのTACHパルス幅を記憶して
いる場合、LP時は記憶したパルス幅の２倍）に処理を行
う手段（TACHn倍手段）を設け、使用するモードに応じ
て、正しいパルス幅のTACH信号が得られる様にしたもの
である。
TACHパルス幅を記憶する手段は、例えばSPモードでTA
CHパルス幅が調整された場合、この時のモノマルチのパ
ルス幅を記憶する。TACHn倍手段はこのパルス幅をSPモ
ードでは１倍、LPモード時には２倍のパルス幅に変換処
理するよう動作するので、TACHn倍手段よりモードに応
じた所望のTACH信号が得られる。
CHパルス幅が調整された場合、この時のモノマルチのパ
ルス幅を記憶する。TACHn倍手段はこのパルス幅をSPモ
ードでは１倍、LPモード時には２倍のパルス幅に変換処
理するよう動作するので、TACHn倍手段よりモードに応
じた所望のTACH信号が得られる。
以下、本発明の実施例を第１図により説明する。
第１図（ａ）は、本発明に係る磁気記録再生装置の構
成を示すブロック図、同図（ｂ）は、その動作を示すタ
イムチャートを示すものである。第１図（ａ）におい
て、101は、記録再生装置処理回路、102は、ドラム回転
数やテープ送り速度を制御するサーボ回路、111はシス
テム全体を制御するシステムコントローラ103は磁気テ
ープ、104は磁気ヘッド、105はTACHセンサ、110は回転
ドラム、107は本発明に係るTACH生成回路、108は調整さ
れたTACHパルス長を記憶しておくTACH記憶回路、109
は、TACH記憶回路108に記憶されたTACHパルス長を、ｎ
倍（ｎ＝…1/3,1/2,1,2,3……）にするTACHn倍回路であ
る。
成を示すブロック図、同図（ｂ）は、その動作を示すタ
イムチャートを示すものである。第１図（ａ）におい
て、101は、記録再生装置処理回路、102は、ドラム回転
数やテープ送り速度を制御するサーボ回路、111はシス
テム全体を制御するシステムコントローラ103は磁気テ
ープ、104は磁気ヘッド、105はTACHセンサ、110は回転
ドラム、107は本発明に係るTACH生成回路、108は調整さ
れたTACHパルス長を記憶しておくTACH記憶回路、109
は、TACH記憶回路108に記憶されたTACHパルス長を、ｎ
倍（ｎ＝…1/3,1/2,1,2,3……）にするTACHn倍回路であ
る。
記憶再生信号処理回路101は、信号を記憶再生に必要
な所定の処理を行う。サーボ回路101は、回転トラム110
の回転数、及び図示しないが、テープ送りを行うキャプ
スタンモータ等の制御を行う。この時、TACHセンサH105
は、第１図（ｂ）の（イ）に示す回転ドラム110の回転
周期に同期したDTP信号を出力する。TACH記憶回路108
は、TACHセンサの取り付けばらつきを補正するためのTA
CHパルス長が記憶されており、そのTACHパルス長を、モ
ードに応じてTACHn倍回路が、システムコントローラ111
から供給されるモードコントロール信号に応じてｎ倍に
伸張する。例えば、DATのSPモードでのTACHパルス長をT
ACH記憶回路108に記憶させておけば、第１図（ｂ）の
（ロ）、及び（ハ）に示す様に、SP時には、TACH記憶回
路108のパルス長の１倍の長さのパルスが、LP時には２
倍の長さのパルスが得られ、正しいTACH信号が生成され
る。しかも、調整はSPモードのみの１ケ所、１回で良
く、LPモードについては、SPモード時の２倍のパルス長
のTACH信号が自動的に得られる。
な所定の処理を行う。サーボ回路101は、回転トラム110
の回転数、及び図示しないが、テープ送りを行うキャプ
スタンモータ等の制御を行う。この時、TACHセンサH105
は、第１図（ｂ）の（イ）に示す回転ドラム110の回転
周期に同期したDTP信号を出力する。TACH記憶回路108
は、TACHセンサの取り付けばらつきを補正するためのTA
CHパルス長が記憶されており、そのTACHパルス長を、モ
ードに応じてTACHn倍回路が、システムコントローラ111
から供給されるモードコントロール信号に応じてｎ倍に
伸張する。例えば、DATのSPモードでのTACHパルス長をT
ACH記憶回路108に記憶させておけば、第１図（ｂ）の
（ロ）、及び（ハ）に示す様に、SP時には、TACH記憶回
路108のパルス長の１倍の長さのパルスが、LP時には２
倍の長さのパルスが得られ、正しいTACH信号が生成され
る。しかも、調整はSPモードのみの１ケ所、１回で良
く、LPモードについては、SPモード時の２倍のパルス長
のTACH信号が自動的に得られる。
第２図は、本発明に係るTACH生成回路の、TACH記憶回
路の一実施例を示したものである。
路の一実施例を示したものである。
同図において、201はTACH生成回路、203はTACHn倍回
路で、第１図に示したものと同じである。202は、ROM、
又はディップスイッチ等で構成されるディジタルメモリ
であり、このディジタルメモリで記憶されたTACHパルス
長のデータをTACH生成回路203でモードに応じてｎ倍す
る。このディジタルメモリで記憶されたTACHパルス長
は、温度特性等の影響を受ける事がない。
路で、第１図に示したものと同じである。202は、ROM、
又はディップスイッチ等で構成されるディジタルメモリ
であり、このディジタルメモリで記憶されたTACHパルス
長のデータをTACH生成回路203でモードに応じてｎ倍す
る。このディジタルメモリで記憶されたTACHパルス長
は、温度特性等の影響を受ける事がない。
第３図は、本発明に係るTACH生成回路の、TACH記憶回
路の他の一実施例である。
路の他の一実施例である。
同図（ａ）において、301はTACH生成回路、306はTACH
n倍回路で第１図に示したものと同じである。302は、DT
P信号（TACHセンサ出力）によってトリガされ、可変抵
抗303と容量304の時定数によって決まる長さのパルスを
発生するモノマルチ回路、305は一定のクロックfCLKに
よってモノマルチ回路302の出力のパルス長を計測し、
ホールドしておくカウンタ回路である。モノマルチ回路
302の出力は、例えば第３図（ｂ）の（ロ）に示す様にD
ATのSPモード時のTACHパルス長となる様に、可変抵抗30
3を調整しておく。このパルス長はカウンタ回路305で計
測され、ディジタル値としてホールドされる。このディ
ジタルデータをもとに、TACHn倍回路306で、モードに応
じて第３図（ｂ）の（ハ）及び（ニ）に示す様にSP時、
及びLP時の正しいTACH信号が生成される。従って、一つ
のモードについてのみ調整を行えば、他のモードについ
ては自動的に正しいTACH信号が生成される。
n倍回路で第１図に示したものと同じである。302は、DT
P信号（TACHセンサ出力）によってトリガされ、可変抵
抗303と容量304の時定数によって決まる長さのパルスを
発生するモノマルチ回路、305は一定のクロックfCLKに
よってモノマルチ回路302の出力のパルス長を計測し、
ホールドしておくカウンタ回路である。モノマルチ回路
302の出力は、例えば第３図（ｂ）の（ロ）に示す様にD
ATのSPモード時のTACHパルス長となる様に、可変抵抗30
3を調整しておく。このパルス長はカウンタ回路305で計
測され、ディジタル値としてホールドされる。このディ
ジタルデータをもとに、TACHn倍回路306で、モードに応
じて第３図（ｂ）の（ハ）及び（ニ）に示す様にSP時、
及びLP時の正しいTACH信号が生成される。従って、一つ
のモードについてのみ調整を行えば、他のモードについ
ては自動的に正しいTACH信号が生成される。
第４図は、本発明に係るTACH生成回路の、TACHn倍回
路の一実施例を示したものである。
路の一実施例を示したものである。
同図（ａ）において、401はTACH生成回路、402はTACH
記憶回路で、第１図に示したものと同じであり。SP時に
調整されたTACHパルス長が記憶されているものとする。
403は、DTP信号を第４図（ｂ）の（ロ）に示す様に二値
化信号にするための二値化回路、404は、クロック切換
え回路、405はカウンタ回路、406は、ディジタル比較回
路である。DTP信号は二値回路403で二値化される。二値
化されたDTP信号の立ち上りでカウンタ405はリセットさ
れ、カウントアップを始める。
記憶回路で、第１図に示したものと同じであり。SP時に
調整されたTACHパルス長が記憶されているものとする。
403は、DTP信号を第４図（ｂ）の（ロ）に示す様に二値
化信号にするための二値化回路、404は、クロック切換
え回路、405はカウンタ回路、406は、ディジタル比較回
路である。DTP信号は二値回路403で二値化される。二値
化されたDTP信号の立ち上りでカウンタ405はリセットさ
れ、カウントアップを始める。
なお、このカウンタは各ビットが全て１にになるとカ
ウント動作を止める構成のものとしておく。カウンタ40
5に供給するクロックは、SPモードの時にはfCNT、PLモ
ードの時にはfCNT/2に、クロック切換え回路404で切換
えられる。従ってカウント動作は、第４図（ｂ）の
（ハ）に示した様にLP時にはSP時の半分の速度でカウン
トアップを行う。このカウンタ405の出力と、TACH記憶
回路402の出力とをディジタル比較回路406で比較すれ
ば、SP,LPそれぞれのモードに応じたパルス長のTACH信
号が生成される。
ウント動作を止める構成のものとしておく。カウンタ40
5に供給するクロックは、SPモードの時にはfCNT、PLモ
ードの時にはfCNT/2に、クロック切換え回路404で切換
えられる。従ってカウント動作は、第４図（ｂ）の
（ハ）に示した様にLP時にはSP時の半分の速度でカウン
トアップを行う。このカウンタ405の出力と、TACH記憶
回路402の出力とをディジタル比較回路406で比較すれ
ば、SP,LPそれぞれのモードに応じたパルス長のTACH信
号が生成される。
第５図は、本発明に係るTACH生成回路の、TACHn倍回
路の他の実施例を示したものである。同図（ａ）におい
て501はTACH生成回路、502は、TACH記憶回路で、第１図
に示したものと同じであり、SP時のTACHパルス長が記憶
されているものとする。503は、第４図（ａ）の二値化
回路と同じものである。504は第４図（ａ）のカウンタ
回路405と同様の構成のものである。505はTACH記憶回路
502の出力のディジタル値をｎ倍にするｎ倍回路,506は
ディジタル比較回路である。DTP信号は、第５図（ｂ）
の（ロ）に示す様に、二値化回路503によつて二値化さ
れ、その出力の立ち上がりによってカウンタ504は第５
図（ｂ）の（ハ）に示す様にリセットされ、入力される
クロックfCLKによってカウントアップを始める。このカ
ウンタ回路504の出力は、TACH記憶回路502のディジタル
値をｎ倍回路505によってｎ倍（例えばSPモード時は１
倍、LPモード時は２倍）された出力とディジタル比較回
路506で比較される。従ってSP、LPモードに応じてディ
ジタル比較回路506のしきい値が第５図（ハ）に示す様
に変わるため、モードに応じたパルス長のTACH信号が、
ディジタル比較回路506の出力より得られる。
路の他の実施例を示したものである。同図（ａ）におい
て501はTACH生成回路、502は、TACH記憶回路で、第１図
に示したものと同じであり、SP時のTACHパルス長が記憶
されているものとする。503は、第４図（ａ）の二値化
回路と同じものである。504は第４図（ａ）のカウンタ
回路405と同様の構成のものである。505はTACH記憶回路
502の出力のディジタル値をｎ倍にするｎ倍回路,506は
ディジタル比較回路である。DTP信号は、第５図（ｂ）
の（ロ）に示す様に、二値化回路503によつて二値化さ
れ、その出力の立ち上がりによってカウンタ504は第５
図（ｂ）の（ハ）に示す様にリセットされ、入力される
クロックfCLKによってカウントアップを始める。このカ
ウンタ回路504の出力は、TACH記憶回路502のディジタル
値をｎ倍回路505によってｎ倍（例えばSPモード時は１
倍、LPモード時は２倍）された出力とディジタル比較回
路506で比較される。従ってSP、LPモードに応じてディ
ジタル比較回路506のしきい値が第５図（ハ）に示す様
に変わるため、モードに応じたパルス長のTACH信号が、
ディジタル比較回路506の出力より得られる。
第６図は本発明に係るTACH生成回路のその他の実施例
である。
である。
同図（ａ）において601は、TACH生成回路である。602
は、可変抵抗603及び容量604の定数で定まる長さのパル
スを、DTP信号をトリガとして出力するモノマルチ回路
で、第３図の（ａ）の302と同じものであり、SPモード
時で最適なパルス幅となる様に可変抵抗603が調整なさ
れているものとする。605はカウンタで、全ビットが１
になるとカウント動作を止める構成のもので、第５図
（ａ）の504と同様のものである。606は、ラッチ、及び
テータシフトを行うためのシフトレジスタ、607はデー
タホールド回路、608はディジタル比較回路である。
は、可変抵抗603及び容量604の定数で定まる長さのパル
スを、DTP信号をトリガとして出力するモノマルチ回路
で、第３図の（ａ）の302と同じものであり、SPモード
時で最適なパルス幅となる様に可変抵抗603が調整なさ
れているものとする。605はカウンタで、全ビットが１
になるとカウント動作を止める構成のもので、第５図
（ａ）の504と同様のものである。606は、ラッチ、及び
テータシフトを行うためのシフトレジスタ、607はデー
タホールド回路、608はディジタル比較回路である。
同図（ｂ）の（イ）及び（ロ）に示した様に、モノマ
ルチ回路602にDTP信号（第６図（ｂ）の（イ）のDTP1）
が入力されると、一定長のパルスがモノマルチ回路602
より出力される。このモノマルチ回路出力の立ち上がり
で、カウンタ605はリセットされ、クロックfCLKに周期
してカウントアップを始める。そしてモノマルチ回路60
2の出力の立ち下がりで、シフトレジスタ606に第６図
（ｂ）の（ハ）に示した様にその時点でのカウンタ605
の値がボールドされ、SPモードならばそのまま、LPモー
ドならば２倍の値になる様にシフト操作が行われる（カ
ウンタ605のカウント値は２進数のデータとする）。従
って、シフトレジスタ606には、SPモードならばモノマ
ルチ回路602の出力パルス幅の１倍、LPモードならば２
倍の計測値がホールドされる。さらにこのシフトレジス
タ606の出力は、カウンタ607のキャリーアウト（全ビッ
トが１になった時カウンタ605より出力）でデータホー
ルド回路607で再度データホールドされる（第６図
（ｂ）の（ニ））。次のDTP信号（第６図（ｂ）の
（イ）のDTP2）でカウンタ605は再びリセットされカウ
ントアップを始める。このカウンタ605の出力は、ディ
ジタル比較回路608において、データホールド回路607の
出力と比較され（第６図（ｂ）の（ホ））、ディジタル
比較回路608の出力において、第６図（ｂ）の（ヘ）、
及び（ト）に示す様に、SPモード時にはモノマルチ回路
602の出力の１倍、LPモード時には２倍のパルス幅のTAC
H信号が得られる。
ルチ回路602にDTP信号（第６図（ｂ）の（イ）のDTP1）
が入力されると、一定長のパルスがモノマルチ回路602
より出力される。このモノマルチ回路出力の立ち上がり
で、カウンタ605はリセットされ、クロックfCLKに周期
してカウントアップを始める。そしてモノマルチ回路60
2の出力の立ち下がりで、シフトレジスタ606に第６図
（ｂ）の（ハ）に示した様にその時点でのカウンタ605
の値がボールドされ、SPモードならばそのまま、LPモー
ドならば２倍の値になる様にシフト操作が行われる（カ
ウンタ605のカウント値は２進数のデータとする）。従
って、シフトレジスタ606には、SPモードならばモノマ
ルチ回路602の出力パルス幅の１倍、LPモードならば２
倍の計測値がホールドされる。さらにこのシフトレジス
タ606の出力は、カウンタ607のキャリーアウト（全ビッ
トが１になった時カウンタ605より出力）でデータホー
ルド回路607で再度データホールドされる（第６図
（ｂ）の（ニ））。次のDTP信号（第６図（ｂ）の
（イ）のDTP2）でカウンタ605は再びリセットされカウ
ントアップを始める。このカウンタ605の出力は、ディ
ジタル比較回路608において、データホールド回路607の
出力と比較され（第６図（ｂ）の（ホ））、ディジタル
比較回路608の出力において、第６図（ｂ）の（ヘ）、
及び（ト）に示す様に、SPモード時にはモノマルチ回路
602の出力の１倍、LPモード時には２倍のパルス幅のTAC
H信号が得られる。
以上説明したきた構成は、DATの様にSPモード、LPモ
ードの２モードを持つシステムのみならず、複数種類の
ドラム回転モードを持つシステム全てに適用でき、TACH
の調整はどれか１つのモードについて行えば、他のモー
ドについては自動的 に正しいTACH信号が生成される。
ードの２モードを持つシステムのみならず、複数種類の
ドラム回転モードを持つシステム全てに適用でき、TACH
の調整はどれか１つのモードについて行えば、他のモー
ドについては自動的 に正しいTACH信号が生成される。
以上、本発明によれば、ある一つのドラム回転数のモ
ードで、TACH信号パルス幅の調整を行えば、他のドラム
回転数の異なるモードにおいては、調整を行う事なく、
所望のパルス幅のTACH信号が生成でき、ドラム回転数の
多モード化による調整部品の増加及び調整作業の増加を
なくす効果がある。
ードで、TACH信号パルス幅の調整を行えば、他のドラム
回転数の異なるモードにおいては、調整を行う事なく、
所望のパルス幅のTACH信号が生成でき、ドラム回転数の
多モード化による調整部品の増加及び調整作業の増加を
なくす効果がある。
第１図は、本発明に係るTACH生成回路の一実施例を示す
構成図及び波形図、第２図はTACH生成回路の詳細な構成
図、第３図、第４図、第５図、第６図はTACH生成回路の
詳細な構成図及び波形図である。 107……TACH生成回路 108……TACH記憶回路 109……TACHn倍回路
構成図及び波形図、第２図はTACH生成回路の詳細な構成
図、第３図、第４図、第５図、第６図はTACH生成回路の
詳細な構成図及び波形図である。 107……TACH生成回路 108……TACH記憶回路 109……TACHn倍回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 羽深 敏人 東京都小平市上水本町５丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (72)発明者 武井 宣幸 東京都小平市上水本町５丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (56)参考文献 特開 昭56−105307（ＪＰ，Ａ) 特開 昭60−150260（ＪＰ，Ａ) 特開 昭62−231445（ＪＰ，Ａ)
Claims (5)
- 【請求項１】回転ドラム及び磁気ヘッド、記録・再生信
号処理回路、サーボ回路を有し、標準ドラム回転数のｎ
倍（ｎ＝…1/3,1/2,1,2……）で記録再生を行う回転ヘ
ッド磁気記録再生装置において、TACHパルス長記憶手
段、該TACHパルス長記憶部で記憶したパルス長をｎ倍す
る手段を有する事を特徴とする回転ヘッド磁気記録再生
装置のTACH生成回路。 - 【請求項２】前記TACHパルス長記憶手段をディジタルメ
モリ（CROM,ディツプスイッチ等）で構成した事を特徴
とする請求項１記載の回路ヘッド磁気記録再生装置のTA
CH生成回路。 - 【請求項３】前記TACHパルス長記憶手段を、アナログの
時定数回路、及びその出力を一定クロックでカウントす
るカウンタで構成した事を特徴とする請求項１記載の回
転ヘッド磁気記録再生装置のTACH生成回路。 - 【請求項４】前記TACHパルス長をｎ倍する手段を、ｎ倍
のクロックでカウントする、カウンタ及び前記TACHパル
ス長記憶手段によって得られるディジタル値と前記ｎ倍
のクロックでカウントアップするカウンタ出力との比較
をとるディジタル比較器で構成した事を特徴とする請求
項１記載の回転ヘッド磁気記録再生装置のTACH生成回
路。 - 【請求項５】前記TACHパルス長をｎ倍する手段を、TACH
パルス長記憶手段より得られるディジタル値をｎ倍する
手段、一定クロックによりカウントするカウンタ、及び
該カウンタ出力と前記TACHパルス長記憶手段より得られ
たディジタル値をｎ倍したディジタル値とを比較するデ
ィジタル比較器で構成した事を特徴とする請求項１記載
の回転ヘッド磁気記録再生装置のTACH生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297297A JP2624888B2 (ja) | 1990-11-05 | 1990-11-05 | 回転ヘッド磁気記録再生装置のｔａｃｈ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297297A JP2624888B2 (ja) | 1990-11-05 | 1990-11-05 | 回転ヘッド磁気記録再生装置のｔａｃｈ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04170743A JPH04170743A (ja) | 1992-06-18 |
| JP2624888B2 true JP2624888B2 (ja) | 1997-06-25 |
Family
ID=17844689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297297A Expired - Lifetime JP2624888B2 (ja) | 1990-11-05 | 1990-11-05 | 回転ヘッド磁気記録再生装置のｔａｃｈ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624888B2 (ja) |
-
1990
- 1990-11-05 JP JP2297297A patent/JP2624888B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04170743A (ja) | 1992-06-18 |
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