JPH06101951B2

JPH06101951B2 - デジタル位相サ−ボ回路

Info

Publication number: JPH06101951B2
Application number: JP58123793A
Authority: JP
Inventors: 貴彦渡辺; 正人田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-07-07
Filing date: 1983-07-07
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS6015719A

Description

【発明の詳細な説明】産業上の利用分野マイクロプロセッサを用いて位相サーボを行うデジタル
位相サーボ回路に関する。

背景技術とその問題点例えば回転ヘッドを用いた記録再生装置において、回転
ヘッドのドラムの速度サーボ、位相サーボ、あるいはキ
ャプスタンの速度サーボ等を行う必要がある。

その場合に位相サーボにおいては、従来例えば基準パル
スでカウンタをリセットすると共に、このカウンタでク
ロックパルスを計数し、さらにドラムの回転に応じて１
回転ごとに得られるサーボパルスを検出し、このパルス
で計数を停止させ、このときの計数値が所定の値となる
ように制御を行っていた。

ところがこのようなサーボを行う場合に、この位相サー
ボのために専用のカウンタが一つ必要である。ここでカ
ウンタはサーボの精度を上げると例えば16ビット以上の
大きな回路が使われ、このため上述のように位相サーボ
の他に複数の速度サーボ等を行うと各サーボ系にそれぞ
れカウンタが必要であり、極めて多くのカウンタが必要
となって回路が大規模複雑となり、小型の装置を作るこ
とが困難になる。

発明の目的本発明はこのような点にかんがみ、簡単な構成で良好な
位相サーボが行えるようにするものである。

発明の概要汎用のタイムベース（カウンタ（10））と、基準パルス
を発生する基準パルス発生手段（回路（23））と、サー
ボパルスを発生するサーボパルス発生手段（フリップフ
ロップ（７））と、上記基準パルス及び上記サーボパル
スの到来により上記タイムベースの値をラッチするラッ
チ手段（回路（11））とを有し、所望時に上記基準パル
スの到来により上記ラッチ手段に上記タイムベースの値
をラッチし、このラッチ手段の値を基準パルス到来時刻
として読み出し（CPU（14））た後、上記基準パルスの
到来による上記タイムベースの値のラッチを禁止（アン
ド回路（26））すると共に、上記基準パルスの一周期毎
にこの一周期に相当する時間を順次加算して上記基準パ
ルスの到来時刻を更新し、上記サーボパルスの到来によ
り上記ラッチ手段に上記タイムベースの値をラッチし、
このラッチされたサーボパルスの到来時刻と上記基準パ
ルス到来時刻との差を求め、この差の値が所定値となる
ように制御（PWM変換回路（19））を行うデジタル位相
サーボ回路であって、これによれば簡単な構成で良好な
位相サーボを行うことができる。

実施例第１図において、テープＴは例えば60Hzで回転される回
転ヘッドドラム（１）に巻付けられ、キャプスタン
（２）にて移送される。これらのドラム（１）及びキャ
プスタン（２）の回転軸にそれぞれパルス発生器
（３），（４）が設けられ、これらの発生器（３），
（４）からのサーボパルス信号がそれぞれ波形整形回路
（５），（６）を通じてフリップフロップ（７），
（８）のデータ端子に供給される。また基準発振器
（９）からの例えば2.8MHzのクロック信号が同期発生回
路（23）に供給されて、例えば60Hzの垂直同期（基準）
パルスが形成される。さらに基準発振器（９）からのク
ロック信号がフリップフロップ（７），（８）のクロッ
ク端子に供給されると共に、16ビットのタイムベースカ
ウンタ（10）に供給される。このカウンタ（10）の計数
値がデータラッチ回路（11），（12）に供給される。さ
らにフリップフロップ（７）からの信号がアンド回路
（24）を通じてオア回路（25）に供給され、同期発生回
路（23）からの信号がアンド回路（26）を通じてオア回
路（25）に供給され、このオア回路（25）からの信号が
ラッチ回路（11）のラッチ制御端子に供給される。また
フリップフロップからの信号がラッチ回路（12）のラッ
チ制御端子に供給される。これらのラッチ回路（11），
（12）の数値がデータバス（13）に供給される。このデ
ータバス（13）に中央処理回路（CPU）（14）、リード
オンリーメモリ（ROM）（15）、ランダムアクセスメモ
リ（RAM）（16）が接続される。またCPU（14）からのア
ドレス信号がアドレスバス（17）に供給され、このアド
レス信号がROM（15）、RAM（16）に供給されると共に、
ラッチ回路（11），（12）の読出し制御端子に供給され
る。さらにフリップフロップ（８）及び同期発生回路
（23）からの信号が割込制御回路（18）に供給され、そ
れぞれの信号に対応した判別信号がデータバス（13）に
供給されると共に、割込み制御信号がCPU（14）に供給
される。またアドレスバス（10）からの基準パルスイネ
ーブル信号がアンド回路（26）に供給されると共にイン
バータ（27）を通してアンド回路（24）に供給される。
さらにデータバス（13）からの信号がPWM変換回路（1
9），（20）に供給されると共に、アドレスバス（17）
からのアドレス信号が変換回路（19），（20）の書込み
制御端子に供給される。そしてこの変換回路（19），
（20）からのPWM信号がそれぞれドラムモータ（21）及
びキャプスタンモータ（22）に供給される。

さらに第２図は、ドラムモータ（21）に対する信号の流
れ図を示す。図において、パルス発生器（３）からの信
号が波形整形回路（５）に供給され、この信号がオア回
路（25）を通じてデータラッチ回路（11）に供給される
と共に、同期発生回路（23）からの信号がオア回路（2
5）を通じてデータラッチ回路（11）に供給され、それ
ぞれのタイミングでタイムベースカウンタ（10）からの
計数値がラッチされる。また波形整形回路（５）及び同
期発生回路（23）からの信号が割込制御回路（18）に供
給され、割込み制御信号がCPU（14）に供給される。そ
してこの割込み制御信号が供給されるとCPU（14）は所
定のタイミングでラッチ回路（11）にラッチされた計数
値を取り込む。

ここでカウンタ（10）は基準のクロック信号を計数する
ことにより、この計数値は基準時刻を示している。

そしてCPU（14）において、まず基準パルスイネーブル
信号が「１」で同期発生回路（23）からの信号による割
込み制御信号が供給されると、ステップ（39）にてラッ
チ回路（11）の計数値が取り込まれ、取り込まれた基準
パルスの発生時刻がRAM（16）に記憶されると共に、基
準パルスイネーブル信号が「０」にされる。

そして基準パルスイネーブル信号が「０」の期間に波形
整形回路（５）からの信号による割込み制御信号が供給
されると、ステップ（31）にてラッチ回路（11）の計数
値が取り込まれ、取り込まれたサーボパルス信号の発生
時刻がRAM（16）に記憶されると共に、前のパルス信号
の発生時刻が読出され、この差の値が求められる。この
差の値は上述のパルス信号の周期に相当している。

次にステップ（32）にてこの周期の値からROM（15）に
記憶されている目標の周期の値が減算される。これによ
って目標周期との誤差の値が検出される。

さらにステップ（33）にてこの誤差の値に速度ゲインが
乗じられてRAM（16）に記憶される。

また基準パルスイネーブル信号が「０」の期間に同期発
生回路（23）からの信号による割込み制御信号が供給さ
れると、ステップ（40）にてRAM（16）に記憶された基
準パルスの発生時刻にROM（15）に記憶されている基準
パルスの一周期の時間に相当する値が加算されて新たな
基準パルスの発生時刻が算出されると共に、この値がス
テップ（39）に戻されてRAM（16）に記憶される。さら
にステップ（35）にてラッチ回路（11）の計数値が取り
込まれ、上述の算出された基準パルスの発生時刻から、
取り込まれたサーボパルス信号の発生時刻が減算され
る。この差の値は基準パルスとサーボパルス信号の位相
差に相当している。

次にステップ（36）にてこの位相差の値からROM（15）
に記憶されている目標の位相差の値が減算される。これ
によって目標位相差との誤差の値が検出される。

さらにステップ（37）にてこの誤差の値に位相ゲインが
乗じられてRAM（16）に記憶される。

このRAM（16）に記憶された２つの値がステップ（38）
で加算され、ステップ（34）にて後段のPWM変換回路（1
9）の制御レンジに合せて値の範囲が規制されて出力さ
れる。

そしてPWM変換回路（19）は、ドラムの一回転の所定の
割合にモータ（21）に所定の駆動電流を供給することに
よって所定の回転速度が得られるようにされており、上
述の供給される値に応じてモータ（21）に供給される駆
動電流のデユーティを制御して速度及び位相サーボが行
われる。

同様にしてキャプスタンモータ（22）の速度サーボも行
われる。

このようにして位相サーボが行われるわけであるが、こ
の回路によれば、時間の検出をサーボとは独立のタイム
ベースで行うことができる。従って複数のサーボに対し
てタイムベースを共用でき、構成が極めて簡単になる。
すなわち複数のサーボに対してカウンタが一つのみでよ
く、回路が簡単で小型の装置を作ることができるように
なる。

また上述の回路において、基準パルスを演算にて求める
ことにより、位相差を一つのラッチ回路を設けるのみで
求めることができ、構成が極めて簡単になる。

さらに上述のように位相サーボ用のサーボパルス信号を
速度サーボ用のサーボパルス信号と兼用している場合に
は、速度サーボ及び位相サーボの両方に対してラッチ回
路を一つ設けるのみで良い。

なお上述の回路で、パルス発生器（３）が、立ち上がり
時等の所定期間に速度サーボパルスが発生されないよう
な構成となっている場合には、アンド回路（24）及びイ
ンバータ（27）の回路は不要であり、基準パルスの発生
時刻の取り込み後に基準パルスを遮断するアンド回路
（26）を設けるのみでよい。このアンド回路（26）によ
って動作時に速度サーボパルスと基準パルスの混同が防
止される。

また上述のようにアンド回路（24）を設けない回路で、
速度サーボパルスが最初から入ってくる場合には、CPU
（14）にてパルスの周期を測定し、この周期がROM（1
5）に記憶された周期と等しくなったときの時刻を基準
パルスの発生時刻とするようにしてもよい。

さらにタイムベースは他に、リールモータ等のサーボ
や、表示のダイナミック点灯などにも汎用に用いること
ができる。

またカウンタ（10）の値は上述の例では約76Hzで０に戻
るが、減算時にボロー出力を無視することにより適正な
周期及び位相差を得ることができる。

さらに立上がり時等において、一定期間に所定回数以上
割込みが入るまで処理を行わないようにすることにより
低速回転時の誤動作を防止する。

またこれらの処理は割込みでなく、メインルーチンの一
部として組み込んでもよい。

さらにフリップフロップ（７），（８）はカウンタ（1
0）の値の変り目を避けるために設けられている。

またPWM変換回路（19），（20）はDA変換回路でもよ
い。

さらに上述の回路において、ROM（15）に記憶された目
標値を書き替えることにより、任意の所望値にサーボを
かけることができ、汎用の回路として用いることができ
る。

発明の効果本発明によれば、簡単な構成で良好な位相サーボが行え
るようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図はその説明のた
めの図である。（１）は回転ヘッドドラム、（２）はキャプスタン、
（３），（４）はパルス発生器、（５），（６）は波形
整形回路、（10）はタイムベースカウンタ、（11），
（12）はデータラッチ回路、（14）は中央処理回路、
（15）はリードオンリーメモリ、（16）はランダムアク
セスメモリ、（18）は割込制御回路、（19），（20）は
PWM変換回路、（21）はドラムモータ、（22）はキャプ
スタンモータ、（23）は同期発生回路である。

Claims

【特許請求の範囲】

【請求項１】汎用のタイムベースと、基準パルスを発生
する基準パルス発生手段と、サーボパルスを発生するサ
ーボパルス発生手段と、上記基準パルス及び上記サーボ
パルスの到来により上記タイムベースの値をラッチする
ラッチ手段とを有し、所望時に上記基準パルスの到来に
より上記ラッチ手段に上記タイムベースの値をラッチ
し、このラッチ手段の値を基準パルス到来時刻として読
み出した後、上記基準パルスの到来による上記タイムベ
ースの値のラッチを禁止すると共に、上記基準パルスの
一周期毎にこの一周期に相当する時間を順次加算して上
記基準パルスの到来時刻を更新し、上記サーボパルスの
到来により上記ラッチ手段に上記タイムベースの値をラ
ッチし、このラッチされたサーボパルスの到来時刻と上
記基準パルス到来時刻との差を求め、この差の値が所定
値となるように制御を行うデジタル位相サーボ回路。