JP2619016B2

JP2619016B2 - デジタル制御装置

Info

Publication number: JP2619016B2
Application number: JP63245981A
Authority: JP
Inventors: 健司伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1997-06-11
Anticipated expiration: 2012-06-11
Also published as: JPH0294154A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばビデオテープレコーダ（以下、VT
Rと称す）のデジタルサーボ装置に適したデジタル制御
装置に関する。

（従来の技術） VTRのサーボ系のように、高精度・高安定・多機能性
が要求されるサーボ装置においては、デジタル方式が非
常に有効である。家庭用VTRのサーボ装置においても、
サーボ系に要求される多機能を１チップに納めたデジタ
ルサーボICが実用化され、高精度化・高安定化・多機能
化へ寄与している。現在主流のデジタルサーボICはカウ
ンタ・ゲート等を用いたランダムロジックによるいわゆ
るハードウェア構成によるものである。しかしながら、
システムの柔軟性の向上、より高精度化の要求、デジタ
ル信号処理技術の応用（特に外付フィルタ類のデジタル
フィルタ化による外付部品の削減）等を考慮すると、CP
U（中央演算処理装置）によるソフトウェア方式のデジ
タルサーボが注目を集めつつある。

CPUによるソフトウェア方式の利点は、上記のみにと
どまらず、VTRのシステム制御をつかさどるシステムコ
ントローラとしてのマイクロコンピュータとデジタルサ
ーボ装置におけるCPUを共用し、時分割処理によりサー
ボとシステム制御とを行なうことにより、ハードの共用
化を実現できることにある。

まず、ソフトウェア方式の概念を説明する。ソフトウ
ェア方式においては、サーボ装置が時間軸処理を基本と
していることに着目し、高精度のクロックを計数する巡
回カウンタを用意してこのカウンタの内容を時間情報と
みなし、各種時間軸処理を行なう。すなわち、各種入力
パルスの到来時刻は入力パルス到来時点での前記巡回カ
ウンタの内容を入力レジスタにラッチして得られる。CP
Uは、これら入力レジスタのデータを基にして、各種演
算を行い、演算結果を出力レジスタへ出力する。出力レ
ジスタの内容は、前記巡回カウンタの内容と比較され、
各種出力パルスが所望の時間関係で出力される。

上述した概念に基づくソフトウェア方式の一構成例を
第３図に示す。なお、第３図は、VTRのドラムサーボ系
の構成を代表として示すものであるが、キャプスタンサ
ーボ系に関しても、同様な構成となる。

第３図において、１は核となるCPUであり、バスライ
ンBUSを介して、入力レジスタ3,4,5及び出力レジスタ6,
7,8の内容をアクセスする。また、各種入力パルス（V.S
YNC,D.PG,D.FG）に対して、割込み処理を行なうため
に、これら入力パルスはCPU1の割込みポートINTに供給
される。２は前述した時計の役目をする巡回カウンタで
あり、高精度のクロックCKを巡回的に計数する。巡回カ
ウンタ２の内容は、各種入力レジスタ3,4,5及び各種出
力パルス発生回路へ供給される。出力パルス発生回路
は、基本的には、CPU1の処理結果をバスラインBUSを介
して出力レジスタ6,7,8へ格納し、出力レジスタ6,7,8の
内容と巡回カウンタ２の内容とをコンパレータ10,11に
より比較して、所望の時刻に各種出力パルス（D.FF,A.F
F,PV）を得る。また、VTRサーボでは計算処理されたデ
ジタルサーボエラーの変調方式としては、一般に容易に
高精度にアナログ量へ変換できるパルス幅変調方式（PW
M方式）を用いるため、PWM波を発生するためのPWM発生
回路９も必要となる。

なお、第３図では、他の回路も示されるが、この発明
の説明には、さほど関係がないため、説明を省略する。

以上述べたように従来のソフトウェア方式のデジタル
サーボ装置は、入力パルスに従ってCPU1の割込み処理を
起動するとともに、時間情報を出力する巡回カウンタ２
のカウント値の読込み等を行うに当たって、CPU1の動作
速度がカウンタ２の動作速度より遅いことを補償するた
め、カウンタ２のカウント値を入力レジスタ3,4,5に一
時的に保持するような構成をとっている。

しかし、このように、入力レジスタ3,4,5にカウンタ
２のカウント値を保持するような構成では、多くの入力
レジスタ3,4,5や出力レジスタ6,7,8を必要とし、さらに
は、比較動作やPWM発生動作もハードウェアによって行
なわれなければならないため、ハードウェアが大きくな
るという問題があった。

また、比較動作やPWM発生動作をハードウェアによっ
て行なう必要があることにより、システムの柔軟性にも
欠けるという問題があった。

（発明が解決しようとする課題）以上述べたように、従来のソフトウェア方式のデジタ
ルサーボ装置においては、ハードウェアの規模が大き
く、かつ、システムの柔軟性に欠けるという問題があっ
た。

そこで、この発明はハードウェアの規模が小さく、か
つ、システムの柔軟性の高いソフトウェア方式のデジタ
ルサーボ装置を実現可能なデジタル制御装置を提供する
ことを目的とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するためにこの発明は、例えば、第１
図を参照しながら説明すると、CPU21の命令実行用クロ
ックCK₀の分周出力に従ってCPU21の割込み処理を起動す
るとともに、入力レジスタ23や出力レジスタ24に割込み
処理対象となる入力パルスや割込み処理結果を保持し、
さらに、割込み実行回数をCPU21の内部RAMに保持してお
き、この保持内容を割込み処理の時間情報として利用す
るようにしたものである。

（作用）上記構成によれば、従来よりも入力レジスタ23や出力
レジスタ24の数を少なくすることができるので、ハード
ウェアの縮小を図ることができる。

また、比較動作やPWM波発生動作も含めたすべての動
作をCPU21のソフトウェアにより実行することができる
ため、ハードウェアを縮小することができるとともに、
システムの柔軟性を高めることができる。

（実施例）以下、図面を参照しながらこの発明の実施例を詳細に
説明する。

第１図はこの発明の一実施例の構成を示す回路図であ
る。

この第１図において、システムクロックCK₀は、CPU21
の命令実行クロックの入力端子CPに供給され、CPU21は
このクロックCK₀の周期で処理を行なう。クロックCK₀は
さらに分周器22へ供給され、適切な分周比Ｎで分周され
てサーボ処理用クロックCK₁となる。このサーボ処理用
クロックCK₁は、CPU21の割込み端子INTへ供給され、CPU
21の割込み処理を起動させる。

さらに、このクロックCK₁は入力レジスタ23及び出力
レジスタ24の同期化クロック入力端子CKにも供給され
る。これにより、入出力パルスはサーボ処理クロックCK
₁に同期させられる。入力レジスタ23の入力端子には各
種サーボ用入力パルス（VSYNC,D.PG,D.FG）が入力され
ている。出力レジスタ24の出力端子には、各種サーボ用
出力パルス（D.PWM,D.FF,A.FF,PV）が出力されている。

入力レジスタ23及び出力レジスタ24は共通のバスライ
ンBUSを介して、CPU21のバスラインへ接続されている。

上記構成において、動作を説明する。

まず、CPU21の割込み信号であるサーボ処理クロックC
K₁は、第３図の従来方式における巡回カウンタ２のクロ
ックCKに相当する。従来方式では、このクロック周期精
度で専用ハードウェアを動作させ、時間レートを遅くし
てCPU1の負担を軽減していたが、この実施例では、この
クロックCK₁周期間に前記ハードウェアと同等の処理を
すべてCPU21のソフトウェア処理により実現する必要が
ある。例えば、すべての処理に要する命令ステップ数の
最大値をＭ、サーボ処理クロックCK₁の周期をT_CK,CPU21
の命令実行クロックCK₀の周期をT_CPとし、すべての命令
がCK₀周期で完了するとすると、次式が成立する必要が
ある。

T_CP≦T_CK/M ……（１）（１）式において、等号が成立する時には、CPU21は
サーボ処理のみを行なうことになる。また、先の説明で
は、すべての命令がCK₀周期で完了するとしたが、そう
でない場合は、その分を考慮しておく必要がある。

CPU21はサーボ処理クロックCK₁により割込み処理を開
始する。割込み処理ルーチンの基本フローチャートを第
２図に示す。まず、従来の巡回カウンタ２の内容に相当
すRAMの内容Ｃを１プラスする（ステップS₁,S₂参照）。
Ｃの値は、サーボ処理クロックCK₁ごとに１加算される
ため、従来の巡回カウンタ２と同様の役目を果たす。次
に、入力レジスタ23の内容を見て、各種入力パルスに対
するビットの情報（０か１）を検査し、かつ、一つ前の
割込み処理時の入力レジスタ23の内容INOと比較するこ
とにより、入力パルスのサーボ処理クロック精度の変化
を見る。

例えば、入力パルスの立上がりエッジにおいてサーボ
処理をする場合には、INOの入力信号相当ビットが０
で、入力レジスタ23の入力パルス相当ビットが１である
ならば、立上がりエッジであると判定して、その入力信
号に対応するサーボ処理ルーチンへジャンプする（ステ
ップS₃,S₄参照）。各サーボ処理の結果は、内部RAMに格
納するだけでなく、出力信号に相当するビットに処理結
果（０か１）を代入して、出力レジスタ24へ送る（ステ
ップS₅,S₆）。こうして、割込み処理ルーチンが終了す
る。

入力レジスタ23は、サーボ処理クロックで同期化され
ているため、割込み処理中にその内容が変化することは
なく、安定に演算できる。また、出力レジスタ24も同期
化が施されているため、その出力タイミングもサーボ処
理クロックCK₁に同期し、高精度で安定な出力を得るこ
とができる。

上記構成によれば、従来よりも入力レジスタ23や出力
レジスタ24の数を少なくすることができるので、ハード
ウェアの縮小を図ることができる。

以上述べた構成は、サーボ処理のみに注目した構成で
あるが、より一般的には、システム制御をも含めて考え
る必要がある。システム制御をも含めて実現する方法と
しては、以下の方法が考えられる。

（１）あくまでCPUは一つとし、前記サーボ処理ルーチ
ンの余った時間にシステム制御を実行する方法。この場
合、システム制御に必要なタイマー・カウンタ等のハー
ドウェアもサーボ処理同様の方式を用いることにより専
用のハードウェアなしで実現できる。ただし、CPUの実
行速度にはより高速性が要求される。

（２）システム制御用のCPUを別に設ける方法。この場
合、サーボ処理のモードや処理結果等の授受を行なう必
要があり、次の二通りが考えられる。

（ａ）サーボ用CPUとシステムコントロール用CPUとのRA
M領域を共用する。

（ｂ）シリアルデータによる送受信によるデータのやり
とり。

いずれの方法を用いるにしても、この発明によるデジ
タルサーボ装置を核にすることにより、システム制御処
理まで含めたシステムを容易に実現することができる。

また、この発明は、VTRのデジタルサーボやシステム
制御だけでなく、時間軸処理を行う割込み処理一般に適
用することができる。

［発明の効果］以上述べたように、この発明によれば、従来のソフト
ウェア方式のデジタルサーボ装置において必要であった
専用ハードウェアをソフトウェア処理化することができ
るため、ハードウェアを縮小することができるととも
に、ハードウェアの変更が可能となり、システムの柔軟
性を著しく高めることができる。さらに、入出力パルス
も割込み起動用のパルスに同期化されているため、高精
度で高安定なデジタル制御を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するためのフローチャート、第
３図は従来のソフトウェア方式のデジタルサーボ装置の
構成を示す回路図である。 21……CPU,22……分周器、23……入力レジスタ、24……
出力レジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】所定の周期で割込み処理を実行可能で、か
つ、その割込み実行回数を保持可能な演算処理手段と、この演算処理手段の命令実行用クロックを分周し、上記
割込み処理を起動するためのパルスを出力する分周手段
と、この分周手段の出力パルスに従って、上記割込み処理の
対象となる入力パルスを保持する入力保持手段と、上記分周手段の出力パルスに従って、上記割込み処理の
処理結果を保持する出力保持手段とを具備し、上記割込み実行回数の保持データを時間データとして上
記割込み処理によって時間軸処理を行なうように構成さ
れていることを特徴とするデジタル制御装置。