JPH06209243A - デューティファクタ補償回路 - Google Patents
デューティファクタ補償回路Info
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- JPH06209243A JPH06209243A JP4226166A JP22616692A JPH06209243A JP H06209243 A JPH06209243 A JP H06209243A JP 4226166 A JP4226166 A JP 4226166A JP 22616692 A JP22616692 A JP 22616692A JP H06209243 A JPH06209243 A JP H06209243A
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- cycle
- duty factor
- input
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Abstract
(57)【要約】
【目的】 本発明は、クロックのデューティファクタを
一定に保つデューティファクタ補償回路に関し、入力ク
ロックの周期のバラツキや変動を自動的に吸収できるこ
とを目的とする。 【構成】 入力クロックからその最大周期に至る微小時
間差を有し同周期の多相クロックを生成する遅延手段１
１と、入力クロックの変化点の何れか一方のタイミング
に、多相クロックの論理値の変化点に基づき遅延手段１
１上で入力クロックの単一周期に対応した区間を得る周
期検出手段１３と、多相クロックの内、周期検出手段１
３が得た区間を所望のデューティファクタで比例按分し
た区間の末端に対応したクロックを選択する選択手段１
５と、上述した変化点の何れか一方と選択手段１５が選
択したクロックとに応じて交互に反転し、一定のデュー
ティファクタのクロックを生成するクロック生成手段１
７とを備えて構成される。
一定に保つデューティファクタ補償回路に関し、入力ク
ロックの周期のバラツキや変動を自動的に吸収できるこ
とを目的とする。 【構成】 入力クロックからその最大周期に至る微小時
間差を有し同周期の多相クロックを生成する遅延手段１
１と、入力クロックの変化点の何れか一方のタイミング
に、多相クロックの論理値の変化点に基づき遅延手段１
１上で入力クロックの単一周期に対応した区間を得る周
期検出手段１３と、多相クロックの内、周期検出手段１
３が得た区間を所望のデューティファクタで比例按分し
た区間の末端に対応したクロックを選択する選択手段１
５と、上述した変化点の何れか一方と選択手段１５が選
択したクロックとに応じて交互に反転し、一定のデュー
ティファクタのクロックを生成するクロック生成手段１
７とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は、数十ＭHz以上の高速の
クロックに同期して動作するディジタル回路を搭載した
電子機器において、そのクロックのデューティファクタ
を一定に保つデューティファクタ補償回路に関する。
クロックに同期して動作するディジタル回路を搭載した
電子機器において、そのクロックのデューティファクタ
を一定に保つデューティファクタ補償回路に関する。
【０００２】
【従来の技術】ディジタル回路を搭載した電子機器で
は、近年、その回路に要求される機能の高度化と複雑化
に応じて同期制御の時間基準として周波数が数十ＭHz以
上のクロックを用いたものが多くなりつつある。このよ
うな機器に搭載された回路の内、例えば、ＲＡＭは確実
に反復したアクセスを行うためには、そのメモリ素子の
規格によってクロックの最小パルス幅を確保することが
要求される。しかし、このようなクロックを発生して各
部に分配する回路では、素子のバラツキに起因してクロ
ックの周期にもバラツキが生じる。したがって、回路素
子の特性、動作環境その他によりこのようなバラツキが
無視できない電子機器では、一定のデューティファクタ
のクロックを得るためにデューティファクタ補償回路が
用いられる。
は、近年、その回路に要求される機能の高度化と複雑化
に応じて同期制御の時間基準として周波数が数十ＭHz以
上のクロックを用いたものが多くなりつつある。このよ
うな機器に搭載された回路の内、例えば、ＲＡＭは確実
に反復したアクセスを行うためには、そのメモリ素子の
規格によってクロックの最小パルス幅を確保することが
要求される。しかし、このようなクロックを発生して各
部に分配する回路では、素子のバラツキに起因してクロ
ックの周期にもバラツキが生じる。したがって、回路素
子の特性、動作環境その他によりこのようなバラツキが
無視できない電子機器では、一定のデューティファクタ
のクロックを得るためにデューティファクタ補償回路が
用いられる。
【０００３】図４は、従来のデューティファクタ補償回
路の構成例を示す図である。図において、クロックＣＬ
Ｋはフリップフロップ４１のクロック端子に与えられ、
その非反転出力Ｑにはデューティファクタが補償された
クロックが得られる。フリップフロップ４１の反転出力
Ｑ- はインバータ４２を介して非反転型のバッファゲー
ト４３1 の入力およびナンドゲート４４の一方の入力に
接続される。バッファゲート４３1 の出力は縦続接続さ
れたバッファゲート４３2〜４３nに接続され、これらの
バッファゲートの出力はそれぞれ調整用の端子４５1 〜
４５nに接続される。共通端子４６は、端子４５1 〜４
５n の何れかに調整用のストラップ線路を介して接続さ
れ、かつナンドゲート４４の他方の入力に接続される。
ナンドゲート４４の出力はフリップフロップ４１のリセ
ット入力Ｒに接続され、そのセット入力Ｓは＋５Ｖの直
流電源線に接続される。
路の構成例を示す図である。図において、クロックＣＬ
Ｋはフリップフロップ４１のクロック端子に与えられ、
その非反転出力Ｑにはデューティファクタが補償された
クロックが得られる。フリップフロップ４１の反転出力
Ｑ- はインバータ４２を介して非反転型のバッファゲー
ト４３1 の入力およびナンドゲート４４の一方の入力に
接続される。バッファゲート４３1 の出力は縦続接続さ
れたバッファゲート４３2〜４３nに接続され、これらの
バッファゲートの出力はそれぞれ調整用の端子４５1 〜
４５nに接続される。共通端子４６は、端子４５1 〜４
５n の何れかに調整用のストラップ線路を介して接続さ
れ、かつナンドゲート４４の他方の入力に接続される。
ナンドゲート４４の出力はフリップフロップ４１のリセ
ット入力Ｒに接続され、そのセット入力Ｓは＋５Ｖの直
流電源線に接続される。
【０００４】このような構成のデューティファクタ補償
回路では、フリップフロップ４１はクロックＣＬＫの立
ち上がりに同期してセットされ、その非反転出力にはそ
のフリップフロップの伝搬遅延時間遅れたクロックが得
られる（図５、）。
回路では、フリップフロップ４１はクロックＣＬＫの立
ち上がりに同期してセットされ、その非反転出力にはそ
のフリップフロップの伝搬遅延時間遅れたクロックが得
られる（図５、）。
【０００５】一方、ナンドゲート４４の一方の入力には
フリップフロップ４１の非反転出力に対してインバータ
４２の伝搬遅延時間遅れたクロックが得られ(図５、
)、さらに、端子４５1 〜４５n にはそれぞれバッフ
ァゲート４３1 〜４３n の伝搬遅延時間遅れた多相クロ
ックが得られる。共通端子４６は、このような多相クロ
ックの内、上述したストラップ線路を介して与えられる
クロックをナンドゲート４４の他方の入力に与えるの
で、その出力にはこのようなストラップ線路の接続先に
応じた時間（＝Ｄ）遅れたタイミングに立ち下がるリセ
ット信号が得られる（図５）。フリップフロップ４１
はこのようなリセット信号に応じてリセットされるの
で、その非反転出力には、端子４５1 〜４５n の内、調
整時に選択されて共通端子４６に接続された端子に応じ
たデューティファクタのクロックが得られる。
フリップフロップ４１の非反転出力に対してインバータ
４２の伝搬遅延時間遅れたクロックが得られ(図５、
)、さらに、端子４５1 〜４５n にはそれぞれバッフ
ァゲート４３1 〜４３n の伝搬遅延時間遅れた多相クロ
ックが得られる。共通端子４６は、このような多相クロ
ックの内、上述したストラップ線路を介して与えられる
クロックをナンドゲート４４の他方の入力に与えるの
で、その出力にはこのようなストラップ線路の接続先に
応じた時間（＝Ｄ）遅れたタイミングに立ち下がるリセ
ット信号が得られる（図５）。フリップフロップ４１
はこのようなリセット信号に応じてリセットされるの
で、その非反転出力には、端子４５1 〜４５n の内、調
整時に選択されて共通端子４６に接続された端子に応じ
たデューティファクタのクロックが得られる。
【０００６】
【発明が解決しようとする課題】ところで、このような
従来のデューティファクタ補償回路では、予め所望のデ
ューティファクタの精度を決定する伝搬遅延時間のバッ
ファゲート４３1〜４３nを直列に配置し、例えば、工場
出荷に先行して行われる調整時に、フリップフロップ４
１の非反転出力に得られるクロックの波形を観測して端
子４５1 〜４５nの何れか１つと共通端子４６とを接続
していたために、機器の調整工数が大きくなってコスト
高の原因となり、かつＬＳＩ化できなかった。
従来のデューティファクタ補償回路では、予め所望のデ
ューティファクタの精度を決定する伝搬遅延時間のバッ
ファゲート４３1〜４３nを直列に配置し、例えば、工場
出荷に先行して行われる調整時に、フリップフロップ４
１の非反転出力に得られるクロックの波形を観測して端
子４５1 〜４５nの何れか１つと共通端子４６とを接続
していたために、機器の調整工数が大きくなってコスト
高の原因となり、かつＬＳＩ化できなかった。
【０００７】さらに、機器に搭載されたクロックの生成
や波形成形を行う回路では、これらの回路を構成する素
子の温度その他の動作環境に応じた特性変動に応じてク
ロックの周期や波形が変動するために、このような調整
による固定設定では機器の稼働中におけるデューティフ
ァクタの十分な余裕が確保できずに動作環境に制限が生
じ、機器の回路設計時には回路方式や使用素子の選択に
制限が伴う場合があった。
や波形成形を行う回路では、これらの回路を構成する素
子の温度その他の動作環境に応じた特性変動に応じてク
ロックの周期や波形が変動するために、このような調整
による固定設定では機器の稼働中におけるデューティフ
ァクタの十分な余裕が確保できずに動作環境に制限が生
じ、機器の回路設計時には回路方式や使用素子の選択に
制限が伴う場合があった。
【０００８】本発明は、回路素子の特性のバラツキや動
作環境に起因したクロック周期の変動を自動的に吸収す
ることができるデューティファクタ補償回路を提供する
ことを目的とする。
作環境に起因したクロック周期の変動を自動的に吸収す
ることができるデューティファクタ補償回路を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、入力クロックをそのクロッ
クの最大周期にわたって微小な時間差を有する同一周期
の多相クロックに変換する遅延手段１１と、入力クロッ
クの立ち上がりまたは立ち下がりの何れか一方のタイミ
ングに、多相クロックの論理値の変化点に基づいて遅延
手段１１上で入力クロックの単一周期に対応した区間を
得る周期検出手段１３と、多相クロックの内、周期検出
手段１３によって得られた区間を所望のデューティファ
クタで比例按分した区間の末端に対応するクロックを選
択する選択手段１５と、立ち上がりまたは立ち下がりの
何れか一方と選択手段１５によって選択されたクロック
とに応じて交互に反転し、デューティファクタを有する
クロックを生成するクロック生成手段１７とを備えたこ
とを特徴とする。
ロック図である。本発明は、入力クロックをそのクロッ
クの最大周期にわたって微小な時間差を有する同一周期
の多相クロックに変換する遅延手段１１と、入力クロッ
クの立ち上がりまたは立ち下がりの何れか一方のタイミ
ングに、多相クロックの論理値の変化点に基づいて遅延
手段１１上で入力クロックの単一周期に対応した区間を
得る周期検出手段１３と、多相クロックの内、周期検出
手段１３によって得られた区間を所望のデューティファ
クタで比例按分した区間の末端に対応するクロックを選
択する選択手段１５と、立ち上がりまたは立ち下がりの
何れか一方と選択手段１５によって選択されたクロック
とに応じて交互に反転し、デューティファクタを有する
クロックを生成するクロック生成手段１７とを備えたこ
とを特徴とする。
【００１０】
【作用】本発明では、クロック生成手段１７は、入力ク
ロックの立ち上がりまたは立ち下がりの何れか一方のタ
イミングに反転する。周期検出手段１３は、このような
タイミングに後続する入力クロックの同一タイミング
に、遅延手段１１から出力される多相クロックの論理値
が上述した立ち上がりまたは立ち下がりの何れか一方と
同様に変化する点を検出することにより、その遅延手段
上で入力クロックの単一周期に対応した区間を求める。
選択手段１５は、遅延手段１１から出力される多相クロ
ックの内、このようにして求められた区間を所望のデュ
ーティファクタで比例按分した区間の末端から得られる
クロックを選択して、そのクロックのタイミングに再び
クロック生成手段１７を反転させる。
ロックの立ち上がりまたは立ち下がりの何れか一方のタ
イミングに反転する。周期検出手段１３は、このような
タイミングに後続する入力クロックの同一タイミング
に、遅延手段１１から出力される多相クロックの論理値
が上述した立ち上がりまたは立ち下がりの何れか一方と
同様に変化する点を検出することにより、その遅延手段
上で入力クロックの単一周期に対応した区間を求める。
選択手段１５は、遅延手段１１から出力される多相クロ
ックの内、このようにして求められた区間を所望のデュ
ーティファクタで比例按分した区間の末端から得られる
クロックを選択して、そのクロックのタイミングに再び
クロック生成手段１７を反転させる。
【００１１】すなわち、クロック生成手段１７の一方の
反転タイミングは入力クロックの何れか一方の変化点に
設定され、他方の反転タイミングはこのような一方の反
転タイミングに対して周期検出手段１３が測定した入力
クロックの各周期に比例した時間差で設定されるので、
クロック生成手段１７の出力には、遅延手段１１の最大
遅延時間の範囲内で入力クロックの周期が変化しても、
その遅延手段から出力される隣接した多相クロックの最
大時間差の精度で一定のデューティファクタのクロック
が得られる。
反転タイミングは入力クロックの何れか一方の変化点に
設定され、他方の反転タイミングはこのような一方の反
転タイミングに対して周期検出手段１３が測定した入力
クロックの各周期に比例した時間差で設定されるので、
クロック生成手段１７の出力には、遅延手段１１の最大
遅延時間の範囲内で入力クロックの周期が変化しても、
その遅延手段から出力される隣接した多相クロックの最
大時間差の精度で一定のデューティファクタのクロック
が得られる。
【００１２】
【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図２は、本発明の一実施例を示す図
である。
て詳細に説明する。図２は、本発明の一実施例を示す図
である。
【００１３】図において、図４に示すものと機能および
構成が同じものについては、同じ参照番号を付与して示
し、ここではその説明を省略する。本発明の特徴とする
構成は、本実施例では、端子４５1 〜４５n および共通
端子４６に代えて周期検出部２１とこれに縦続接続され
たセレクタ２２とを備えた点にある。
構成が同じものについては、同じ参照番号を付与して示
し、ここではその説明を省略する。本発明の特徴とする
構成は、本実施例では、端子４５1 〜４５n および共通
端子４６に代えて周期検出部２１とこれに縦続接続され
たセレクタ２２とを備えた点にある。
【００１４】周期検出部２１では、アンドゲート２３1
〜２３4 の一方の入力には、それぞれバッファゲート４
３n-3 〜４３n の出力が接続される。アンドゲート２３
1 〜２３4 の他方の入力にはクロックＣＬＫが与えら
れ、アンドゲート２３1 の出力はアンドゲート２４1 の
正論理入力に接続される。アンドゲート２３2 の出力は
アンドゲート２４1 の負論理入力およびアンドゲート２
４2 の正論理入力に接続され、アンドゲート２３3 の出
力はアンドゲート２４2 の負論理入力およびアンドゲー
ト２４3 の正論理入力に接続される。アンドゲート２３
4 の出力は、アンドゲート２４3 の負論理入力に接続さ
れる。アンドゲート２４1 〜２４3 の出力は、それぞれ
セレクタ２２の選択入力Ｓ1 〜Ｓ3 に接続される。
〜２３4 の一方の入力には、それぞれバッファゲート４
３n-3 〜４３n の出力が接続される。アンドゲート２３
1 〜２３4 の他方の入力にはクロックＣＬＫが与えら
れ、アンドゲート２３1 の出力はアンドゲート２４1 の
正論理入力に接続される。アンドゲート２３2 の出力は
アンドゲート２４1 の負論理入力およびアンドゲート２
４2 の正論理入力に接続され、アンドゲート２３3 の出
力はアンドゲート２４2 の負論理入力およびアンドゲー
ト２４3 の正論理入力に接続される。アンドゲート２３
4 の出力は、アンドゲート２４3 の負論理入力に接続さ
れる。アンドゲート２４1 〜２４3 の出力は、それぞれ
セレクタ２２の選択入力Ｓ1 〜Ｓ3 に接続される。
【００１５】セレクタ２２のデータ入力Ｄ1 〜Ｄn/2 に
はそれぞれバッファゲート４３1 〜４３n/2 の出力が接
続され、セレクタ２２の出力はナンドゲート４４の他方
の入力に接続される。
はそれぞれバッファゲート４３1 〜４３n/2 の出力が接
続され、セレクタ２２の出力はナンドゲート４４の他方
の入力に接続される。
【００１６】なお、本実施例と図１に示すブロック図と
の対応関係については、バッファゲート４３1 〜４３n
は遅延手段１１に対応し、周期検出部２１は周期検出手
段１３に対応し、セレクタ２２およびナンドゲート４４
は選択手段１５に対応し、フリップフロップ４１および
インバータ４２はクロック生成手段１７に対応する。
の対応関係については、バッファゲート４３1 〜４３n
は遅延手段１１に対応し、周期検出部２１は周期検出手
段１３に対応し、セレクタ２２およびナンドゲート４４
は選択手段１５に対応し、フリップフロップ４１および
インバータ４２はクロック生成手段１７に対応する。
【００１７】図３は、本実施例の動作タイミングチャー
トである。以下、図２および図３を参照して本実施例の
動作を説明する。バッファゲート４３1〜４３nには、デ
ューティファクタの補償精度に応じて、例えば、数百ピ
コセカントから数ナノセカントの伝搬遅延時間を有する
ＥＣＬ、ＡＬＳ型のＴＴＬ、ＡＳ型のＴＴＬその他の素
子が用いられる。また、これらのバッファゲートの段数
は、バッファゲート４３1 〜４３n の伝搬遅延時間の総
和が入力されるクロックＣＬＫの周期の最大値以上とな
る値に設定される。
トである。以下、図２および図３を参照して本実施例の
動作を説明する。バッファゲート４３1〜４３nには、デ
ューティファクタの補償精度に応じて、例えば、数百ピ
コセカントから数ナノセカントの伝搬遅延時間を有する
ＥＣＬ、ＡＬＳ型のＴＴＬ、ＡＳ型のＴＴＬその他の素
子が用いられる。また、これらのバッファゲートの段数
は、バッファゲート４３1 〜４３n の伝搬遅延時間の総
和が入力されるクロックＣＬＫの周期の最大値以上とな
る値に設定される。
【００１８】クロックＣＬＫが立ち上がってハイレベル
になると、そのクロックは、フリップフロップ４１およ
びインバータ４２を介してバッファゲート４３1 〜４３
n に与えられ、これらのバッファゲートの出力からそれ
ぞれ上述した伝搬遅延時間ずつ遅れて順に出力される
（図３）。アンドゲート２３1 〜２３4 は、クロック
ＣＬＫの論理値がハイレベルの状態でバッファゲート４
３n-6 〜４３n からそれぞれ遅延して出力されるクロッ
クを出力する。アンドゲート２４1 は、このようにして
出力されたクロックの論理値とアンドゲート２３2 から
同時に出力されるクロックの反転論理値との論理積をと
る。アンドゲート２４2 はアンドゲート２３2 、２３3
から同時に出力される信号の論理値について同様の論理
積をとり、アンドゲート２４3 はアンドゲート２３3 、
２３4 から同時に出力される信号の論理値について同様
の論理積をとる。したがって、アンドゲート２４1 〜２
４3の出力には、クロックＣＬＫの論理値がハイレベル
である期間にバッファゲート４３1 〜４３8 から順に遅
延して出力されるクロックの立ち上がりの一致を示すパ
ルス信号Ｓ2 が得られる（図３）。
になると、そのクロックは、フリップフロップ４１およ
びインバータ４２を介してバッファゲート４３1 〜４３
n に与えられ、これらのバッファゲートの出力からそれ
ぞれ上述した伝搬遅延時間ずつ遅れて順に出力される
（図３）。アンドゲート２３1 〜２３4 は、クロック
ＣＬＫの論理値がハイレベルの状態でバッファゲート４
３n-6 〜４３n からそれぞれ遅延して出力されるクロッ
クを出力する。アンドゲート２４1 は、このようにして
出力されたクロックの論理値とアンドゲート２３2 から
同時に出力されるクロックの反転論理値との論理積をと
る。アンドゲート２４2 はアンドゲート２３2 、２３3
から同時に出力される信号の論理値について同様の論理
積をとり、アンドゲート２４3 はアンドゲート２３3 、
２３4 から同時に出力される信号の論理値について同様
の論理積をとる。したがって、アンドゲート２４1 〜２
４3の出力には、クロックＣＬＫの論理値がハイレベル
である期間にバッファゲート４３1 〜４３8 から順に遅
延して出力されるクロックの立ち上がりの一致を示すパ
ルス信号Ｓ2 が得られる（図３）。
【００１９】セレクタ２２は、クロックＣＬＫの周期毎
に、バッファゲート４３1 〜４３nの内、バッファゲー
ト４３1 の入力端からの伝搬遅延時間の総和が、上述し
たパルスの最先のもの（ここでは、簡単のためＳ2 とす
る。）を出力したバッファゲートの出力端に至る伝搬遅
延時間の総和の半分となるバッファゲート４３k(１≦ｋ
≦ｎ／２）の出力を選択して出力する。すなわち、セレ
クタ２２は、このようにしてバッファゲート４３k を選
択することにより所望のデューティファクタ（＝0.5)を
有するクロックの立ち下がりのタイミングを取得し、そ
のタイミングにナンドゲート４４を介してフリップフロ
ップ４１をリセットする（図３）。
に、バッファゲート４３1 〜４３nの内、バッファゲー
ト４３1 の入力端からの伝搬遅延時間の総和が、上述し
たパルスの最先のもの（ここでは、簡単のためＳ2 とす
る。）を出力したバッファゲートの出力端に至る伝搬遅
延時間の総和の半分となるバッファゲート４３k(１≦ｋ
≦ｎ／２）の出力を選択して出力する。すなわち、セレ
クタ２２は、このようにしてバッファゲート４３k を選
択することにより所望のデューティファクタ（＝0.5)を
有するクロックの立ち下がりのタイミングを取得し、そ
のタイミングにナンドゲート４４を介してフリップフロ
ップ４１をリセットする（図３）。
【００２０】したがって、フリップフロップ４１の非反
転出力Ｑには、クロックＣＬＫの周期が何らかの原因で
変動した状態（図３、）においても、そのクロック
と同じ周期で一定のデューティサイクルのクロックが得
られる。
転出力Ｑには、クロックＣＬＫの周期が何らかの原因で
変動した状態（図３、）においても、そのクロック
と同じ周期で一定のデューティサイクルのクロックが得
られる。
【００２１】このように本実施例によれば、入力される
クロックの周期を逐次測定し、その周期に基づいて所望
のデューティファクタに対応した立ち下がりタイミング
を自動的に設定してクロックが再生成されるので、手動
調整によってデューティファクタを設定していた従来例
に比べて、調整工数が削減され、かつクロックの生成回
路や波形成形回路の特性のバラツキや稼働中の変動に伴
うクロックの周期の変動を精度よく吸収することができ
る。
クロックの周期を逐次測定し、その周期に基づいて所望
のデューティファクタに対応した立ち下がりタイミング
を自動的に設定してクロックが再生成されるので、手動
調整によってデューティファクタを設定していた従来例
に比べて、調整工数が削減され、かつクロックの生成回
路や波形成形回路の特性のバラツキや稼働中の変動に伴
うクロックの周期の変動を精度よく吸収することができ
る。
【００２２】なお、本実施例では、周期検出部２１はク
ロックＣＬＫの立ち上がりタイミングを検出してそのタ
イミングに基づく周期測定を行っているが、本発明は、
このような方法に限定されず、例えば、クロックＣＬＫ
の立ち下がりタイミングを基準として同様に周期の測定
を行い、かつセレクタ２２にバッファゲート４３1 〜４
３n/2 から出力されるクロックの内、所望のデューティ
ファクタの補数に対応したクロックを選択させる方法を
用いてもよい。
ロックＣＬＫの立ち上がりタイミングを検出してそのタ
イミングに基づく周期測定を行っているが、本発明は、
このような方法に限定されず、例えば、クロックＣＬＫ
の立ち下がりタイミングを基準として同様に周期の測定
を行い、かつセレクタ２２にバッファゲート４３1 〜４
３n/2 から出力されるクロックの内、所望のデューティ
ファクタの補数に対応したクロックを選択させる方法を
用いてもよい。
【００２３】また、本実施例では、バッファゲート４３
1 〜４３n として伝搬遅延時間が同じ素子を用いたが、
本発明は、このような方法に限定されず、例えば、セレ
クタ２２が、その内部に周期検出部２１によって測定さ
れるクロックＣＬＫの周期がとり得る全ての値について
所望のデューティファクタが得られる選択情報を予め記
憶し、これらの選択情報の内、測定されたクロックＣＬ
Ｋの周期に対応したものに基づいてバッファゲート４３
1 〜４３n/2 の出力の何れかを選択することにより、バ
ッファゲート４３1 〜４３n の伝搬遅延時間を不均等に
設定することもできる。
1 〜４３n として伝搬遅延時間が同じ素子を用いたが、
本発明は、このような方法に限定されず、例えば、セレ
クタ２２が、その内部に周期検出部２１によって測定さ
れるクロックＣＬＫの周期がとり得る全ての値について
所望のデューティファクタが得られる選択情報を予め記
憶し、これらの選択情報の内、測定されたクロックＣＬ
Ｋの周期に対応したものに基づいてバッファゲート４３
1 〜４３n/2 の出力の何れかを選択することにより、バ
ッファゲート４３1 〜４３n の伝搬遅延時間を不均等に
設定することもできる。
【００２４】
【発明の効果】以上説明したように本発明では、入力ク
ロックの一方の変化点のタイミングでクロック生成手段
を反転させ、そのタイミングから周期検出手段によって
測定された入力クロックの周期に比例した時間差で再び
クロック生成手段を反転させる動作を反復してクロック
を生成する。
ロックの一方の変化点のタイミングでクロック生成手段
を反転させ、そのタイミングから周期検出手段によって
測定された入力クロックの周期に比例した時間差で再び
クロック生成手段を反転させる動作を反復してクロック
を生成する。
【００２５】すなわち、入力クロックを生成する回路の
バラツキその他に起因してそのクロックの周期が変化し
ても一定のデューティファクタのクロックが自動的に生
成されるので、手動調整によってデューティファクタを
設定していた従来例に比べて調整工数が低減され、かつ
ＬＳＩ化が可能となる。
バラツキその他に起因してそのクロックの周期が変化し
ても一定のデューティファクタのクロックが自動的に生
成されるので、手動調整によってデューティファクタを
設定していた従来例に比べて調整工数が低減され、かつ
ＬＳＩ化が可能となる。
【００２６】したがって、高速のクロックに同期して動
作するディジタル回路を搭載した電子機器では、低廉化
がはかられると共に、性能が高められる。
作するディジタル回路を搭載した電子機器では、低廉化
がはかられると共に、性能が高められる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す図である。
【図３】本実施例の動作タイミングチャートである。
【図４】従来のデューティファクタ補償回路の構成例を
示す図である。
示す図である。
【図５】従来のデューティファクタ補償回路の動作タイ
ミングチャートである。
ミングチャートである。
１１ 遅延手段 １３ 周期検出手段 １５ 選択手段 １７ クロック生成手段 ２１ 周期検出部 ２２ セレクタ ２３，２４ アンドゲート ４１ フリップフロップ ４２ インバータ ４３ バッファゲート ４４ ナンドゲート
Claims (1)
- 【請求項１】 入力クロックをそのクロックの最大周期
にわたって微小な時間差を有する同一周期の多相クロッ
クに変換する遅延手段（１１）と、 前記入力クロックの立ち上がりまたは立ち下がりの何れ
か一方のタイミングに、前記多相クロックの論理値の変
化点に基づいて前記遅延手段（１１）上で前記入力クロ
ックの単一周期に対応した区間を得る周期検出手段（１
３）と、 前記多相クロックの内、前記周期検出手段（１３）によ
って得られた区間を所望のデューティファクタで比例按
分した区間の末端に対応するクロックを選択する選択手
段（１５）と、 前記立ち上がりまたは立ち下がりの何れか一方と前記選
択手段（１５）によって選択されたクロックとに応じて
交互に反転し、前記デューティファクタを有するクロッ
クを生成するクロック生成手段（１７）とを備えたこと
を特徴とするデューティファクタ補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226166A JPH06209243A (ja) | 1992-08-25 | 1992-08-25 | デューティファクタ補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226166A JPH06209243A (ja) | 1992-08-25 | 1992-08-25 | デューティファクタ補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209243A true JPH06209243A (ja) | 1994-07-26 |
Family
ID=16840908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226166A Withdrawn JPH06209243A (ja) | 1992-08-25 | 1992-08-25 | デューティファクタ補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846492A (ja) * | 1994-07-28 | 1996-02-16 | Nec Corp | 位相同期回路 |
| JP2008310943A (ja) * | 2007-06-13 | 2008-12-25 | Hynix Semiconductor Inc | 半導体メモリ装置 |
-
1992
- 1992-08-25 JP JP4226166A patent/JPH06209243A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846492A (ja) * | 1994-07-28 | 1996-02-16 | Nec Corp | 位相同期回路 |
| JP2008310943A (ja) * | 2007-06-13 | 2008-12-25 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US8379784B2 (en) | 2007-06-13 | 2013-02-19 | Hynix Semiconductor Inc. | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |