JP3338776B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に出力信号のタイミングを調整できるようにした
半導体装置に関する。
【０００２】
【従来の技術】昨今、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）やこれに接続される論理回路の動
作速度が年々向上しており、１００〜３００ＭＨｚで動
作することが求められている。この場合の１クロックの
周期は、３〜１０ｎｓであり、ＭＰＵから出力される信
号は、このクロックを基準に生成される。このクロック
は、今後更に高速化されることが求められている。
【０００３】ところで、信号が論理ゲートを通過すると
き、論理ゲートのトランジスタの製造ばらつき（トラン
ジスタの性能を決定する閾値電圧Ｖｔやゲート長Ｌのば
らつき）、駆動能力のばらつき、負荷につながる寄生容
量のばらつき、あるいは動作温度や動作電圧の変動等に
より、信号の伝達速度、即ち遅延時間がばらついて、常
に一定の範囲内で遅延時間が発生するとは限らない。遅
延時間がばらつくと、正確なデータがラッチできなかっ
たり論理演算の結果が不正確になったりするなどによ
り、半導体装置が正常に機能しなくなる。
【０００４】一方、半導体装置から出力する信号のタイ
ミングは、接続される周辺装置との関係で、所定の規格
内に納めることが求められる。即ち、半導体装置間（ボ
ード上のデバイス同士）での動作を保証するためには、
ある半導体装置から出力する信号は、その信号が入力さ
れる他の半導体装置において、確実にそのデータを取り
込めるだけの期間に出力しなければならず、基準の信号
に対して最小遅延時間および最大遅延時間を満たさなけ
ればならない。
【０００５】これらの遅延時間が満たされず、出力側の
信号の変化が基準の信号より早すぎた場合、信号を取り
込む側の半導体装置が所定時刻の信号を取り込めずに次
の信号を取り込んでしまったり、出力側の信号の変化が
遅い場合、信号を取り込む側の半導体装置が新しい信号
を取り込めず一つ前の時刻の同一信号を取り込んでしま
ったりする。
【０００６】そのため、半導体装置のメーカでは、製品
出荷時に信号出力のタイミングが規格内に納まっている
ことを検査により確認する。このとき、規格外れの不良
品が多く発生することは、製品のコストアップにつなが
り好ましくない。特に、近年の動作速度向上の早さは、
製造ばらつき等の低減量を上回っており、製造工程の改
善だけでは、所定の最小・最大出力遅延時間を実現する
のは大変困難になってきている。
【０００７】従って、製造ばらつき等があったとして
も、遅延時間をいかに規定の範囲内に納めるようにする
かが、半導体装置の設計上の大きな課題となっている。
例えば、クロックが１０ＭＨｚで動作している半導体装
置で、遅延時間のバラツキが１０ｎｓあったとしても、
クロックの周期が１００ｎｓであるので問題はない。し
かし、クロックが１００ＭＨｚになると、クロックの周
期が１０ｎｓになるので、遅延時間のバラツキが１０ｎ
ｓあっては動作しなくなってしまう。
【０００８】そこで、半導体装置の回路上の工夫等によ
り遅延時間を制御することが、例えば、特開平９−１８
１５８０号公報に開示されている。この従来例では、複
数の遅延ゲートを直列に接続した遅延回路を半導体装置
に組み込んでおき、遅延ゲートの前に制御信号により開
閉できるアンドゲートを設けている。システム組み込み
時に遅延回路として必要な遅延量を測定することによ
り、特定の遅延ゲートの出力を外部に出力するように設
定するとともに、使用されない遅延ゲートを探し、使用
されない遅延ゲートが判明した場合にアンドゲートを閉
じてパルスの通過を阻止している。
【０００９】
【発明が解決しようとする課題】しかしながら、この遅
延回路においては、半導体装置の外部にテスタを接続し
て遅延量を測り、その結果に基づいて半導体装置内のレ
ジスタの設定を行い遅延時間を設定するため、遅延量を
測るための高価なテスタが必要となる。特に、高速動作
をする半導体装置の遅延時間を厳密に測定するには一層
高価になる。
【００１０】また、製品出荷時に検査すると、検査工程
が加わって出荷工程の複雑化および作業時間の増大を招
きコストアップをもたらすと共に、実使用環境と温度や
電源電圧等が異なることがあり、検査環境で得られた結
果が実使用環境で得られるとは限らない。
【００１１】通常の検査工程では、検査時間を短縮する
ため、常温で電源電圧を変化させて検査するだけであ
る。温度を変化させて検査するためは、恒温槽に出し入
れしたり、一定温度に安定するまで長時間保管する必要
があるので、全数検査することは不可能である。
【００１２】たとえ、高温度、高電圧で遅延時間を測定
して、製品規格を満たすように遅延時間を設定できたと
しても、低温度で低電圧の環境や、低電圧で高温度の環
境で規格が満たされる保証はない。このため、遅延時間
の規格を一層狭い範囲にしなければならず、歩留まりを
更に低減させていた。
【００１３】逆に、歩留まりを維持するために、使用温
度範囲や電源電圧範囲などを狭くしたり、遅延時間の規
格を広くするなど、製品の規格を緩和すると、半導体装
置の用途が限定されたり、使用環境を限定しなければな
らない。
【００１４】更に、機器に組み込んだ後で遅延時間を測
定して、従来例のように半導体装置の設定を変えようと
しても、機器によっては、テスタのプローブが接続でき
なかったり、プローブの寄生容量で遅延時間に誤差が出
たりしてしまうことがある。
【００１５】本発明の目的は、高価なテスタを使う遅延
量の測定を行うことなく、実使用状態の環境に応じた最
適な遅延量に設定することができる半導体装置を提供す
ることにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置は、複数の遅延回路が直列
に接続され、前記遅延回路の各接続点から基準遅延信号
を出力し、複数の基準遅延信号のいずれか１つを選択す
ることで遅延時間を変更できるようにした半導体装置に
おいて、第１と第２のタイミングを有する信号を生成
し、第１と第２のタイミングの間隔が所望の遅延時間で
ある基準パルス発生手段と、第１のタイミングにもとづ
き生成された信号が遅延回路を通過した基準遅延信号と
第２のタイミングとを比較する遅延判定手段と、遅延判
定結果に基づき遅延回路を通過した複数の基準遅延信号
の１つを選択出力する遅延設定手段とを備えたことを特
徴としている。
【００１７】上記構成を有することにより、基準パルス
発生手段が第１と第２のタイミングの間隔が所望の遅延
時間である信号を生成し、遅延判定手段が第１のタイミ
ングにもとづき生成されて遅延回路を通過した基準遅延
信号と第２のタイミングとを比較し、この判定結果を基
に、遅延設定手段が遅延回路を通過した複数の基準遅延
信号の１つを選択出力する。このため、半導体装置を、
高価なテスタを使う遅延量の測定を行うことなく、実使
用状態の環境に応じた最適な遅延量に設定することがで
きる。
【００１８】
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態について図面を参照して説明す
る。
【００１９】図１は、本発明の第１の実施の形態に係る
半導体装置の遅延生成回路を示すブロック図である。本
実施の形態では、内部回路より出力される信号が、基準
の信号に比べて所望の遅延時間（以下、スペック遅延時
間Ｔと記す）を越えないようにする例を示す。
【００２０】図１に示すように、半導体装置に備えられ
た遅延生成回路１０は、予め組み込まれた３個の遅延回
路１１ａ，１１ｂ，１１ｃ、基準パルス発生器１２、フ
リップフロップ１３、４個のレジスタ１４ａ，１４ｂ，
１４ｃ，１４ｄ、４個のセレクタ１５ａ，１５ｂ，１５
ｃ、１５ｄ、４個の設定スイッチ１６ａ，１６ｂ，１６
ｃ，１６ｄ、モード切替スイッチ２３、およびＦＦリセ
ット発生器２４を有している。
【００２１】本実施の形態の遅延生成回路１０は、通常
動作モードとセットアップ動作モードとの２つの動作モ
ードを有している。セットアップ動作モードとは、ＭＰ
Ｕがリセットされたとき、またはＭＰＵがセットアップ
・コマンドを出力したときなどに、遅延回路１１を所望
の遅延時間になるように設定する期間である。通常動作
モードとは、セットアップ動作期間が終了するととも
に、ＭＰＵのリセット期間が終了し、内部回路から出力
される信号が所望の遅延時間に設定された遅延回路１１
を通して外部に出力される期間である。
【００２２】遅延生成回路１０はモード信号ＭＯＤＥの
入力端子を有し、モード信号ＭＯＤＥはモード切替スイ
ッチ２３とＦＦリセット発生器２４に供給される。ここ
では、モード信号ＭＯＤＥが第２の論理レベル（以下、
“０”と記す）のとき、遅延生成回路１０はセットアッ
プ動作を行い、第１の論理レベル（以下、“１”と記
す）のとき、通常動作になるとする。
【００２３】ＦＦリセット発生器２４は、モード信号Ｍ
ＯＤＥが“０”に立ち下がると、一定期間“０”となる
ＦＦリセット信号ＦＦＲＥＳＥＴを出力する。ここで、
モード信号ＭＯＤＥは数１０ｍｓの期間“０”になった
後“１”になる信号であるのに対し、ＦＦリセット信号
ＦＦＲＥＳＥＴは数ｎｓの期間“０”になった後“１”
になる信号である。
【００２４】３個の遅延回路１１ａ，１１ｂ，１１ｃ
は、直列に接続され、各遅延回路１１ａ，１１ｂ，１１
ｃを順次通過することにより遅延時間が順次加算され
る。セットアップ動作時には、遅延回路１１ａの入力に
基準パルス発生器から出力される基準パルスが入力さ
れ、各遅延回路１１ａ，１１ｂ，１１ｃから出力される
パルスのタイミングがチェックされる。通常動作時に
は、遅延回路１１ａの入力に内部回路（不図示）より出
力される信号が入力され、この入力信号または各遅延回
路１１ａ，１１ｂ，１１ｃの各出力信号のうち何れか１
つの信号が選択されて外部に出力される。
【００２５】基準パルス発生器１２は、例えばリセット
期間中に基準パルス信号ｃを出力する。この基準パルス
信号ｃのパルス幅は、遅延回路１１で遅延すべき最大遅
延時間に相当する。
【００２６】４個のレジスタ１４ａ，１４ｂ，１４ｃ，
１４ｄは、ＦＦ（フリップフロップ）からなり、遅延回
路１１ａの通過前および各遅延回路１１ａ，１１ｂ，１
１ｃの通過後の基準遅延信号ｄ１，ｄ２，ｄ３，ｄ４
を、基準パルス信号ｃの立ち下がりエッジに同期してそ
れぞれ記憶する。各レジスタ１４ａ〜１４ｄに入力され
る各基準遅延信号ｄ１，ｄ２，ｄ３，ｄ４は、基準パル
ス信号ｃの立ち上がりに比べて、それぞれ遅延時間Ｔ
ａ，Ｔｂ，Ｔｃ，Ｔｄを有している。各レジスタ１４ａ
〜１４ｄは、基準パルス信号ｃの立ち下がり時点と比較
して、それぞれの遅延時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄが所
定値以内か以上かを判定し、判定情報ｂ１〜ｂ４を出力
する。
【００２７】４個のセレクタ１５ａ，１５ｂ，１５ｃ，
１５ｄは、３個のセレクタ１５ａ，１５ｂ，１５ｃがＮ
ＡＮＤゲート、セレクタ１５ｄがインバータからなる。
各レジスタ１４ａ，１４ｂ，１４ｃ，１４ｄに記憶され
た判定信号ｂ１〜ｂ４により、遅延回路１１ａ通過前お
よび各遅延回路１１ａ，１１ｂ，１１ｃ通過後のいずれ
かの信号を選択して、４個の設定スイッチ１６ａ，１６
ｂ，１６ｃ，１６ｄのいずれか１つをＯＮさせ、それ以
外をＯＦＦさせる。設定スイッチ１６ａ〜１６ｄはｐＭ
ＯＳトランジスタからなり、第１の論理レベル“１”の
ときＯＦＦし、第２の論理レベル“０”のときＯＮす
る。
【００２８】セレクタ１５は、判定信号ｂ１〜ｂ４が
“１”から“０”に変わる位置を検出することで、スペ
ック遅延時間に近い基準遅延信号でスペックを満たす方
の基準遅延信号がどれかを検出することができる。この
検出結果にもとづき、設定スイッチの１つをＯＮさせる
ことで、スペックを満たす遅延時間に設定できる。
【００２９】モード切替スイッチ２３は、ＦＦ１３に入
力する信号を通常動作時とセットアップ動作時とで切り
替えるものであり、２組の切替スイッチを有する。第１
のモード切替スイッチは、ＦＦ１３のデータ入力端子
を、通常動作時は内部回路（不図示）の出力ＳＧに接続
し、セットアップ動作時は電源Ｖｄｄに接続する。ここ
で、電源Ｖｄｄは第１の論理レベル“１”である。第２
のモード切替スイッチは、ＦＦ１３のクロック入力端子
を、通常動作時は内部クロック発生回路（不図示）の出
力ＩＣＫに接続し、セットアップ動作時は基準パルス発
生器１２の出力ｃに接続する。
【００３０】ＦＦ１３は、通常動作時、クロック端子に
入力される内部クロックＩＣＫの立ち上がりエッジに同
期して内部回路（不図示）の出力信号ＳＧを保持する。
セットアップ動作時、ＦＦ１３は、基準パルス信号ｃの
立ち上がりエッジに同期して電源Ｖｄｄのレベルを保持
し、ＦＦ１３の出力端子より遅延時間Ｔａを有する基準
遅延信号ｄ１を出力する。この基準遅延信号ｄ１は、遅
延回路１１ａ、レジスタ１４ａおよび設定スイッチ１６
ａに入力される。遅延回路１１ａは、入力された基準遅
延信号ｄ１を遅延時間Ｔｂだけさらに遅延し、遅延時間
（Ｔａ＋Ｔｂ）を有する基準遅延信号ｄ２を出力する。
この基準遅延信号ｄ２は、遅延回路１１ｂ、レジスタ１
４ｂおよび設定スイッチ１６ｂに入力される。
【００３１】同様に、遅延回路１１ｂから出力された、
遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）を有する基準遅延信号ｄ
３は、遅延回路１１ｃ、レジスタ１４ｃおよび設定スイ
ッチ１６ｃに入力される。また、遅延回路１１ｃから出
力された、遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）を有す
る基準遅延信号ｄ４は、遅延回路１１ｄ、レジスタ１４
ｄおよび設定スイッチ１６ｄに入力される。
【００３２】レジスタ１４ａは、リセット信号（ＦＦＲ
ＥＳＥＴ）により初期化され、基準遅延信号ｄ１を基準
パルス信号ｃの立ち下がりエッジで保持し、判定情報ｂ
１を出力する。同様に、レジスタ１４ｂは、リセット信
号（ＦＦＲＥＳＥＴ）により初期化され、基準遅延信号
ｄ２を基準パルス信号ｃの立ち下がりエッジで保持し、
判定情報ｂ２を出力する。レジスタ１４ｃは、リセット
信号（ＦＦＲＥＳＥＴ）により初期化され、基準遅延信
号ｄ３を基準パルス信号ｃの立ち下がりエッジで保持
し、判定情報ｂ３を出力する。レジスタ１４ｄは、リセ
ット信号（ＦＦＲＥＳＥＴ）により初期化され、基準遅
延信号ｄ４を基準パルス信号ｃの立ち下がりエッジで保
持し、判定情報ｂ４を出力する。
【００３３】セレクタ１５ａは、判定情報ｂ１と反転さ
れた判定情報ｂ２とを否定論理積して、選択情報ｅ１を
出力する。同様に、セレクタ１５ｂは、判定情報ｂ２と
反転された判定情報ｂ３とを否定論理積して、選択情報
ｅ２を出力し、セレクタ１５ｃは、判定情報ｂ３と反転
された判定情報ｂ４とを否定論理積して、選択情報ｅ３
を出力し、セレクタ１５ｄは、判定情報ｂ４を反転し
て、選択情報ｅ４を出力する。
【００３４】設定スイッチ１６ａは、選択情報ｅ１がゲ
ートに入力され、基準遅延信号ｄ１を出力するか否かを
制御する。同様に、設定スイッチ１６ｂは、選択情報ｅ
２がゲートに入力され、基準遅延信号ｄ２を出力するか
否かを制御し、設定スイッチ１６ｃは、選択情報ｅ３が
ゲートに入力され、基準遅延信号ｄ３を出力するか否か
を制御し、設定スイッチ１６ｄは、選択情報ｅ４がゲー
トに入力され、基準遅延信号ｄ４を出力するか否かを制
御する。
【００３５】セットアップ動作時に、選択情報ｅ１〜ｅ
４によりこれら各設定スイッチ１６ａ，１６ｂ，１６
ｃ，１６ｄのいずれか１つが選択され、各基準遅延信号
ｄ１，ｄ２，ｄ３，ｄ４の内のいずれか１つがインバー
タ１７に入力される。通常動作時には、内部回路の信号
ＳＧが各設定スイッチ１６ａ，１６ｂ，１６ｃ，１６ｄ
のいずれか１つを通してインバータ１７に入力され、そ
の出力は出力遅延信号として出力端子１８を介して外部
に出力される。
【００３６】図２は、図１の遅延生成回路のタイミング
チャートである。図２に示すように、遅延回路での遅延
時間を、スペック遅延時間Ｔ以内に抑えたい場合を例に
説明する。
【００３７】各レジスタ１４ａ，１４ｂ，１４ｃ，１４
ｄに入力される基準パルス信号ｃの立ち下がりエッジ
は、ＦＦ１３に入力される基準パルス信号ｃの立ち上が
りエッジと同期しており、このパルス幅をスペック遅延
時間Ｔになるようにする。この基準パルス信号ｃは、基
準パルス発生器１２によって発生されるので、トランジ
スタの閾値、ゲート長、電源電圧および動作温度等の各
種条件に依存することなく、所望のスペック遅延時間Ｔ
のパルス幅を持つことができる。
【００３８】遅延生成回路１０は、例えばＭＰＵ等のリ
セット期間中、あるいは、ＭＰＵがセットアップ・コマ
ンドを出した期間中などにモード信号ＭＯＤＥが“０”
になると、以下の動作を行い、出力遅延信号の遅延時間
の調整を行うことができる。
【００３９】時刻ｔ０で、ＭＰＵ等のリセット信号が出
力され、モード信号ＭＯＤＥが“０”になると（図２
（ａ））、モード切替スイッチ２３は、ＦＦ１３の入力
を切り替える。即ち、第１のモード切替スイッチは、Ｆ
Ｆ１３のデータ入力端子を電源Ｖｄｄに接続し、第２の
モード切替スイッチは、ＦＦ１３のクロック入力端子を
基準パルス発生器１２の出力に接続する。
【００４０】また、モード信号ＭＯＤＥが“０”に立ち
下がると、ＦＦリセット発生器２４は、ＦＦリセット信
号ＦＦＲＥＳＥＴを“０”にする（図２（ｂ））。
【００４１】ＦＦリセット信号ＦＦＲＥＳＥＴが“０”
に立ち下がると、各レジスタ１４ａ，１４ｂ，１４ｃ，
１４ｄは初期化され、判定情報ｂ１〜ｂ４を“０”とす
る（図２（ｈ）〜（ｋ））。この結果、セレクタ１５ａ
〜１５ｄの出力である選択情報ｅ１〜ｅ４は“１”にな
り（図２（ｌ）〜（ｍ））、設定スイッチ１６ａ〜１６
ｄはＯＦＦする。
【００４２】ＦＦリセット信号ＦＦＲＥＳＥＴが“０”
に立ち下がって数ｎｓ経過すると、ＦＦリセット信号Ｆ
ＦＲＥＳＥＴは再び“１”になる（図２（ｂ））。
【００４３】時刻ｔ１で、基準パルス発生器１２は、Ｆ
Ｆリセット信号ＦＦＲＥＳＥＴが“１”になったことを
検出すると、基準パルス信号ｃとして“１”を出力する
（図２（ｃ））。
【００４４】基準パルス信号ｃが“１”になると、ＦＦ
１３は入力端子がＶｄｄに接続されているので、基準パ
ルス信号ｃの立ち上がりに同期して“１”を出力する
（図２（ｄ））。この出力は、基準パルス信号ｃの立ち
上がりから遅延時間Ｔａだけ遅延して立ち上がる基準遅
延信号ｄ１となる。基準遅延信号ｄ１は、各遅延回路１
１ａ，１１ｂ，１１ｃを通過して伝播されていく。
【００４５】ここでは、基準パルス信号ｃのパルス幅に
比べて、遅延回路１１ｂを通過するまでの時間が短く、
遅延回路１１ｃを通過するまでの時間が長いとする。即
ち、基準遅延信号ｄ１の遅延時間Ｔａと、基準遅延信号
ｄ２の遅延時間（Ｔａ＋Ｔｂ）とは、所望の遅延時間Ｔ
より短く、基準遅延信号ｄ３の遅延時間（Ｔａ＋Ｔｂ＋
Ｔｃ）と、基準遅延信号ｄ４の遅延時間（Ｔａ＋Ｔｂ＋
Ｔｃ＋Ｔｄ）とは、所望の遅延時間Ｔより長かった場合
を例に説明する。
【００４６】遅延回路１１ａに基準遅延信号ｄ１が入力
されてから遅延時間Ｔｂが経過すると、遅延回路１１ａ
は基準遅延信号ｄ２として“１”を出力する。ここで、
基準遅延信号ｄ２の立ち上がりは、基準パルス信号ｃの
立ち上がりから遅延時間（Ｔａ＋Ｔｂ）だけ遅延して立
ち上がる。
【００４７】時刻ｔ２で、基準パルス信号ｃが“１”に
なってから所望の遅延時間、即ちスペック遅延時間Ｔが
経過すると、基準パルス信号ｃは“０”に立ち下がる
（図２（ｃ））。
【００４８】各レジスタ１４ａ，１４ｂ，１４ｃ，１４
ｄは、基準パルス信号ｃの立ち下がりエッジで基準遅延
信号ｄ１，ｄ２，ｄ３，ｄ４を記憶する。時刻ｔ２の時
点では、基準遅延信号ｄ１，ｄ２は“１”、基準遅延信
号ｄ３，ｄ４は“０”であるので（図２（ｄ）〜
（ｇ））、各レジスタ１４ａ，１４ｂ，１４ｃ，１４ｄ
は、それぞれ“１”，“１”，“０”，“０”を記憶す
る。この結果、各レジスタ１４ａ，１４ｂ，１４ｃ，１
４ｄは、判定情報ｂ１，ｂ２，ｂ３，ｂ４として
“１”，“１”，“０”，“０”を出力する（図２
（ｈ）〜（ｋ））。
【００４９】判定情報ｂ１〜ｂ４が確定すると、各セレ
クタ１５ａ，１５ｂ，１５ｃ，１５ｄに判定情報ｂ１〜
ｂ４が入力される。
【００５０】セレクタ１５ａには、判定情報ｂ１＝
“１”と、判定情報ｂ２＝“１”を反転した“０”とが
入力され、否定論理積されるので、セレクタ１５ａは選
択情報ｅ１として“１”を出力する（図２（ｍ））。
【００５１】セレクタ１５ｂには、判定情報ｂ２＝
“１”と、判定情報ｂ３＝“０”を反転した“１”とが
入力され、否定論理積されるので、セレクタ１５ｂは選
択情報ｅ２として“０”を出力する（図２（ｌ））。
【００５２】セレクタ１５ｃには、判定情報ｂ３＝
“０”と、判定情報ｂ４＝“０”を反転した“１”とが
入力され、否定論理積されるので、セレクタ１５ｃは選
択情報ｅ３として“１”を出力する（図２（ｍ））。
【００５３】セレクタ１５ｄには、判定情報ｂ４＝
“０”が入力され、反転されるので、セレクタ１５ｄは
選択情報ｅ４として“１”を出力する（図２（ｍ））。
【００５４】各設定スイッチ１６ａ，１６ｂ，１６ｃ，
１６ｄには、選択情報ｅ１，ｅ２，ｅ３，ｅ４として
“１”，“０”，“１”，“１”が入力されるので、設
定スイッチ１６ｂがＯＮして、各設定スイッチ１６ａ，
１６ｃ，１６ｄはＯＦＦする。この結果、設定スイッチ
１６ｂは、遅延回路１１ａ通過後の基準遅延信号ｄ２を
選択するように設定される。
【００５５】一方、時刻ｔ２よりしばらく経過し、遅延
回路１１ｂに基準遅延信号ｄ２が入力されてから遅延時
間Ｔｃが経過すると、遅延回路１１ｂは基準遅延信号ｄ
３として“１”を出力する（図２（ｆ））。ここで、基
準遅延信号ｄ３の立ち上がりは、基準パルス信号ｃの立
ち上がりから遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）だけ遅延し
て立ち上がる。ここで、遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）
はスペック遅延時間Ｔより長い。
【００５６】同様にして、遅延回路１１ｃに基準遅延信
号ｄ３が入力されてから遅延時間Ｔｄが経過すると、遅
延回路１１ｃは基準遅延信号ｄ４として“１”を出力す
る（図２（ｇ））。ここで、基準遅延信号ｄ４の立ち上
がりは、基準パルス信号ｃの立ち上がりから遅延時間
（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）だけ遅延して立ち上がる。
ここで、遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）はスペッ
ク遅延時間Ｔより長い。
【００５７】この結果、スペック遅延時間Ｔより遅延時
間が短くて、スペック遅延時間Ｔに一番近いのは、基準
遅延信号ｄ２であることがわかる。
【００５８】時刻ｔ３で、モード信号ＭＯＤＥが“１”
になると（図２（ａ））、モード切替スイッチ２３は通
常動作モードに切り替わる。即ち、第１のモード切替ス
イッチは、ＦＦ１３のデータ入力端子を半導体装置の内
部回路（不図示）の出力ＳＧに接続し、第２のモード切
替スイッチは、ＦＦ１３のクロック入力端子を半導体装
置の内部クロック発生回路（不図示）の出力ＩＣＫに接
続する。
【００５９】内部回路の出力ＳＧがＦＦ１３に入力さ
れ、内部クロックＩＣＫが立ち上がると、ＦＦ１３は内
部回路の出力ＳＧを保持する。この出力ＳＧは、遅延回
路１１ａで遅延時間（Ｔａ＋Ｔｂ）だけ遅延され、ＯＮ
している設定スイッチ１６ｂとインバータ１７を経て出
力遅延信号として出力端子１８へ出力される。この結
果、出力端子１８に出力される出力遅延信号の遅延時間
を、基準パルス信号ｃのパルス幅（スペック遅延時間
Ｔ）より小さく抑えることが可能になる。
【００６０】このように、遅延生成回路１０により、基
準パルス信号ｃに基づき生成された基準遅延信号の遅延
回路通過前および各遅延回路通過後それぞれにおける遅
延時間を検出し、検出結果に基づき遅延回路通過前およ
び各遅延回路通過後のいずれかから信号を出力させるこ
とで、遅延時間を所望の値に設定することができる。
【００６１】図３は、図１の基準パルス発生器１２の詳
細なブロック図である。図３において、基準パルス発生
器１２は、発振器１０１、遅延回路１０２、カウンタ１
０３、比較器１０４、レジスタ１０５、およびＳＲフリ
ップフロップ１０６から構成される。
【００６２】発振器１０１は、スペック遅延時間Ｔより
も十分短い周期のクロックｇを出力する発振器であり、
その出力ｇはカウンタ１０３に入力される。
【００６３】遅延回路１０２は、ＦＦリセット信号ＦＦ
ＲＥＳＥＴを遅延し、遅延リセット信号ｆを出力する。
遅延リセット信号ｆは、カウンタ１０３をリセットする
とともに、ＳＲフリップフロップ１０６をセットする。
【００６４】カウンタ１０３は、遅延リセット信号ｆに
よりカウント値ｈがリセットされ、発振器１０１から出
力されるクロックｇを計数する。計数したカウント値ｈ
は比較器１０４に入力される。
【００６５】比較器１０４は、カウンタ１０３のカウン
ト値ｈと、レジスタ１０５に設定された値とを比較す
る。これらの値が一致すると、比較器１０４は一致信号
ｉを出力し、ＳＲフリップフロップ１０６のリセット端
子に入力する。
【００６６】レジスタ１０５は、スペック遅延時間Ｔを
発振器１０１から出力されるクロックの１周期の時間で
除算した値が設定される。逆に言えば、レジスタ１０５
に設定する値を変えることで、スペック遅延時間Ｔを変
えることができる。
【００６７】ＳＲフリップフロップ１０６は、遅延回路
１０２の出力でセットされて“１”を出力し、比較器１
０４の出力でリセットされて“０”を出力する。ＳＲフ
リップフロップ１０６の出力は、基準パルス信号ｃとし
て使用され、“１”となっている期間は、スペック遅延
時間Ｔに相当する。
【００６８】図４は、図３に示す基準パルス発生器のタ
イミングチャートである。図４をもとに、図３に示す基
準パルス発生器の動作を説明する。ここでは、レジスタ
１０５に“６”が記憶されているとして説明する。
【００６９】時刻ｔ０で、ＦＦリセット信号ＦＦＲＥＳ
ＥＴが“０”になると（図４（ａ））、この信号が遅延
回路１０２で遅延され、遅延回路１０２は遅延リセット
信号ｆを出力する（図４（ｂ））。
【００７０】時刻ｔ１で、遅延リセット信号ｆが“１”
に立ち上がると（図４（ｂ））、ＳＲフリップフロップ
１０６がセットされ、基準パルス信号ｃを“１”にする
（図４（ｆ））。
【００７１】また、時刻ｔ１で、遅延リセット信号ｆが
“１”に立ち上がると（図４（ｂ））、カウンタ１０３
は初期化され、カウント値ｈを“０”にするとともに、
発振器１０１のクロックｇを計数し始める（図４
（ｄ））。カウンタ１０３は、クロックｇが“１”にな
る毎にカウント値ｈを１つインクリメントし、カウント
値ｈを“０”→“１”→“２”…とする。
【００７２】時刻ｔ２で、カウンタ１０３のカウント値
ｈは“６”になると、比較器１０４は、レジスタ１０５
の設定値“６”と一致したことを検出し、一致信号ｉを
出力する（図４（ｅ））。一致信号ｉが“１”になる
と、ＳＲフリップフロップ１０６をリセットし、その出
力である基準パルス信号ｃを“０”に立ち下げる（図４
（ｆ））。
【００７３】このように、温度や電源変動に依存しない
発振器１０１のクロックｇを計数することで、スペック
遅延時間Ｔを有する基準パルス信号ｃを生成することが
できる。
【００７４】［第２の実施の形態］以下、本発明の第１
の実施の形態について図面を参照して説明する。
【００７５】図５は、本発明の第２の実施の形態に係る
半導体装置の遅延生成回路を示すブロック図である。本
実施の形態では、内部回路より出力される信号が、基準
の信号に比べて所望の遅延時間（以下、スペック遅延時
間Ｔと記す）を下回らないようにする例を示す。第１の
実施の形態と同じブロックについては、同じ符号を付与
し、詳細な説明は省略する。
【００７６】図５に示すように、半導体装置に備えられ
た遅延生成回路２０は、予め組み込まれた３個の遅延回
路１１ａ，１１ｂ，１１ｃ、基準パルス発生器１２、フ
リップフロップ１３、４個のレジスタ１４ｅ，１４ｆ，
１４ｇ，１４ｈ、４個のセレクタ１５ｅ，１５ｆ，１５
ｇ、１５ｈ、４個の設定スイッチ１６ａ，１６ｂ，１６
ｃ，１６ｄ、モード切替スイッチ２３、およびＦＦリセ
ット発生器２４を有している。
【００７７】基準パルス発生器１２は、例えばリセット
期間中に２個の基準パルス信号ｊを出力する。２つの基
準パルス信号ｊのパルス間隔は、遅延回路１１で遅延す
べき最小遅延時間（スペック遅延時間Ｔ）に相当する。
【００７８】本実施の形態の基準パルス発生器１２は、
Ｍ逓倍器１１１、カウンタ１１２、比較器１１３，１１
５、レジスタ１１４，１１６、およびＯＲゲート１１７
から構成される。
【００７９】Ｍ逓倍器１１１は、ＭＰＵなどで発振した
内部クロックＩＣＫをＭ逓倍（Ｍは正の整数）したクロ
ックｇを生成するもので、ＰＬＬなどで構成される。こ
こで、クロックｇはスペック遅延時間Ｔよりも十分短い
周期を有する。Ｍ逓倍器１１１の出力ｇはカウンタ１１
２に入力される。
【００８０】カウンタ１１２は、ＦＦリセット信号ＦＦ
ＲＥＳＥＴによりカウント値がリセットされ、Ｍ逓倍器
１１１から出力されるクロックｇを計数する。計数した
カウント値ｈは比較器１１３，１１５に入力される。
【００８１】比較器１１３は、カウンタ１１２のカウン
ト値と、レジスタ１１４に設定された値とを比較する。
これらの値が一致すると、比較器１１３は一致信号ｌを
出力し、ＯＲゲート１１７に入力する。ＯＲゲート１１
７は、一致信号ｌをもとに第１の基準パルス信号ｊを出
力する。
【００８２】同様に、比較器１１５は、カウンタ１１２
のカウント値と、レジスタ１１６に設定された値とを比
較する。これらの値が一致すると、比較器１１５は一致
信号ｍを出力し、ＯＲゲート１１７に入力する。ＯＲゲ
ート１１７は、一致信号ｍをもとに第２の基準パルス信
号ｊを出力する。
【００８３】レジスタ１１４は、カウンタ１１２がリセ
ットされてから第１の基準パルス信号ｊを出力するまで
の時間を設定するためのものである。
【００８４】レジスタ１１６は、第１の基準パルス信号
ｊが出力されてから第２の基準パルス信号ｊを出力する
までの時間を設定するためのものである。第１の基準パ
ルス信号ｊと第２の基準パルス信号ｊとの時間差がスペ
ック遅延時間Ｔに相当する。レジスタ１１４，１１６に
設定する値を変えることで、スペック遅延時間Ｔを変え
ることができる。
【００８５】図６は、図５に示す基準パルス発生器のタ
イミングチャートである。図６をもとに、図５に示す基
準パルス発生器の動作を説明する。ここでは、レジスタ
１１４に“６”が、レジスタ１１６に“１１”が設定さ
れているとして説明する。
【００８６】時刻ｔ０で、ＦＦリセット信号ＦＦＲＥＳ
ＥＴが“０”になると（図６（ａ））、カウンタ１１２
は初期化され、カウント値ｈを“０”にするとともに、
Ｍ逓倍器１１１のクロックｇを計数し始める（図６
（ｂ），（ｃ））。カウンタ１１２は、クロックｇが
“１”になる毎にカウント値を１つインクリメントし、
カウント値ｈを“０”→“１”→“２”…とする。
【００８７】時刻ｔ１で、カウンタ１１２のカウント値
ｈが“６”になると、比較器１１３は、レジスタ１１４
の設定値“６”と一致したことを検出し、一致信号ｌを
出力する（図６（ｄ））。一致信号ｌはＯＲゲート１１
７に入力され、ＯＲゲート１１７はこれをもとに第１の
基準パルス信号ｊを出力する（図６（ｆ））。
【００８８】時刻ｔ２で、カウンタ１１２のカウント値
ｈが“１１”になると、比較器１１５は、レジスタ１１
６の設定値“１１”と一致したことを検出し、一致信号
ｍを出力する（図６（ｅ））。一致信号ｍはＯＲゲート
１１７に入力され、ＯＲゲート１１７はこれをもとに第
２の基準パルス信号ｊを出力する（図６（ｆ））。
【００８９】このように、温度や電源変動に依存しない
内部クロックＩＣＫをＭ逓倍器１１１でＭ逓倍し、その
出力クロックｇをカウンタ１１２で計数し、第１と第２
の基準パルス信号ｊを生成することで、第１と第２の基
準パルス信号ｊの時間差がスペック遅延時間Ｔとなる基
準パルス信号ｊを生成することができる。
【００９０】なお、比較器１１３とレジスタ１１４を使
用する代わりに、ＦＦリセット信号の立ち上がりでカウ
ンタ１１２を初期化するとともに、第１の基準パルスを
発生させるようにしてもよい。
【００９１】図５に戻って、４個のレジスタ１４ｅ，１
４ｆ，１４ｇ，１４ｈは、ＦＦ（フリップフロップ）か
らなり、遅延回路１１ａの通過前および各遅延回路１１
ａ，１１ｂ，１１ｃの通過後の基準遅延信号ｄ１，ｄ
２，ｄ３，ｄ４を、第１と第２の基準パルス信号ｊに同
期してそれぞれ記憶する。
【００９２】各レジスタ１４ｅ〜１４ｈに入力される各
基準遅延信号ｄ１，ｄ２，ｄ３，ｄ４は、第１の基準パ
ルス信号ｊの立ち上がりに比べて、それぞれ遅延時間Ｔ
ａ，Ｔａ＋Ｔｂ，Ｔａ＋Ｔｂ＋Ｔｃ，Ｔａ＋Ｔｂ＋Ｔｃ
＋Ｔｄを有している。各レジスタ１４ｅ〜１４ｈは、第
２の基準パルス信号ｊの立ち上がり時点と比較して、そ
れぞれの遅延時間Ｔａ，Ｔａ＋Ｔｂ，Ｔａ＋Ｔｂ＋Ｔ
ｃ，Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄが所定値以内か以上かを判
定し、判定情報ｂ１〜ｂ４を出力する。
【００９３】４個のセレクタ１５ｅ，１５ｆ，１５ｇ，
１５ｈは、ＮＡＮＤゲートからなる。各レジスタ１４
ｅ，１４ｆ，１４ｇ，１４ｈに記憶された判定信号ｂ１
〜ｂ４により、遅延回路１１ａ通過前および各遅延回路
１１ａ，１１ｂ，１１ｃ通過後のいずれかの信号を選択
して、４個の設定スイッチ１６ａ，１６ｂ，１６ｃ，１
６ｄのいずれか１つをＯＮさせ、それ以外をＯＦＦさせ
る。設定スイッチ１６ａ〜１６ｄはｐＭＯＳトランジス
タからなり、“１”のときＯＦＦし、“０”のときＯＮ
する。
【００９４】モード切替スイッチ２３は、ＦＦ１３に入
力する信号を通常動作時とセットアップ動作時とで切り
替えるものであり、２組の切替スイッチを有する。第１
のモード切替スイッチは、ＦＦ１３のデータ入力端子
を、通常動作時は内部回路（不図示）の出力ＳＧに接続
し、セットアップ動作時は電源Ｖｄｄに接続する。ここ
で、電源Ｖｄｄは第１の論理レベル“１”である。第２
のモード切替スイッチは、ＦＦ１３のクロック入力端子
を、通常動作時は内部クロック発生回路（不図示）の出
力ＩＣＫに接続し、セットアップ動作時は基準パルス発
生器１２の出力ｊに接続する。
【００９５】ＦＦ１３は、通常動作時、クロック端子に
入力される内部クロックＩＣＫの立ち上がりエッジに同
期して内部回路（不図示）の出力信号ＳＧを保持する。
セットアップ動作時には、ＦＦ１３は、第１と第２の基
準パルス信号ｊの立ち上がりエッジに同期して電源Ｖｄ
ｄのレベルを保持し、ＦＦ１３の出力端子Ｑより遅延時
間Ｔａを有する基準遅延信号ｄ１を出力する。この基準
遅延信号ｄ１は、遅延回路１１ａ、レジスタ１４ｅおよ
び設定スイッチ１６ａに入力される。ここで、遅延時間
Ｔａは、第１の基準パルス信号ｊの立ち上がり時点を基
準とした時間である。
【００９６】遅延回路１１ａは、入力された基準遅延信
号ｄ１を遅延時間Ｔｂだけさらに遅延し、遅延時間（Ｔ
ａ＋Ｔｂ）を有する基準遅延信号ｄ２を出力する。この
基準遅延信号ｄ２は、遅延回路１１ｂ、レジスタ１４ｆ
および設定スイッチ１６ｂに入力される。
【００９７】同様に、遅延回路１１ｂから出力された、
遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）を有する基準遅延信号ｄ
３は、遅延回路１１ｃ、レジスタ１４ｇおよび設定スイ
ッチ１６ｃに入力される。また、遅延回路１１ｃから出
力された、遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）を有す
る基準遅延信号ｄ４は、遅延回路１１ｄ、レジスタ１４
ｈおよび設定スイッチ１６ｄに入力される。
【００９８】レジスタ１４ｅは、リセット信号（ＦＦＲ
ＥＳＥＴ）により初期化され、基準遅延信号ｄ１を基準
パルス信号ｊの立ち上がりエッジで保持し、判定情報ｂ
１を出力する。同様に、レジスタ１４ｆは、リセット信
号（ＦＦＲＥＳＥＴ）により初期化され、基準遅延信号
ｄ２を基準パルス信号ｊの立ち上がりエッジで保持し、
判定情報ｂ２を出力する。レジスタ１４ｇは、リセット
信号（ＦＦＲＥＳＥＴ）により初期化され、基準遅延信
号ｄ３を基準パルス信号ｊの立ち上がりエッジで保持
し、判定情報ｂ３１を出力する。レジスタ１４ｈは、リ
セット信号（ＦＦＲＥＳＥＴ）により初期化され、基準
遅延信号ｄ４を基準パルス信号ｊの立ち上がりエッジで
保持し、判定情報ｂ４を出力する。
【００９９】セレクタ１５ｅは、判定情報ｂ１と反転さ
れた判定情報ｂ２とを否定論理積して、選択情報ｋ１を
出力する。同様に、セレクタ１５ｆは、判定情報ｂ２と
反転された判定情報ｂ３とを否定論理積して、選択情報
ｋ２を出力し、セレクタ１５ｇは、判定情報ｂ３と反転
された判定情報ｂ４とを否定論理積して、選択情報ｋ３
を出力し、セレクタ１５ｈは、モード信号ＭＯＤＥと反
転された判定情報ｂ１とを否定論理積を反転して、選択
情報ｋ４を出力する。なお、セットアップ動作中に出力
端子１８が変動してもよい場合には、セレクタ１５ｈを
取り除き、レジスタ１４ｅの出力を設定スイッチ１６ａ
のゲートに直接接続してもよい。
【０１００】設定スイッチ１６ａは、選択情報ｋ４がゲ
ートに入力され、基準遅延信号ｄ１を出力するか否かを
制御する。同様に、設定スイッチ１６ｂは、選択情報ｋ
１がゲートに入力され、基準遅延信号ｄ２を出力するか
否かを制御し、設定スイッチ１６ｃは、選択情報ｋ２が
ゲートに入力され、基準遅延信号ｄ３を出力するか否か
を制御し、設定スイッチ１６ｄは、選択情報ｋ３がゲー
トに入力され、基準遅延信号ｄ４を出力するか否かを制
御する。
【０１０１】セットアップ動作時に、選択情報ｋ１〜ｋ
４によりこれら各設定スイッチ１６ａ，１６ｂ，１６
ｃ，１６ｄのいずれか１つが選択され、各基準遅延信号
ｄ１，ｄ２，ｄ３，ｄ４の内のいずれか１つがインバー
タ１７に入力される。通常動作時には、内部回路の信号
ＳＧが各設定スイッチ１６ａ，１６ｂ，１６ｃ，１６ｄ
のいずれか１つを通してインバータ１７に入力され、そ
の出力は出力遅延信号として出力端子１８を介して外部
に出力される。
【０１０２】図７は、図５の遅延生成回路のタイミング
チャートである。図７に示すように、出力端子１８に出
力される出力遅延信号の遅延時間を、スペック遅延時間
Ｔ以上に抑えたいとする。
【０１０３】各レジスタ１４ｅ，１４ｆ，１４ｇ，１４
ｈに入力される基準パルス信号ｊの立ち上がりエッジ
は、ＦＦ１３に入力される基準パルス信号ｊの立ち上が
りエッジと同期しており、第１と第２の基準パルス信号
ｊのパルス間隔をスペック遅延時間Ｔになるようにす
る。第１と第２の基準パルス信号ｊは、基準パルス発生
器１２によって発生されるので、トランジスタの閾値、
ゲート長、電源電圧および動作温度等の各種条件に依存
することなく、所望のスペック遅延時間Ｔのパルス間隔
を持つことができる。
【０１０４】遅延生成回路２０は、例えばＭＰＵ等のリ
セット期間中、あるいは、ＭＰＵがセットアップ・コマ
ンドを出した期間中などにモード信号ＭＯＤＥが“０”
になると、以下の動作を行い、出力遅延信号の遅延時間
の調整を行うことができる。
【０１０５】時刻ｔ０で、ＭＰＵ等のリセット信号が出
力され、モード信号ＭＯＤＥが“０”になると（図７
（ａ））、モード切替スイッチ２３は、ＦＦ１３の入力
を切り替える。即ち、第１のモード切替スイッチは、Ｆ
Ｆ１３のデータ入力端子Ｄを電源Ｖｄｄに接続し、第２
のモード切替スイッチは、ＦＦ１３のクロック入力端子
Ｃを基準パルス発生器１２の出力に接続する。
【０１０６】また、モード信号ＭＯＤＥが“０”に立ち
下がると、ＦＦリセット発生器２４は、ＦＦリセット信
号ＦＦＲＥＳＥＴを“０”にする（図７（ｂ））。
【０１０７】ＦＦリセット信号ＦＦＲＥＳＥＴが“０”
に立ち下がると、各レジスタ１４ｅ，１４ｆ，１４ｇ，
１４ｈは初期化され、その出力である判定情報ｂ１〜ｂ
４を“０”とする（図７（ｈ）〜（ｋ））。この結果、
セレクタ１５ｅ〜１５ｈの出力である選択情報ｋ１〜ｋ
４は“１”になり（図７（ｌ）〜（ｍ））、設定スイッ
チ１６ａ〜１６ｄはＯＦＦする。
【０１０８】ＦＦリセット信号ＦＦＲＥＳＥＴが“０”
に立ち下がって数ｎｓ経過すると、ＦＦリセット信号Ｆ
ＦＲＥＳＥＴは再び“１”になる（図７（ｂ））。
【０１０９】時刻ｔ１で、基準パルス発生器１２は、Ｆ
Ｆリセット信号ＦＦＲＥＳＥＴが“１”になったことを
検出すると、第１の基準パルス信号ｊとして“１”を出
力する（図７（ｃ））。本実施の形態では、基準パルス
信号ｊのパルス幅は、スペック遅延時間Ｔに比べて十分
短く、ＦＦ１３や、レジスタ１４の保持動作に必要なパ
ルス幅を有していればよい。
【０１１０】第１の基準パルス信号ｊが“１”になる
と、ＦＦ１３は入力端子ＤがＶｄｄに接続されているの
で、第１の基準パルス信号ｊの立ち上がりに同期してＶ
ｄｄを取り込んで“１”を出力する（図７（ｄ））。こ
の出力は、第１の基準パルス信号ｊの立ち上がりから遅
延時間Ｔａだけ遅延して立ち上がる基準遅延信号ｄ１と
なる。基準遅延信号ｄ１は、各遅延回路１１ａ，１１
ｂ，１１ｃを通過して伝播されていく。
【０１１１】ここでは、第１と第２の基準パルス信号ｊ
のパルス間隔に比べて、遅延回路１１ｂを通過するまで
の時間が短く、遅延回路１１ｃを通過するまでの時間が
長いとする。即ち、基準遅延信号ｄ１の遅延時間Ｔａ
と、基準遅延信号ｄ２の遅延時間（Ｔａ＋Ｔｂ）とは、
所望の遅延時間Ｔより短く、基準遅延信号ｄ３の遅延時
間（Ｔａ＋Ｔｂ＋Ｔｃ）と、基準遅延信号ｄ４の遅延時
間（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）とは、所望の遅延時間Ｔ
より長い場合を例に説明する。
【０１１２】遅延回路１１ａに基準遅延信号ｄ１が入力
されてから遅延時間Ｔｂが経過すると、遅延回路１１ａ
は基準遅延信号ｄ２として“１”を出力する。ここで、
基準遅延信号ｄ２の立ち上がりは、第１の基準パルス信
号ｊの立ち上がりから遅延時間（Ｔａ＋Ｔｂ）だけ遅延
して立ち上がる。
【０１１３】なお、第１の基準パルス信号ｊは、レジス
タ１４ｅ〜１４ｈにも供給されるが、この時点では、基
準遅延信号ｄ１〜ｄ４は“０”であるので、これを取り
込んでも出力ｂ１〜ｂ４は“０”のままである。
【０１１４】時刻ｔ２で、第２の基準パルス信号ｊが
“１”になる（図７（ｃ））。第２の基準パルス信号ｊ
はＦＦ１３にも供給されるが、ＦＦ１３のデータ入力端
子Ｄは“１”のままであるので、その出力ｄ１も“１”
のままである。
【０１１５】各レジスタ１４ｅ，１４ｆ，１４ｇ，１４
ｈは、第２の基準パルス信号ｊの立ち上がりエッジで基
準遅延信号ｄ１，ｄ２，ｄ３，ｄ４を記憶する。時刻ｔ
２の時点では、基準遅延信号ｄ１，ｄ２は“１”、基準
遅延信号ｄ３，ｄ４は“０”であるので（図７（ｄ）〜
（ｇ））、各レジスタ１４ｅ，１４ｆ，１４ｇ，１４ｈ
は、それぞれ“１”，“１”，“０”，“０”を記憶す
る。この結果、各レジスタ１４ｅ，１４ｆ，１４ｇ，１
４ｈは、判定情報ｂ１，ｂ２，ｂ３，ｂ４として
“１”，“１”，“０”，“０”を出力する（図７
（ｈ）〜（ｋ））。
【０１１６】判定情報ｂ１〜ｂ４が確定すると、各セレ
クタ１５ｅ，１５ｆ，１５ｇ，１５ｈに判定情報ｂ１〜
ｂ４が入力される。
【０１１７】セレクタ１５ｅには、判定情報ｂ１＝
“１”と、判定情報ｂ２＝“１”を反転した“０”とが
入力され、否定論理積されるので、セレクタ１５ｅは選
択情報ｋ１として“１”を出力する（図７（ｍ））。
【０１１８】セレクタ１５ｆには、判定情報ｂ２＝
“１”と、判定情報ｂ３＝“０”を反転した“１”とが
入力され、否定論理積されるので、セレクタ１５ｆは選
択情報ｋ２として“０”を出力する（図７（ｌ））。
【０１１９】セレクタ１５ｇには、判定情報ｂ３＝
“０”と、判定情報ｂ４＝“０”を反転した“１”とが
入力され、否定論理積されるので、セレクタ１５ｇは選
択情報ｋ３として“１”を出力する（図７（ｍ））。
【０１２０】セレクタ１５ｈには、判定情報ｂ１＝
“１”を反転した“０”とモード信号ＭＯＤＥ＝“０”
が入力され、否定論理積されるので、セレクタ１５ｈは
選択情報ｋ４として“１”を出力する（図７（ｍ））。
【０１２１】各設定スイッチ１６ａ，１６ｂ，１６ｃ，
１６ｄには、選択情報ｋ１，ｋ２，ｋ３，ｋ４として
“１”，“１”，“０”，“１”が入力されるので、設
定スイッチ１６ｃがＯＮして、各設定スイッチ１６ａ，
１６ｂ，１６ｄはＯＦＦする。この結果、設定スイッチ
１６ｃは、遅延回路１１ａ通過後の基準遅延信号ｄ３を
選択するように設定される。
【０１２２】一方、時刻ｔ２よりしばらく経過し、遅延
回路１１ｂに基準遅延信号ｄ２が入力されてから遅延時
間Ｔｃが経過すると、遅延回路１１ｂは基準遅延信号ｄ
３として“１”を出力する（図７（ｆ））。ここで、基
準遅延信号ｄ３の立ち上がりは、第１の基準パルス信号
ｊの立ち上がりから遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）だけ
遅延して立ち上がり、遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）は
スペック遅延時間Ｔより長い。
【０１２３】同様にして、遅延回路１１ｃに基準遅延信
号ｄ３が入力されてから遅延時間Ｔｄが経過すると、遅
延回路１１ｃは基準遅延信号ｄ４として“１”を出力す
る（図７（ｇ））。ここで、基準遅延信号ｄ４の立ち上
がりは、基準パルス信号ｊの立ち上がりから遅延時間
（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）だけ遅延して立ち上がり、
遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ）はスペック遅延時
間Ｔより長い。
【０１２４】この結果、スペック遅延時間Ｔより遅延時
間が長くて、スペック遅延時間Ｔに一番近いのは、基準
遅延信号ｄ３であることがわかる。
【０１２５】時刻ｔ３で、モード信号ＭＯＤＥが“１”
になると（図７（ａ））、モード切替スイッチ２３は通
常動作モードに切り替わる。即ち、第１のモード切替ス
イッチは、ＦＦ１３のデータ入力端子を半導体装置の内
部回路（不図示）の出力ＳＧに接続し、第２のモード切
替スイッチは、ＦＦ１３のクロック入力端子を半導体装
置の内部クロック発生回路（不図示）の出力ＩＣＫに接
続する。
【０１２６】内部回路の出力ＳＧがＦＦ１３に入力さ
れ、内部クロックＩＣＫが立ち上がると、ＦＦ１３は内
部回路の出力ＳＧを保持する。この出力ＳＧは、遅延回
路１１ａ，１１ｂで遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）だけ
遅延され、ＯＮしている設定スイッチ１６ｃとインバー
タ１７を経て出力遅延信号として出力端子１８へ出力さ
れる。この結果、出力端子１８に出力される出力遅延信
号の遅延時間を、第１と第２の基準パルス信号ｊのパル
ス間隔（スペック遅延時間Ｔ）より大きくて、パルス間
隔に一番近い遅延時間に設定することが可能になる。
【０１２７】このように、遅延生成回路１０により、第
１と第２の基準パルス信号ｊに基づき生成された基準遅
延信号の遅延回路通過前および各遅延回路通過後それぞ
れにおける遅延時間を検出し、検出結果に基づき遅延回
路通過前および各遅延回路通過後のいずれかから信号を
出力させることで、遅延時間を所望の値に設定すること
ができる。
【０１２８】［第３の実施の形態］図８は、本発明の第
３の実施の形態に係る半導体装置の遅延生成回路を示す
ブロック図である。図８に示すように、半導体装置に備
えられた遅延生成回路３０は、４個のレジスタ１４ａ，
１４ｂ，１４ｃ，１４ｄに、出力端子１８に出力された
出力遅延信号を帰還させることで、負荷容量ＣＡＰを考
慮した遅延時間の設定ができるようにしたものである。
また、本実施の形態では、内部回路より出力される信号
が、基準の信号に比べて所望のスペック遅延時間Ｔを越
えないようにする例を示す。
【０１２９】図８に示すように、半導体装置に備えられ
た遅延生成回路３０は、予め組み込まれた３個の遅延回
路１１ａ，１１ｂ，１１ｃ、基準パルス発生器１２、フ
リップフロップ１３、４個のレジスタ１４ａ，１４ｂ，
１４ｃ，１４ｄ、４個のセレクタ１５ｉ，１５ｊ，１５
ｋ，１５ｌ、４個の設定スイッチ１６ａ，１６ｂ，１６
ｃ，１６ｄ、バッファ１７、負荷容量ＣＡＰを有する出
力端子１８、４個のＮＯＲゲート１９ａ，１９ｂ，１６
９，１９ｄ、４個のサンプリングスイッチ２１ａ，２１
ｂ，２１ｃ，２１ｄ、カウンタ２２、モード切替スイッ
チ２３、およびＦＦリセット発生器２４を有している。
第１の実施の形態と同じ箇所については、同じ符号を付
与し、詳細な説明は省略する。
【０１３０】本実施の形態の基準パルス発生器１２は、
レジスタ１４の数“４”に相当する基準パルス信号ｃを
発生し、１つの基準パルス信号ｃのパルス幅は、スペッ
ク遅延時間Ｔに相当する。
【０１３１】バッファ１７の入力は、設定スイッチ１６
ａ〜１６ｄのドレインに接続され、バッファ１７の出力
は、サンプリングスイッチ２１ａ〜２１ｄのソースに接
続される。
【０１３２】４個のレジスタ１４ａ，１４ｂ，１４ｃ，
１４ｄは、ＦＦ（フリップフロップ）からなり、各レジ
スタ１４ａ〜１４ｄの入力Ｄは、それぞれサンプリング
スイッチ２１ａ〜２１ｄのドレインと接続される。各レ
ジスタ１４ａ〜１４ｄは、基準パルス信号ｃの立ち下が
りエッジに同期して、サンプリングスイッチ２１ａ〜２
１ｄから出力される信号をそれぞれ記憶する。
【０１３３】カウンタ２２は、セットアップ動作モード
時、ＦＦリセット信号ＦＦＲＥＳＥＴで初期化され、カ
ウント値を“００００”にする。また、カウンタ２２
は、基準パルス信号ｃが“１”になる毎にカウント値を
インクリメントし、“０００１”→“００１０”→“０
１００”→“１０００”を順次出力する。ここで、最上
位ビットは端子（３）に相当し、最下位ビットは端子
（０）の出力に相当する。
【０１３４】なお、通常動作モード時には、カウンタ２
２は、“００００”を出力する。
【０１３５】ＮＯＲゲート１９ａ〜１９ｄの一方の入力
端子は、カウンタ２２の出力端子（０）〜（３）と接続
され、他方の入力端子は、それぞれセレクタ１５ｉ〜１
５ｋの出力とレジスタ１４ｄの出力と接続される。ＮＯ
Ｒゲート１９ａ〜１９ｄの出力は、設定スイッチ１６ａ
〜１６ｄのゲートと、サンプリングスイッチ２１ａ〜２
１ｄのゲートとにそれぞれ接続される。サンプリングス
イッチ２１ａ〜２１ｄは、ｐＭＯＳトランジスタで構成
され、ゲートが“０”のときＯＮし、“１”のときＯＦ
Ｆする。
【０１３６】通常動作モード時には、ＮＯＲゲート１９
ａ〜１９ｄは、セレクタ１５ｉ〜１５ｌの出力ｅ１〜ｅ
４を選択情報ｅ５〜ｅ８として出力する。
【０１３７】セットアップ動作モード時には、ＮＯＲゲ
ート１９ａ〜１９ｄはカウンタ２２の出力を、設定スイ
ッチ１６ａ〜１６ｄと、サンプリングスイッチ２１ａ〜
２１ｄに伝達する。例えば、カウンタ２２の出力が“０
００１”のとき、ＮＯＲゲート１９ａの出力ｅ５が
“０”になり、ＮＯＲゲート１９ｂ〜１９ｄの出力ｅ６
〜ｅ８は“１”になる。このため、設定スイッチ１６ａ
とサンプリングスイッチ２１ａがＯＮし、その他のスイ
ッチはＯＦＦする。よって、基準遅延信号ｄ１が、設定
スイッチ１６ａ、バッファ１７、サンプリングスイッチ
２１ａを経由して、レジスタ１４ａの入力Ｄに供給され
る。このとき、バッファ１７の出力には、出力端子１８
を介して配線などの負荷容量ＣＡＰが接続されているの
で、負荷容量ＣＡＰの影響を含めた遅延時間Ｔａをサン
プリングすることができる。
【０１３８】同様にして、カウンタ２２の出力が“００
１０”のときは、スイッチ１６ｂ，２１ｂがＯＮして、
基準遅延信号ｄ２がレジスタ１４ｂに入力され、カウン
タ２２の出力が“０１００”のときは、スイッチ１６
ｃ，２１ｃがＯＮして、基準遅延信号ｄ３がレジスタ１
４ｃに入力され、カウンタ２２の出力が“１０００”の
ときは、スイッチ１６ｄ，２１ｄがＯＮして、基準遅延
信号ｄ４がレジスタ１４ｄに入力される。
【０１３９】遅延回路１１ａの通過前および各遅延回路
１１ａ，１１ｂ，１１ｃの通過後の基準遅延信号ｄ１，
ｄ２，ｄ３，ｄ４は、設定スイッチ１６ａ〜１６ｄ、バ
ッファ１７、サンプリングスイッチ２１ａ〜２１ｄを経
由して、各レジスタ１４ａ〜１４ｄに入力される。従っ
て、各レジスタ１４ａ〜１４ｄに入力される各基準遅延
信号ｄ５，ｄ６，ｄ７，ｄ８は、基準パルス信号ｃの立
ち上がりに比べて、それぞれ遅延時間Ｔａ＋α，Ｔａ＋
Ｔｂ＋α，Ｔａ＋Ｔｂ＋Ｔｃ＋α，Ｔａ＋Ｔｂ＋Ｔｃ＋
Ｔｄ＋αを有している。ここで、αは、設定スイッチ１
６ａ〜１６ｄ、バッファ１７、サンプリングスイッチ２
１ａ〜２１ｄで生ずる遅延量である。
【０１４０】各レジスタ１４ａ〜１４ｄは、基準パルス
信号ｃの立ち下がり時点と比較して、それぞれの遅延時
間Ｔａ＋α，Ｔａ＋Ｔｂ＋α，Ｔａ＋Ｔｂ＋Ｔｃ＋α，
Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ＋αが所定値以内か以上かを判
定し、判定情報ｂ１〜ｂ４を出力する。本実施の形態で
は、基準パルス信号ｃの立ち下がりエッジで、レジスタ
１４の入力Ｄの信号を取り込むことで、各基準遅延信号
ｄ５〜ｄ８がスペック遅延時間Ｔまでに到達したか否か
を判定している。
【０１４１】４個のセレクタ１５ｉ〜１５ｌは、３個の
セレクタ１５ｉ〜１５ｋが３入力ＡＮＤゲート、セレク
タ１５ｌが２入力ＡＮＤゲートからなる。４個のセレク
タ１５ｉ〜１５ｌの各入力には、モード信号ＭＯＤＥが
入力される。セットアップ動作モード中は、モード信号
ＭＯＤＥが“０”であるので、セレクタ１５ｉ〜１５ｌ
の出力は“０”である。
【０１４２】通常動作モードで、モード信号ＭＯＤＥが
“１”になると、セレクタ１５ｉ〜１５ｌは、各レジス
タ１４ａ，１４ｂ，１４ｃ，１４ｄに記憶された判定信
号ｂ１〜ｂ４をもとに、遅延回路１１ａ通過前および各
遅延回路１１ａ，１１ｂ，１１ｃ通過後のいずれか１つ
の信号を選択する信号を出力する。セレクタ１５ｉ〜１
５ｌの出力は、何れか１つが“１”で、他は“０”とな
り、ＮＯＲゲート１９ａ〜１９ｄで反転され、４個の設
定スイッチ１６ａ，１６ｂ，１６ｃ，１６ｄのいずれか
１つをＯＮさせ、それ以外をＯＦＦさせる。
【０１４３】レジスタ１４ａは、リセット信号（ＦＦＲ
ＥＳＥＴ）により初期化され、本実施の形態では“１”
を出力する。また、レジスタ１４ａは、基準遅延信号ｄ
５を第１の基準パルス信号ｃの立ち下がりエッジで保持
し、判定情報ｂ１を出力する。ここで、基準遅延信号ｄ
５は、基準遅延信号ｄ１が設定スイッチ１６ａ、バッフ
ァ１７、サンプリングスイッチ２１ａを経由した後の信
号である。
【０１４４】同様に、レジスタ１４ｂは、リセット信号
（ＦＦＲＥＳＥＴ）により初期化され、基準遅延信号ｄ
６を第２の基準パルス信号ｃの立ち下がりエッジで保持
し、判定情報ｂ２を出力する。このとき、第２の基準パ
ルス信号ｃは、レジスタ１４ａ，１４ｃ，１４ｄにも供
給されるが、サンプリングスイッチ２１ａ，２１ｃ，２
１ｄがＯＦＦしているので、第２の基準パルス信号ｃが
立ち上がる前の状態をそのまま保持する。
【０１４５】同様に、レジスタ１４ｃは、リセット信号
（ＦＦＲＥＳＥＴ）により初期化され、基準遅延信号ｄ
７を第３の基準パルス信号ｃの立ち下がりエッジで保持
し、判定情報ｂ３を出力する。レジスタ１４ｄは、リセ
ット信号（ＦＦＲＥＳＥＴ）により初期化され、基準遅
延信号ｄ８を第４の基準パルス信号ｃの立ち下がりエッ
ジで保持し、判定情報ｂ４を出力する。
【０１４６】セレクタ１５ｉは、モード信号ＭＯＤＥと
判定情報ｂ１と反転された判定情報ｂ２とを論理積し
て、選択情報ｅ１を出力する。同様に、セレクタ１５ｊ
は、モード信号ＭＯＤＥと判定情報ｂ２と反転された判
定情報ｂ３とを論理積して、選択情報ｅ２を出力し、セ
レクタ１５ｋは、モード信号ＭＯＤＥと判定情報ｂ３と
反転された判定情報ｂ４とを論理積して、選択情報ｅ３
を出力し、セレクタ１５ｌは、モード信号ＭＯＤＥと判
定情報ｂ４を論理積して、選択情報ｅ４を出力する。
【０１４７】設定スイッチ１６ａは、選択情報ｅ５がゲ
ートに入力され、基準遅延信号ｄ１を出力するか否かを
制御する。同様に、設定スイッチ１６ｂは、選択情報ｅ
６がゲートに入力入力され、基準遅延信号ｄ２を出力す
るか否かを制御し、設定スイッチ１６ｃは、選択情報ｅ
７がゲートに入力され、基準遅延信号ｄ３を出力するか
否かを制御し、設定スイッチ１６ｄは、選択情報ｅ８が
ゲートに入力され、基準遅延信号ｄ４を出力するか否か
を制御する。
【０１４８】セットアップ動作モード時に、選択情報ｅ
５〜ｅ８によりこれら各設定スイッチ１６ａ〜１６ｄの
いずれか１つが選択され、各基準遅延信号ｄ１，ｄ２，
ｄ３，ｄ４の内のいずれか１つがインバータ１７に入力
される。インバータ１７の出力は、サンプリングスイッ
チ２１ａ〜２１ｄのいずれか１つを通して、レジスタ１
４ａ〜１４ｄに入力される。
【０１４９】通常動作モード時には、内部回路の信号Ｓ
Ｇは、ＦＦ１３または遅延回路１１と、各設定スイッチ
１６ａ，１６ｂ，１６ｃ，１６ｄのいずれか１つを通し
てインバータ１７に入力され、インバータ１７の出力は
出力遅延信号として出力端子１８を介して外部に出力さ
れる。
【０１５０】図９は、図８の遅延生成回路のタイミング
チャートである。図９に示すように、出力端子１８に出
力される出力遅延信号の遅延時間を、スペック遅延時間
Ｔ以内に抑えたい場合を例に説明する。
【０１５１】各レジスタ１４ａ，１４ｂ，１４ｃ，１４
ｄに入力される基準パルス信号ｃの立ち下がりエッジ
は、ＦＦ１３に入力される基準パルス信号ｃの立ち上が
りエッジと同期しており、このパルス幅をスペック遅延
時間Ｔになるようにする。この基準パルス信号ｃは、基
準パルス発生器１２によって発生されるので、トランジ
スタの閾値、ゲート長、電源電圧および動作温度等の各
種条件に依存することなく、所望のスペック遅延時間Ｔ
のパルス幅を持つことができる。
【０１５２】遅延生成回路３０は、例えばＭＰＵ等のリ
セット期間中、あるいは、ＭＰＵがセットアップ・コマ
ンドを出した期間中などにモード信号ＭＯＤＥが“０”
になると、以下の動作を行い、出力遅延信号の遅延時間
の調整を行うことができる。
【０１５３】時刻ｔ１０で、ＭＰＵ等のリセット信号が
出力され、モード信号ＭＯＤＥが“０”になると（図９
（ａ））、モード切替スイッチ２３は、ＦＦ１３の入力
を切り替える。即ち、第１のモード切替スイッチは、Ｆ
Ｆ１３のデータ入力端子を電源Ｖｄｄに接続し、第２の
モード切替スイッチは、ＦＦ１３のクロック入力端子Ｄ
を基準パルス発生器１２の出力ｃに接続する。
【０１５４】また、モード信号ＭＯＤＥが“０”に立ち
下がると、ＦＦリセット発生器２４は、ＦＦリセット信
号ＦＦＲＥＳＥＴを“０”にする（図９（ｂ））。
【０１５５】ＦＦリセット信号ＦＦＲＥＳＥＴが“０”
に立ち下がると、各レジスタ１４ａ，１４ｂ，１４ｃ，
１４ｄは初期化され、その出力である判定情報ｂ１〜ｂ
４を“１”とする（図９（ｉ）〜（ｌ））。また、カウ
ンタ２２も初期化され、“００００”を出力する。
【０１５６】時刻Ｔ１０では、モード信号ＭＯＤＥは
“０”であるので、セレクタ１５ｉ〜１５ｌの出力であ
る選択情報ｅ１〜ｅ４は“０”である（図９（ｍ）〜
（ｎ））。また、カウンタ２２の出力は“００００”で
あるので、設定スイッチ１６ａ〜１６ｄ、およびサンプ
リングスイッチ２１ａ〜２１ｄは全てＯＦＦする。
【０１５７】ＦＦリセット信号ＦＦＲＥＳＥＴが“０”
に立ち下がって数ｎｓ経過すると、ＦＦリセット信号Ｆ
ＦＲＥＳＥＴは再び“１”になる（図９（ｂ））。
【０１５８】時刻ｔ１１で、基準パルス発生器１２は、
ＦＦリセット信号ＦＦＲＥＳＥＴが“１”になったこと
を検出すると、第１の基準パルス信号ｃとして“１”を
出力する（図９（ｃ））。
【０１５９】第１の基準パルス信号ｃが“１”になる
と、ＦＦ１３は入力端子がＶｄｄに接続されているの
で、第１の基準パルス信号ｃの立ち上がりに同期して
“１”を出力する（図９（ｅ））。この出力は、第１の
基準パルス信号ｃの立ち上がりから遅延時間Ｔａだけ遅
延して立ち上がる基準遅延信号ｄ１となる。基準遅延信
号ｄ１は、各遅延回路１１ａ，１１ｂ，１１ｃを通過し
て伝播していく。
【０１６０】一方、カウンタ２２は、第１の基準パルス
信号ｃが“１”になると、カウント値を１つインクリメ
ントし、“０００１”を出力する（図９（ｄ））。カウ
ンタ２２の出力端子（０）が“１”になると、ＮＯＲゲ
ート１９ａの出力ｅ５が“０”になり（図９（ｎ））、
設定スイッチ１６ａとサンプリングスイッチ２１ａがＯ
Ｎする。また、ＮＯＲゲート１９ｂ〜１９ｄの出力ｅ６
〜ｅ８は“１”なので（図９（ｍ），（ｎ））、設定ス
イッチ１６ｂ〜１６ｄとサンプリングスイッチ２１ｂ〜
２１ｄはＯＦＦする。
【０１６１】遅延時間Ｔａを有する基準遅延信号ｄ１
は、設定スイッチ１６ａとバッファ１７とサンプリング
スイッチ２１ａを通して、レジスタ１４ａに基準遅延信
号ｄ５として入力される。基準遅延信号ｄ５は、設定ス
イッチ１６ａとバッファ１７とサンプリングスイッチ２
１ａを通過するので、この部分での遅延時間αが加算さ
れて、遅延時間（Ｔａ＋α）をもって立ち上がる。
【０１６２】時点ｔ１２で、第１の基準パルス信号ｃが
“０”になると（図９（ｃ））、レジスタ１４ａは、基
準遅延信号ｄ５を第１の基準パルス信号ｃの立ち下がり
に同期して取り込み、判定情報ｂ１として“１”を出力
する（図９（ｉ））。第１の基準パルス信号ｃは、レジ
スタ１４ｂ〜１４ｄにも供給されるが、サンプリングス
イッチ２１ｂ〜２１ｄはＯＦＦしているので、レジスタ
１４ｂ〜１４ｄの出力ｂ２〜ｂ４は変化しない（図９
（ｊ）〜（ｌ））。
【０１６３】また、第１の基準パルス信号ｃが“０”に
なると（図９（ｃ））、ＦＦ１３はリセットされ、ＦＦ
１３の出力である基準遅延信号ｄ１は“０”になり、各
遅延回路１１ａ，１１ｂ，１１ｃを通過して伝播してい
く。
【０１６４】時点ｔ１３で、第２の基準パルス信号ｃが
“１”になると、ＦＦ１３は、その入力端子がＶｄｄに
接続されているので、第２の基準パルス信号ｃの立ち上
がりに同期して“１”を出力する。この出力は遅延回路
１１ａに入力され、遅延回路１１ａは、基準遅延信号ｄ
１が入力されてから遅延時間Ｔｂが経過すると、基準遅
延信号ｄ２として“１”を出力する。基準遅延信号ｄ２
は、第２の基準パルス信号ｃの立ち上がりから遅延時間
（Ｔａ＋Ｔｂ）だけ遅延して立ち上がる。
【０１６５】カウンタ２２は、第２の基準パルス信号ｃ
が“１”になると、カウント値を１つインクリメント
し、“００１０”を出力する（図９（ｄ））。カウンタ
２２の出力端子（１）が“１”になると、ＮＯＲゲート
１９ｂの出力ｅ６が“０”になり（図９（ｎ））、設定
スイッチ１６ｂとサンプリングスイッチ２１ｂがＯＮす
る。また、ＮＯＲゲート１９ａ、１９ｃ，１９ｄの出力
ｅ５，ｅ７，ｅ８は“１”なので（図９（ｎ））、設定
スイッチ１６ａ，１６ｃ，１６ｄとサンプリングスイッ
チ２１ａ，２１ｃ，２１ｄはＯＦＦする。
【０１６６】遅延時間（Ｔａ＋Ｔｂ）を有する基準遅延
信号ｄ２は、設定スイッチ１６ｂとバッファ１７とサン
プリングスイッチ２１ｂを通して、レジスタ１４ｂに基
準遅延信号ｄ６として入力される。基準遅延信号ｄ６
は、設定スイッチ１６ｂとバッファ１７とサンプリング
スイッチ２１ｂを通過するので、この部分での遅延時間
αが加算されて、遅延時間（Ｔａ＋Ｔｂ＋α）をもって
立ち上がる。
【０１６７】ここでは、第１の基準パルス信号ｃのパル
ス幅、即ちスペック遅延時間Ｔに比べて、遅延回路１１
ｂを通過してバッファ１７から出力されるまでの時間が
短く、遅延回路１１ｃを通過してバッファ１７から出力
されるまでの時間が長いとする。即ち、基準遅延信号ｄ
５の遅延時間（Ｔａ＋α）と、基準遅延信号ｄ６の遅延
時間（Ｔａ＋Ｔｂ＋α）とは、スペック遅延時間Ｔより
短く、基準遅延信号ｄ７の遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ
＋α）と、基準遅延信号ｄ８の遅延時間（Ｔａ＋Ｔｂ＋
Ｔｃ＋Ｔｄ＋α）とは、スペック遅延時間Ｔより長い場
合を例に説明する。
【０１６８】時刻ｔ１４で、第２の基準パルス信号ｃが
“１”になってからスペック遅延時間Ｔが経過すると、
第２の基準パルス信号ｃは“０”に立ち下がる（図９
（ｃ））。
【０１６９】レジスタ１４ｂは、第２の基準パルス信号
ｃの立ち下がりエッジで基準遅延信号ｄ６を記憶する。
時刻ｔ１４の時点では、基準遅延信号ｄ６は“１”であ
るので（図９（ｆ））、レジスタ１４ｂは、判定情報ｂ
２として“１”を記憶する（図９（ｊ））。
【０１７０】時点ｔ１５で、第３の基準パルス信号ｃが
“１”になると、ＦＦ１３は、その入力端子がＶｄｄに
接続されているので、第３の基準パルス信号ｃの立ち上
がりに同期して“１”を出力する。この出力は遅延回路
１１ａを通過し、遅延回路１１ｂに入力され、遅延回路
１１ｂは、基準遅延信号ｄ１が入力されてから遅延時間
（Ｔｂ＋Ｔｃ）が経過すると、基準遅延信号ｄ３として
“１”を出力する。基準遅延信号ｄ３は、第３の基準パ
ルス信号ｃの立ち上がりから遅延時間（Ｔａ＋Ｔｂ＋Ｔ
ｃ）だけ遅延して立ち上がる。
【０１７１】カウンタ２２は、第３の基準パルス信号ｃ
が“１”になると、カウント値を１つインクリメント
し、“０１００”を出力する（図９（ｄ））。カウンタ
２２の出力端子（２）が“１”になると、ＮＯＲゲート
１９ｃの出力ｅ７が“０”になり（図９（ｎ））、設定
スイッチ１６ｃとサンプリングスイッチ２１ｃがＯＮす
る。また、ＮＯＲゲート１９ａ、１９ｂ，１９ｄの出力
ｅ５，ｅ６，ｅ８は“１”なので（図９（ｍ），
（ｎ））、設定スイッチ１６ａ，１６ｂ，１６ｄとサン
プリングスイッチ２１ａ，２１ｂ，２１ｄはＯＦＦす
る。
【０１７２】遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ）を有する基
準遅延信号ｄ３は、設定スイッチ１６ｃとバッファ１７
とサンプリングスイッチ２１ｃを通して、レジスタ１４
ｃに基準遅延信号ｄ７として入力される。基準遅延信号
ｄ７は、設定スイッチ１６ｃとバッファ１７とサンプリ
ングスイッチ２１ｃを通過するので、この部分での遅延
時間αが加算されて、遅延時間（Ｔａ＋Ｔｂ＋Ｔｃ＋
α）をもって立ち上がる。
【０１７３】時刻ｔ１６で、第３の基準パルス信号ｃが
“１”になってからスペック遅延時間Ｔが経過すると、
第３の基準パルス信号ｃは“０”に立ち下がる（図９
（ｃ））。
【０１７４】レジスタ１４ｃは、第３の基準パルス信号
ｃの立ち下がりエッジで基準遅延信号ｄ７を記憶する。
時刻ｔ１６の時点では、基準遅延信号ｄ７は、まだレジ
スタ１４ｃに到達していないので（図９（ｇ））、レジ
スタ１４ｃは、判定情報ｂ３として“０”を記憶する
（図９（ｋ））。
【０１７５】同様にして、時点ｔ１８で、レジスタ１４
ｄは、判定情報ｂ４として“０”を記憶する（図９
（ｌ））。
【０１７６】判定情報ｂ１〜ｂ４が確定すると、各セレ
クタ１５ｉ，１５ｊ，１５ｋ，１５ｌに判定情報ｂ１〜
ｂ４が入力される。
【０１７７】時点ｔ１９で、モード信号ＭＯＤＥが
“１”になり通常動作モードになると、カウンタ２２は
初期化され、“００００”を出力する。また、セレクタ
１５ｉ〜１５ｌの入力には、モード信号ＭＯＤＥとして
“１”が入力される。
【０１７８】セレクタ１５ｉには、判定情報ｂ１＝
“１”と、判定情報ｂ２＝“１”を反転した“０”とが
入力され、論理積されるので、セレクタ１５ｉは選択情
報ｅ１として“０”を出力する。このため、ＮＯＲゲー
ト１９ａの出力ｅ５は“１”になる（図９（ｎ））。
【０１７９】セレクタ１５ｊには、判定情報ｂ２＝
“１”と、判定情報ｂ３＝“０”を反転した“１”とが
入力され、論理積されるので、セレクタ１５ｊは選択情
報ｅ２として“１”を出力し、ＮＯＲゲート１９ｂの出
力ｅ６は“１”になる（図９（ｍ））。
【０１８０】セレクタ１５ｋには、判定情報ｂ３＝
“０”と、判定情報ｂ４＝“０”を反転した“１”とが
入力され、論理積されるので、セレクタ１５ｋは選択情
報ｅ３として“０”を出力し、ＮＯＲゲート１９ｃの出
力ｅ７は“１”になる（図９（ｎ））。
【０１８１】セレクタ１５ｌには、判定情報ｂ４＝
“０”が入力されるので、選択情報ｅ４は“０”にな
り、ＮＯＲゲート１９ｄの出力ｅ８は“１”になる（図
９（ｎ））。
【０１８２】各設定スイッチ１６ａ，１６ｂ，１６ｃ，
１６ｄには、選択情報ｅ５，ｅ６，ｅ７，ｅ８として
“１”，“０”，“１”，“１”が入力されるので、設
定スイッチ１６ｂがＯＮして、各設定スイッチ１６ａ，
１６ｃ，１６ｄはＯＦＦする。この結果、設定スイッチ
１６ｂは、遅延回路１１ａ通過後の基準遅延信号ｄ２を
選択するように設定される。
【０１８３】この結果、スペック遅延時間Ｔより遅延時
間が短くて、スペック遅延時間Ｔに一番近いのは、基準
遅延信号ｄ２であることがわかる。
【０１８４】また、時刻ｔ１９で、モード信号ＭＯＤＥ
が“１”になると（図９（ａ））、モード切替スイッチ
２３は通常動作モードに切り替わる。即ち、第１のモー
ド切替スイッチは、ＦＦ１３のデータ入力端子を半導体
装置の内部回路（不図示）の出力ＳＧに接続し、第２の
モード切替スイッチは、ＦＦ１３のクロック入力端子を
半導体装置の内部クロック発生回路（不図示）の出力Ｉ
ＣＫに接続する。
【０１８５】内部回路の出力ＳＧがＦＦ１３に入力さ
れ、内部クロックＩＣＫが立ち上がると、ＦＦ１３は内
部回路の出力ＳＧを保持する。この出力ＳＧは、遅延回
路１１ａで遅延時間（Ｔａ＋Ｔｂ）だけ遅延され、ＯＮ
している設定スイッチ１６ｂとインバータ１７を経て出
力遅延信号として出力端子１８へ出力される。この結
果、出力端子１８に出力される出力遅延信号の遅延時間
を、スペック遅延時間Ｔを越えないようにすることが可
能になる。
【０１８６】このように、遅延生成回路３０により、第
１〜第４の基準パルス信号ｃに基づき生成された基準遅
延信号の遅延回路通過前および各遅延回路通過後それぞ
れにおける遅延時間にバッファ１７や負荷容量ＣＡＰに
よる遅延時間αを加味した信号を検出し、検出結果に基
づき遅延回路通過前および各遅延回路通過後のいずれか
から信号を出力させることで、遅延時間を所望の値に設
定することができる。このため、出力端子１８に出力さ
れる出力遅延信号に、出力端子１８に付加された外部負
荷容量ＣＡＰを反映させることができる。
【０１８７】このように、本願発明に係る半導体装置
は、基準パルス信号ｃに基づき生成された基準遅延信号
の遅延回路通過前および各遅延回路通過後それぞれにお
ける遅延時間を検出し、検出結果に基づき遅延回路通過
前および各遅延回路通過後のいずれかから基準遅延信号
を出力させることができる。
【０１８８】従って、半導体装置を、高価なテスタを使
う遅延量の測定を行うことなく、実使用状態の環境に応
じた最適な遅延量に設定することができるので、出力の
タイミングが動作温度や動作電圧等によって変動するこ
とがない。また、機器に実装した段階で、配線や負荷に
見合った外部負荷容量を付加して遅延量を補正すること
ができるので、半導体装置の製造ばらつきが大きくても
所望のタイミングが得られる。また、製造ばらつき、動
作温度、動作電圧および半導体装置外容量等を考慮した
設計が不要になる。
【０１８９】また、トランジスタ特性の拡散ばらつきの
幅の許容量が広がり、製造歩留まりが向上するので、原
価低減が実現できる。また、遅延時間調整のための基準
パルスを基準パルス発生器で発生させるため、遅延時間
の選択が容易となり、且つ任意の遅延スペックにも容易
に対応することができる。また、タイミングの検査は穏
やかなものでよいので、高精度で高価なテスタを使わな
くてもよい。
【０１９０】更に、リセット期間中に、基準遅延信号の
遅延値を大きくしていく調整が可能なため、従来のよう
に設計時に最大遅延と最小遅延の両方が全条件下でスペ
ックを満足できるような調整が不要となり、設計段階に
おいては出力遅延信号の遅延時間の最小スペックだけ満
足するように注意を払えばよい。また、リセット期間中
に調整される遅延値は、出力端子に接続されている外部
負荷の影響も含めているので、半導体装置を実装した場
合の外部負荷に拘わらずスペックを満足することが可能
である。
【０１９１】このことは、外部バスの高速化によりバス
クロック周期が遅延の最大・最小の差と同等になりつつ
あり、遅延固定回路での全条件の満足が不可能である最
近の状況から、今後さらに困難となるのが避けられない
出力遅延の設計を容易にする。即ち、遅延の最大・最小
の差を広げることが可能になるため、歩留まりを低下さ
せることなく、動作温度を含むスペックを広げることが
可能になる。
【０１９２】第１〜第３の実施の形態では、３段の遅延
回路と４段のレジスタを例に説明したが、これらの段数
は必要に応じて適宜選定できる。また、設定スイッチや
サンプリングスイッチをトランジスタで構成した例を示
したが、トランスファゲートや論理ゲートなどで構成し
てもよい。
【０１９３】
【発明の効果】以上説明したように、本発明によれば、
基準パルス発生手段が第１と第２のタイミングの間隔が
所望の遅延時間である信号を生成し、遅延判定手段が第
１のタイミングにもとづき生成されて遅延回路を通過し
た基準遅延信号と第２のタイミングとを比較し、この判
定結果を基に、遅延設定手段が遅延回路を通過した複数
の基準遅延信号の１つを選択出力するので、半導体装置
を、高価なテスタを使う遅延量の測定を行うことなく、
実使用状態の環境に応じた最適な遅延量に設定すること
ができ、更に、リセット期間中に、基準遅延信号の遅延
値を大きくしていく調整が可能となり、設計段階におい
ては出力遅延信号の遅延時間の最小スペックだけ満足さ
せればよいことになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
遅延生成回路を示すブロック図である。
【図２】図１の遅延生成回路のタイミングチャートであ
る。
【図３】図１の基準パルス発生器のブロック図である。
【図４】図３に示す基準パルス発生器のタイミングチャ
ートである。
【図５】本発明の第２の実施の形態に係る半導体装置の
遅延生成回路を示すブロック図である。
【図６】図５に示す基準パルス発生器のタイミングチャ
ートである。
【図７】図５の遅延生成回路のタイミングチャートであ
る。
【図８】本発明の第３の実施の形態に係る半導体装置の
遅延生成回路を示すブロック図である。
【図９】図８の遅延生成回路のタイミングチャートであ
る。
【符号の説明】
１０，２０，３０ 遅延生成回路 １１ａ，１１ｂ，１１ｃ 遅延回路 １２ 基準パルス発生器 １３ フリップフロップ １４ａ，１４ｂ，１４ｃ，１４ｄ レジスタ １５ａ，１５ｂ，１５ｃ、１５ｄ セレクタ １６ａ，１６ｂ，１６ｃ，１６ｄ 設定スイッチ １７ インバータ １８ 出力端子 ２１ａ，２１ｂ，２１ｃ，２１ｄ サンプリングスイッ
チ ２２ カウンタ回路 ２３ モード切替スイッチ ２４ ＦＦリセット発生器 ＣＡＰ 外部負荷容量 Ｔ スペック遅延時間 Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ 遅延時間 ａ 入力信号 ｂ１，ｂ２，ｂ３，ｂ４ 判定情報 ｃ 基準パルス信号 ｄ１，ｄ２，ｄ３，ｄ４ 基準遅延信号 ｅ１，ｅ２，ｅ３，ｅ４ 選択情報
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢柴 康雄 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平８−330949（ＪＰ，Ａ) 特開 昭61−261918（ＪＰ，Ａ) 特開 平２−296410（ＪＰ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 通常動作モードとセットアップ動作モー
    ドのいずれかを選択するモード切替スイッチと、 複数の遅延回路が直列に接続され、前記遅延回路の一端
    に信号が入力され、前記遅延回路の各出力から遅延させ
    た信号を出力する遅延手段と、 前記モード切替スイッチがセットアップ動作モードを選
    択したときには、第１と第２のタイミングで変化し、前
    記 第１と第２のタイミングの間隔が所望の遅延時間であ
    る基準パルス信号を生成する基準パルス発生手段と、前記 第１のタイミングにもとづき生成された信号が前記
    遅延回路の一端に入力され、前記第２のタイミングで前
    記複数の遅延回路の出力を判定する遅延判定手段と、前記モード切替スイッチが通常動作モードを選択したと
    きには、前記遅延判定手段の判定結果出力に基づき、前
    記遅延回路からそれぞれ出力される複数の遅延させた信
    号のいずれか１つを選択することにより、前記遅延回路
    に入力された信号を所望の遅延時間だけ遅延させた信号
    を出力する 遅延設定手段とを備えたことを特徴とする半
    導体装置。
  2. 【請求項２】 前記基準パルス発生手段は、 クロック信号を発生する発振器と、 前記クロック信号を計数するカウンタと、 前記カウンタのカウント値が所望の値になったことを検
    出する比較器とからなることを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】 前記基準パルス発生手段は、 遅延設定動作を開始したときにセットされることで第１
    のタイミングを出力し、 前記比較器の検出信号でリセットされて第２のタイミン
    グを出力するセットリセット型フリップフロップを有す
    ることを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記基準パルス発生手段は、 遅延設定動作を開始する信号によってリセットされる前
    記カウンタと、 前記カウンタのカウント値が第１の値になったことを検
    出し、第１のタイミングで一致信号を出力する第１の比
    較器と、 前記カウンタのカウント値が第２の値になったことを検
    出し、第２のタイミングで一致信号を出力する第２の比
    較器とを有することを特徴とする請求項１に記載の半導
    体装置。
  5. 【請求項５】 前記遅延判定手段は、 データ入力に基準遅延信号が入力され、第２のタイミン
    グで前記基準遅延信号を取り込み保持する複数のデータ
    保持手段からなることを特徴とする請求項１に記載の半
    導体装置。
  6. 【請求項６】 前記データ保持手段は、 フリップフロップからなることを特徴とする請求項５に
    記載の半導体装置。
  7. 【請求項７】 前記遅延設定手段は、 所望の遅延時間に近い基準遅延信号を検出する遅延検出
    手段と、 遅延検出手段の出力に基づき、複数の基準遅延信号のい
    ずれか１つを選択して出力する設定スイッチとを備えた
    ことを特徴とする請求項１に記載の半導体装置。
  8. 【請求項８】 前記遅延検出手段は、 所望の遅延時間を越えない直近の基準遅延信号を選択す
    るようにしたことを特徴とする請求項７に記載の半導体
    装置。
  9. 【請求項９】 前記遅延検出手段は、 基準遅延信号が取り込まれて第１の論理レベルを出力す
    る第１の設定手段と、 基準遅延信号が取り込まれず第２の論理レベルを出力す
    る第２の設定手段と、 第１の設定手段の出力と反転された第２の設定手段の出
    力とを論理積する手段とを備えたことを特徴とする請求
    項８に記載の半導体装置。
  10. 【請求項１０】 前記遅延検出手段は、 所望の遅延時間を越えた直近の基準遅延信号を選択する
    ようにしたことを特徴とする請求項７に記載の半導体装
    置。
  11. 【請求項１１】 前記遅延検出手段は、 基準遅延信号が取り込まれて第１の論理レベルを出力す
    る第１の設定手段と、基準遅延信号が取り込まれず第２
    の論理レベルを出力する第２の設定手段と、 反転された第１の設定手段の出力と第２の設定手段の出
    力とを論理積する手段とを備えたことを特徴とする請求
    項１０に記載の半導体装置。
  12. 【請求項１２】 通常動作モードとセットアップ動作モ
    ードのいずれかを選択するモード切替スイッチと、 複数の遅延回路が直列に接続され、前記遅延回路の一端
    に信号が入力され、前記遅延回路の各出力から遅延させ
    た信号を出力する遅延手段と、 前記モード切替スイッチがセットアップ動作モードを選
    択したときには、前記遅延回路からそれぞれ出力される
    複数の遅延させた信号のいずれか１つを順次選択して出
    力端子より出力する 遅延設定手段と第１と第２のタイミ
    ングで変化し、前記第１と第２のタイミングの間隔が所
    望の遅延時間である基準パルス信号を生成する基準パル
    ス発生手段と、前記 第１のタイミングにもとづき生成された信号が前記
    遅延回路の一端に入力され、前記第２のタイミングで前
    記出力端子に供給された信号を判定する遅延判定手段
    と、前記モード切替スイッチが通常動作モードを選択したと
    きには、前記遅延判定手段から出力される遅延判定結果
    に基づき、前記遅延回路からそれぞれ出力される複数の
    遅延させた信号のいずれか１つを選択することにより、
    前記遅延回路に入力された信号を所望の遅延時間だけ遅
    延させた信号を出力する 遅延設定手段とを備えたことを
    特徴とする半導体装置。
  13. 【請求項１３】 前記基準パルス発生手段は、前記 基準パルス信号を、前記遅延回路の出力数と同じ回
    数生成することを特徴とする請求項１２に記載の半導体
    装置。
  14. 【請求項１４】 前記遅延判定手段は、 前記基準パルス発生手段の出力パルスを計数するカウン
    タと、 前記カウンタのカウント値に応じて基準遅延信号の１つ
    を選択して、出力端子と接続する設定スイッチと、 前記出力端子に伝達される信号を、前記カウンタのカウ
    ント値に応じて出力先を選択するサンプリングスイッチ
    と、 前記サンプリングスイッチの出力データを前記第２のタ
    イミングで保持するデータ保持手段とを備えたことを特
    徴とする請求項１２に記載の半導体装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172544B1 (en) * 1999-02-25 2001-01-09 Advantest Corp. Timing signal generation circuit for semiconductor test system
US6236833B1 (en) 1999-08-05 2001-05-22 Hughes Electronics Corporation Scalable switch matrix and demodulator bank architecture for a satellite uplink receiver
JP3815209B2 (ja) * 2000-11-20 2006-08-30 セイコーエプソン株式会社 クロック信号からのパルス信号の生成
JP2002162441A (ja) * 2000-11-22 2002-06-07 Nec Corp 半導体装置
JP2003023343A (ja) 2001-07-10 2003-01-24 Mitsubishi Electric Corp 遅延信号生成回路
JP4480341B2 (ja) * 2003-04-10 2010-06-16 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置
US7236034B2 (en) * 2004-07-27 2007-06-26 Texas Instruments Incorporated Self correcting scheme to match pull up and pull down devices
US6965520B1 (en) 2004-08-03 2005-11-15 Texas Instruments Incorporated Delay system for generating control signals in ferroelectric memory devices
KR101035581B1 (ko) 2004-12-30 2011-05-19 매그나칩 반도체 유한회사 다중 위상 클럭 출력용 지연동기루프
DE102005007652A1 (de) * 2005-02-19 2006-08-24 Infineon Technologies Ag DLL-Schaltung zum Bereitstellen eines Ausgangssignals mit einer gewünschten Phasenverschiebung
JP2007195066A (ja) * 2006-01-20 2007-08-02 Sony Corp 発振回路、電源回路、表示装置、および携帯端末
US20070210846A1 (en) * 2006-03-10 2007-09-13 Himax Technologies, Inc. Inverter gate delay line with delay adjustment circuit
CN101854161B (zh) * 2009-04-03 2012-06-27 晨星软件研发(深圳)有限公司 内存控制器中数据选通信号的校正电路及其校正方法
KR102540232B1 (ko) * 2017-12-21 2023-06-02 삼성전자주식회사 디지털 측정 회로 및 이를 이용한 메모리 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60219675A (ja) * 1984-04-13 1985-11-02 Sony Corp 時間軸変換回路
JPS60229521A (ja) * 1984-04-27 1985-11-14 Sony Tektronix Corp デジタル信号遅延回路
US4637018A (en) * 1984-08-29 1987-01-13 Burroughs Corporation Automatic signal delay adjustment method
JPS61261918A (ja) * 1985-05-16 1986-11-20 Japanese National Railways<Jnr> クロツクパルスの位相調整方法
US4755704A (en) * 1987-06-30 1988-07-05 Unisys Corporation Automatic clock de-skewing apparatus
JPH02296410A (ja) 1989-05-11 1990-12-07 Mitsubishi Electric Corp 遅延回路
US5022056A (en) * 1989-10-23 1991-06-04 National Semiconductor Corporation Method and structure for digital phase synchronization
US5287025A (en) * 1991-04-23 1994-02-15 Matsushita Electric Industrial Co., Ltd. Timing control circuit
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5459422A (en) * 1993-06-02 1995-10-17 Advanced Micro Devices, Inc. Edge selective delay circuit
US5570294A (en) * 1994-03-11 1996-10-29 Advanced Micro Devices Circuit configuration employing a compare unit for testing variably controlled delay units
JP2803596B2 (ja) * 1995-05-15 1998-09-24 日本電気株式会社 クロック位相調整回路
JP3169794B2 (ja) * 1995-05-26 2001-05-28 日本電気株式会社 遅延クロック生成回路
JPH09181580A (ja) 1995-12-25 1997-07-11 Advantest Corp 遅延回路
US5818890A (en) * 1996-09-24 1998-10-06 Motorola, Inc. Method for synchronizing signals and structures therefor
JP3319340B2 (ja) * 1997-05-30 2002-08-26 日本電気株式会社 半導体回路装置

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Publication number Publication date
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