KR19990077850A - 반도체 장치 - Google Patents

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Abstract

최적의 지연 시간을 얻을 수 있는 반도체 장치에 있어서, 복수의 지연 회로들은 복수의 기준 지연 신호를 생성하기 위하여 지연 회로들중 두개의 인접한 것들 간의 접속점을 통해서 서로 직렬로 접속되어 있다. 기준 지연 신호들중 하나는 실제의 조건에 관해 최적의 지연 시간으로서 결정된다. 그래서, 지연 시간은 반도체 장치에 있어 변경될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 출력 신호의 타이밍을 트리밍할 수 있는 반도체 장치에 관한 것이다.
MPU(Micro-Processing Unit) 또는 이에 접속된 로직 회로의 클럭 레이트는 갈수록 증가되고 있는 추세이다. 최근에는 100 내지 300MHz에서 동작하는 회로를 필요로 하고 있다. 이 경우, 3 내지 10 ns의 클럭 주기를 갖는 클럭을 생성하여야만 하고, MPU는 이 클럭에 기초하여 각 신호를 발생하게 된다. 더구나, 클럭 레이트는 계속 증가하게 될 것으로 예상되고 있다.
이 시점에서, 신호가 로직 게이트를 통과하면, 신호의 전송 속도, 즉 지연 시간은 여러 가지 변화에 좌우되게 된다. 이러한 변화는 로직 게이트에 포함되는 트랜지스터의 제조 공정 (즉, 트랜지스터의 성능을 결정하는 드레시홀드 전압 Vt 또는 게이트 길이의 변화), 구동 능력, 부하에 접속된 기생 용량, 동작 온도, 또는 동작 전압에 따라 좌우되는 것으로 보인다. 어쨋든, 지연 시간의 변화는 항상 소정의 범위 내에 있는 것은 아니다. 지연 시간이 변동되면, 반도체 장치는 데이타가 정확히 래치되지 않거나 로직 연산의 결과가 부정확하게 되기 때문에 정확하게 운용될 수가 없다.
한편, 반도체 장치로부터의 신호의 타이밍은 반도체 장치에 접속된 주변 장치에 관련하여 결정되는 소정의 범위 내에 있어야만 한다. 즉, 반도체 장치들(보드 상의 장치) 사이의 동작을 확실하게 하기 위해서, 반도체 장치로부터 다른 반도체 장치로 보내진 신호는 신호가 다른 반도체 장치에 의해 확실하게 수신될 수 있는 기간 동안 지속되어야 한다. 부가하여, 최소 지연 시간과 최대 지연 시간은 기준 신호에 관련하여 만족되어야만 한다.
신호가 상술한 지연 시간에 관련한 조건을 만족하지 않고, 반도체 장치로부터 출력된 신호의 변화가 기준 신호 보다 더 빠른 경우, 신호를 수신해야 하는 다른 반도체 장치는 그 신호를 페치할 수 없으며, 결과적으로 관련되는 신호 대신에 다음에 이어지는 신호를 수신한다. 반면에, 반도체 장치로부터 출력된 신호의 변화가 기준 신호 보다 더 늦은 경우에는, 다른 반도체 장치는 신호를 페치하거나 수신할 수 없지만 관련되는 신호 이전의 신호를 잘못 수신할 수 있다.
이 경우, 각 반도체는 출력 신호의 타이밍이 소정의 기간 내에 있는지에 대해서 제조자는 출하 이전에 검증해야 한다. 다수의 흠결 물품이 발생하는 것은 반도체 장치를 고가가 되게 하기 때문에 바람직하지 않다. 최근의 클럭 레이트의 상승은 제조 공정시 변화의 감소 비율을 능가하기 때문에, 선정된 최소 및 최대의 출력 지연 시간을 세워 놓기란 어렵다.
상술한 점을 고려하여 보면, 어느 변동 요인이 제조 공정 중에 발생하게 되어도, 반도체의 지연 시간을 소정의 범위 내에 있도록 반도체 장치를 설계하는 것이 중요하다. 예를 들어, 반도체 장치가 10MHz의 클럭으로 동작되면, 10ns의 변동이 클럭에서 발생하게 되어도 문제가 되지는 않는다. 이것은 클럭 주기가 100ns이기 때문이다.
한편, 100MHz의 클럭이 반도체 장치에 대해 사용될 때에는, 10ns의 지연 시간의 변동은 지연 시간이 10ns의 클럭 주기와 동일하기 때문에 바람직하지 않은 동작을 초래하게 된다.
이 문제를 해결하기 위해서, 예를 들어, 회로의 구성을 개선하여 지연 시간을 조절하는 반도체가 일본국 특허 공개 공보 H9-181580(즉, 181580/1997)에 개시되어 있다. 이 경우, 직렬 접속된 복수의 지연 게이트를 갖는 지연 회로가 반도체 장치에 결합되어 있으며, 각 지연 게이트 앞에는, 제어 신호에 따라 스위치되는 AND 게이트가 설치되어 있다. 이 구성에 의하면, 지연 회로가 시스템에 결합될 때 필요한 지연값을 측정하여 지연 게이트중 선택된 것을 외부 회로에 공급하고, 비사용된 지연 게이트가 검출될 때 펄스의 통과를 차단하도록 AND 게이트를 폐쇄한다.
그러나, 지연 회로는 반도체 장치의 외부에 테스터를 접속하여 지연 값을 측정해야 하기 때문에 이 지연 값을 측정하기 위한 값비싼 테스터를 구비해야만 한다. 또한, 반도체 장치 내의 레지스터는 측정에 기초하여 지연 시간을 조정하도록 설정되어야만 한다. 특히, 고속으로 동작하는 반도체 장치의 지연 시간을 측정할 필요가 있으면, 매우 값비싼 테스터를 사용해야만 한다.
더구나, 출하 이전에 검증을 실행하는 경우, 이러한 검증 공정의 부가로 인해 출하 공정이 복잡하게 되고, 그 결과 작업 시간이 길어진다. 이는 제품의 비용을 상승시키는 원인이 된다.
또한, 검증 환경에서 성취되는 검증 결과는, 실재 사용시에는 실재 온도와 소스 전압이 검증 환경의 것과 다른 경우가 있기 때문에, 실재 사용시 성취되는 결과와 항상 동일하지는 않다.
일반적인 검증 공정에서는, 정상 온도에서 소스 전압만을 변경하여 검증을 실행하여 검증 시간을 단축하고 있다. 서로 온도를 변경하여 검증을 실행할 때, 제품을 자동 온도 조절실 내와 외부에 두어야만 하거나 제품을 소정의 안정된 온도에 도달할 때 까지 자동 온도 조절실에 유지해야 하기 때문에 모든 제품을 검증하거나 체크하는 것은 실재 불가능하다.
지연 시간이 고온 및 고압 환경에서 측정되어 결정된 경우에도, 저온 및 저압 또는 고온 및 고압에 대한 보증이 제품에 대해 주어질 수가 없다. 따라서, 지연 시간은 좁은 범위 내에서 결정되어야만 하고, 이 좁은 범위는 제품의 수율을 감소시킨다.
반대로, 제품의 평가 기준을 완화하여 예를 들어, 사용 가능한 온도 범위 및 사용 가능한 소스 전압 범위를 좁히거나 수용 가능한 지연 시간을 넓혀서 수율을 개선하도록 한다면, 반도체 장치의 응용 및 사용 가능한 환경에 대한 제약이 필요하게 된다.
또한, 반도체 장치의 설정값을 반도체 장치가 종래의 방법대로 장치 내에 조립된 후의 지연 시간을 측정하여 변경되게 하면, 테스터의 프로브는 어떤 반도체 장치에는 접속될 수 없거나 프로브의 기생 용량으로 인해 지연 시간에 오차가 발생하게 된다.
따라서, 본 발명의 목적은 값비싼 테스터를 사용하여 지연값을 측정하지 않고도 실재 환경을 고려하여 최적의 지연값을 설정할 수 있는 반도체 장치를 제공하는 데에 있다.
상기 목적을 성취하기 위해서, 본 발명에 따른 지연 시간을 결정하는데 이용되는 반도체 장치는, 지연 회로들중 두개의 인접한 회로들간의 접속점들을 통해서 서로 직렬로 접속된 복수의 지연 회로; 지연 회로들중 두개의 인접한 회로들간의 접속점들로 부터 각각이 제공되는 복수의 기준 지연 신호중 하나를 선택하기 위한 선택 수단; 및 기준 지연 신호들중 선택된 신호에 근거해서 지연 시간을 선택적으로 결정하기 위한 결정 수단을 포함한다.
또한, 본 발명에 따르면, 서로 직렬로 접속된 복수의 지연 회로들의 접속점들로 부터 발생되는 복수의 기준 지연 신호들중 하나를 선택하므로써 지연 시간을 변경하는데 이용되는 반도체 장치는, 제1 및 제2 타이밍 신호들 사이에 있으며 선정된 지연 시간과 동일한 시간 간격으로 제1 타이밍 및 제2 타이밍에서 신호를 발생하기 위한 기준 펄스 발생 수단; 제1 타이밍에서 발생된 신호가 상기 지연 회로를 통해서 통과할 수 있도록 허용하므로써 발생되는 복수의 지연 신호를 제2 타이밍과 비교하기 위한 지연 비교 수단; 및 상기 지연 비교 수단에서의 비교 결과에 기초하여 기준 지연 신호들중 하나를 선택하고 기준 지연 신호들중 선택된 신호를 기준하여 지연 시간을 판정하기 위한 지연 설정 수단을 포함한다.
또한 본 발명에 따르면, 서로 직렬로 접속된 지연 회로들의 접속점들로 부터 각각이 제공되는 복수의 기준 지연 신호중 하나를 선택하므로써 지연 시간을 변화시키는데 이용되는 반도체 장치는, 선정된 시간 만큼 제1 타이밍과 제2 타이밍 사이에 놓여있는 간격으로 제1 타이밍과 제2 타이밍에서 신호를 발생하는 기준 펄스 발생 수단, 지연 회로의 출력과 제2 타이밍을 비교하기 위하여 제1 타이밍을 근거로 발생되는 신호를 상기 지연 회로에 제공하는 지연 판정 수단, 및 지연 판정 결과를 기초하여 상기 지연 회로를 통해서 통과하는 복수의 기준 지연 신호들중 하나를 선택하여 선택된 신호를 발생하는 지연 설정 수단을 구비한다.
또한, 본 발명에 따르면, 지연 시간을 선택하는데 이용되며 복수의 지연 회로가 미리 결합되어 있는 반도체 장치는, 기준 펄스 신호에 근거해서 발생된 기준 지연 신호가 지연 회로들 각각을 통해서 통과하기 전후에 기준 지연 신호들의 지연 시간을 검출하여 이 검출된 결과에 근거해서 기준 지연 신호들중 하나를 발생하는 지연 발생 수단을 포함한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 지연 발생 회로의 블럭도.
도 2는 도 1에서 나타낸 지연 발생 회로의 타이밍 챠트도.
도 3은 도 1에 나타낸 기준 펄스 발생기의 블럭도.
도 4는 도 3에서 나타낸 기준 펄스 발생기의 타이밍 챠트도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 지연 발생 회로의 블럭도.
도 6은 도 5에서 나타낸 기준 펄스 발생기의 블럭도.
도 7은 도 5에서 나타낸 지연 발생 회로의 타이밍 챠트도.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 지연 발생 회로의 블럭도.
도 9는 도 8에서 나타낸 지연 발생 회로의 타이밍 챠트도.
<도면의 주요 부분에 대한 간단한 설명>
10, 30 : 지연 발생 회로
11a, 11b, 11c : 지연 회로
12 : 기준 펄스 발생기
13 : 플핍 플롭
14a, 14b, 14c, 14d : 레지스터
15a, 15b, 15c, 15d : 선택기
16a, 16b, 16c, 16d : 설정 스위치
21a, 21c, 및 21d : 샘플링 스위치
23 : 모드 전환 스위치
24 : 플립 플롭 리세트 발생기
(본 발명의 제1 실시예)
이하, 본 발명의 제1 실시예에 대해서 첨부 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 지연 발생 회로의 블럭도를 나타낸다. 본 실시예에서는, 내부 회로로부터의 신호가 표준 신호와 비교하여 선정된 지연 시간(이하, 사양 지연 시간 T로 언급) 내에 있도록 조절된다.
도 1에서 나타낸 바와 같이, 반도체 장치에 공급된 지연 발생 회로(10)는 미리 결합되어 있는 세 개의 지연 회로(11a, 11b 및 11c), 기준 펄스 발생기(12), 플핍 플롭(13), 네개의 레지스터(14a, 14b, 14c, 14d), 네개의 선택기(15a, 15b, 15c, 15d), 네개의 설정 스위치(16a, 16b, 16c, 16d), 모드 전환 스위치(23), 및 플립 플롭 리세트 발생기(FFR; 24)를 포함한다.
본 실시예에서 지연 발생 회로(10)는 두 개의 모드, 즉 정상 동작 모드 및 셋업 동작 모드에서 동작 가능하다. 셋업 동작 모드에서, 지연 회로(11)는 세트되어, MPU가 리세트될 때 소정의 지연 시간을 부여하거나, MPU가 셋업 명령을 출력한다. 정상 동작 모드에서는, 내부 회로로부터의 신호가 세트되어 MPU의 리세트 기간과 셋업 동작 기간이 종료된 후 원하는 지연 시간을 부여하는 지연 회로(11)를 통해 출력 신호로서 공급된다.
지연 발생 회로(10)는 제1 및 제2 로직 레벨 중 하나를 갖는 모드 신호 MODE가 공급되는 입력 단자를 갖는다. 모드 신호 MODE는 모드 전환 스위치(23) 및 FF 리세트 발생기(24)에 전달된다. 여기에서, 지연 발생 회로(10)는 모드 신호 MODE가 제2 로직 레벨(이하, 값 "0"으로 표시)을 가지고 있을 때 셋업 동작을 실행하고, 모드 신호 MODE가 제1 로직 레벨(이하, 값 "1"으로 표시)을 가지고 있을 때 정상 동작을 실행한다.
플립 플롭 리세트 발생기(24)는 모드 신호 MODE가 "0"의 제2 로직 레벨을 가지는 소정의 기간 동안 플립 플롭 리세트 신호 FFRESET을 생성한다. 여기에서, 모드 신호 MODE는 "0"의 기간이 몇십 ms 동안 지속된 후에 "1"로 변경되는 한편 플립 플롭 리세트 신호 FFRESET는 "0"의 기간이 몇 ns 간 지속된 후에 "1"로 변경됨에 주의해야 한다.
세 개의 지연 회로(11a, 11b, 11c)는 서로 직렬로 연결된다. 지연 회로(11a, 11b, 11c)는 각각의 지연 시간을 연속적으로 가산한다. 셋업 동작시, 기준 펄스 발생기(12)로부터 공급된 기준 펄스가 지연회로(11a)의 입력 단자에 제공되고 각각의 지연 회로(11a, 11b, 11c)로부터 보내진 펄스의 타이밍이 체크된다. 정상 동작시에는, 내부 회로(비 도시)의 신호가 지연 회로(11a)의 입력 단자에 공급된다. 전술한 신호중 하나가 또는 지연 회로(11a, 11b, 11c)의 각각의 출력 신호가 선택적으로 외부 회로에 공급된다.
기준 펄스 발생기(12)는 예컨대 리세트 기간동안 기준 펄스 신호 c를 발생시킨다. 기준 펄스 신호 c의 펄스 폭은 지연 회로(11)에서 지연될 최대 지연 시간에 대응한다.
4개의 레지스터(14a, 14b, 14c, 14d) 각각은 플립 플롭으로 구성된다. 4개의 레지스터(14a, 14b, 14c, 14d)는 지연 신호 d1 내지 d4를 기준 펄스 신호 c의 하강 엣지와 동기적으로 기억하도록 동작한다. 여기서, 기준 지연 신호 d1는 지연회로(11a) 앞에 나타나는 반면 기준 지연 신호 d2 내지 d4는 지연회로(11a, 11b, 11c) 뒤에서 발생된다. 레지스터(14a, 14b, 14c, 14d)에 각각 공급되는 기준 지연 신호 d1, d2, d3, d4는 기준 펄스 신호 c의 상승 엣지와 비교하면 지연 시간 Ta, Tb, Tc, Td 만큼 각각 지연된다. 각각의 레지스터(14a 내지 14d)는 각각의 기준 지연 신호 d1 내지 d4를 기준 펄스 신호의 상승 엣지와 비교하여, 대응하는 지연 시간 Ta 내지 Td이 선정값 내에 있는지 여부를 판정하고 검출 신호 b1 내지 b4를 발생시킨다.
4개의 선택기(15a 내지 15d)중 3개의 선택기(15a, 15b, 15c)는 각각 NAND 게이트로 형성되는 반면 선택기(15d)는 인버터로 형성된다. 레지스터(14a, 14b, 14c, 14d)에 각각 기억된 검출 신호 b1, b2, b3, b4를 사용하여, 선택기(15a 내지 15d)는 지연회로(11a)를 통과하기 전에 나타나는 신호 또는 지연회로(11a, 11b, 11c)를 통과한 후에 나타나는 신호를 선택한다. 선택된 신호에 응답하여 4개의 설정 스위치(16a, 16b, 16c, 16d)중 하나가 턴온되고 다른 스위치들은 턴오프된다. 설정 스위치(16a 내지 16d)는 p-MOS 트랜지스터를 포함하며, 제1 논리 레벨 "1"에 응답하여 턴오프되고 제2 논리 레벨 "0"에 응답하여 턴온된다.
선택기(15a, 15b, 15c, 15d)는 기준 지연 신호를 검출할 수 있으며, 검출 신호 b1 내지 b4가 "1"에서 "0"으로 전이하는 타이밍을 검출함으로서 사양(spec)을 만족시키고 사양 지연 신호에 가장 근접하는 기준 지연 신호중 하나를 선택하는 역할을 한다. 그 결과, 사양을 만족시키는 지연 시간은 검출 결과를 기초로 설정 스위치중 하나를 턴온시켜 설정될 수 있다.
모드 전환 스위치(23)는 신호를 선택적으로 정상 동작 모드 또는 셋업 동작 모드에서 플립 플롭(13)으로 공급하는 역할을 한다. 도시된 모드 전환 스위치(23)는 2세트의 전환 스위치를 갖는다. 제1 전환 스위치는 플립 플롭(13)의 데이타 입력 단자를 정상 동작 모드시 내부 회로(비 도시)의 출력 단자 SG에 연결시키고 셋업 동작 모드시 전력원 전압 Vdd에 연결시킨다. 여기서 전력원 전압 Vdd은 제1 논리 레벨 "1"로 유지된다. 제2 전환 스위치는 클럭 입력 단자를 정상 동작 모드시 내부 회로(비 도시)의 출력 ICK에 연결시키고 셋업 동작 모드시 기준 펄스 발생기(12)의 출력 c에 연결시킨다.
클럭 단자에 공급되는 내부 클럭 ICK의 상승 엣지와 동기화된 플립 플롭(13)은 정상 동작 모드시 내부 회로(비 도시)의 출력 신호 SG를 홀드한다. 한편, 셋업 동작 모드시 기준 펄스 신호 c의 상승 엣지와 동기화된 플립 플롭(13)은 전력원 전압 Vdd의 레벨을 홀드하며 지연 시간 Ta을 갖고 플립 플롭(13)의 출력 단자로부터 공급되는 기준 지연 신호 d1를 출력한다. 이 기준 지연 신호 d1는 지연 회로(11a), 레지스터(14a), 설정 스위치(16a)로 전달된다. 지연회로(11a)는 수신된 기준 지연 신호 d1를 지연 시간 Tb만큼 더 지연시켜 지연 시간 Ta + Tb을 갖는 기준 지연 신호 d2를 출력한다. 기준 지연 신호 d2는 지연회로(11b), 레지스터(14b), 설정 스위치(16b)로 전달된다.
유사하게, 기준 지연 신호 d3는 지연 시간 Ta + Tb + Tc을 가지며 지연 회로(11b)로부터 지연 회로(11c), 레지스터(14c), 설정 스위치(16c)로 전달된다. 또한, 지연 시간 Ta + Tb + Tc + Td을 가지며 지연회로(11c)로부터 공급되는 기준 지연 신호 d4는 지연회로(11d), 레지스터(14d), 설정 스위치(16d)로 전달된다.
레지스터(14a)는 리세트 신호(FFRESET)에 의해 초기 상태로 들어가 기준 펄스 신호 c의 하강 엣지에서 지연 신호 d1를 홀드하고 검출 신호 b1를 출력한다. 유사하게, 레지스터(14b)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 c의 하강 엣지에서 지연 신호 d2를 홀드하고 검출 신호 b2를 출력한다. 레지스터(14c)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 c의 하강 엣지에서 지연 신호 d3를 홀드하고 검출 신호 b3를 출력한다. 레지스터(14d)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 c의 하강 엣지에서 지연 신호 d4를 홀드하고 검출 신호 b4를 출력한다.
선택기(15a)는 검출 신호 b1와 검출 신호 b2의 반전 신호간에 NAND 연산을 실행하여 선택 신호 e1를 출력한다. 유사하게, 선택기(15b)는 검출 신호 b2와 반전된 검출 신호 b3간에 NAND 연산을 실행하여 선택 신호 e2를 출력한다. 또한, 선택기(15c)는 검출 신호 b3와 반전된 검출 신호 b4간에 NAND 연산을 실행하여 선택 신호 e3를 출력한다. 선택기(15d)는 검출 신호 b4를 반전시켜 선택 신호 e4를 출력한다.
설정 스위치(16a)는 선택 신호 e1가 공급되는 게이트를 가지며 기준 지연 신호 d1의 생성 여부를 제어한다. 유사하게, 설정 스위치(16b)는 선택 신호 e2가 제공되는 게이트를 가지며 기준 지연 신호 d2의 생성 여부를 제어한다. 유사하게, 설정 스위치(16c)는 게이트에 제공된 선택 신호 e3에 응답하여 기준 지연 신호 d3의 생성을 제어한다. 설정 스위치(16d)는 게이트에 제공된 기준 지연 신호 d4에 응답하여 선택 신호 e4의 생성을 제어한다.
셋업 동작 모드에서, 설정 스위치(16a, 16b, 16c, 16d)중 하나가 선택 신호 e1 내지 e4에 근거하여 선택되며 기준 지연 신호 d1, d2, d3, d4중 하나가 인버터(17)에 공급된다. 정상 동작 모드에서, 내부 회로의 신호 SG는 설정 스위치(16a, 16b, 16c, 16d)중 하나를 통해 인버터(17)로 공급되고 스위치의 출력은 출력 단자(18)을 통해 외부로 출력 지연 신호로서 공급된다.
도 2는 도 1에 도시된 지연 발생 회로의 타이밍도를 도시한다. 도 2에서는 지연회로의 지연 시간이 사양 지연 시간 T내로 제한된 경우에 관해 설명하겠다.
각각의 레지스터(14a, 14b, 14c, 14d)에 공급되는 기준 펄스 신호 c의 하강 엣지는 플립 플롭(13)에 공급되는 기준 펄스 신호 c의 상승 엣지와 동기화되며 그 펄스 폭은 사양 지연 시간 T과 같다. 기준 펄스 신호 c는 기준 펄스 발생기(12)에 의해 발생되기 때문에 트랜지스터의 드래스홀드, 게이트 길이, 전력 공급원의 전압, 동작 온도와 같은 조건에 상관없이 원하는 사양 지연 시간 T을 갖는 펄스 폭을 갖는다.
지연 발생 회로(10)는 예컨대 MPU가 리세트되거나 MPU 출력이 셋업 명령을 출력하는 동안 모드 신호 MODE가 "0"이 되는 경우 다음과 같은 동작으로 출력 지연 신호의 지연 시간을 조정할 수 있다.
MPU가 리세트 신호를 출력하고 모드 신호 MODE가 시간 t0에서 "0"이 되는 경우(도 2에서 (a)), 모드 전환 스위치(23)는 플립 플롭(13)의 입력을 스위칭한다. 말하자면, 제1 모드 전환 스위치는 플립 플롭(13)의 입력 단자를 전력원 Vdd에 연결시키고 제2 모드 전환 스위치는 플립 플롭(13)의 클럭 단자를 기준 펄스 발생기(12)의 출력에 연결시킨다.
또한, 모드 신호 MODE가 "0"으로 떨어지는 경우 플립 플롭 리세트 발생기(24)는 플립 플롭 리세트 신호 FFRESET를 "0"으로 만든다(도 2에서 (b)).
플립 플롭 리세트 신호 FFRESET가 "0"으로 떨어지는 경우 레지스터(14a, 14b, 14c, 14d)는 초기화되며 검출 신호 b1 내지 b4를 "0"으로 설정한다(도 2에서 (h) 내지 (k)). 그 결과, 선택기(15a 내지 15d)로부터 각각 출력되는 선택 신호 e1 내지 e4는 값 "1"을 갖는다((도 2에서 (l) 내지 (m)). 그러므로, 설정 스위치(16a 내지 16d)는 턴오프된다.
플립 플롭 리세트 신호 FFRESET는 "0"으로 떨어진 후 수 나노초가 경과하면 다시 "1"로 설정된다(도 2에서 (b)).
플립 플롭 신호 FFRESET가 시간 t1에서 "1"로 간다는 것을 기준 펄스 발생기(12)가 검출하는 경우, "1"이 기준 펄스 신호 c로 생성된다((도 2에서 (c)).
기준 펄스 신호 c가 "1"로 되면, 플립 플롭(13)의 입력 단자가 Vdd에 연결되어 있기 때문에 플립 플롭(13)은 기준 펄스 신호 c의 상승 엣지와 동기적으로 "1"을 출력한다(도 2에서 (d)). 기준 펄스 신호 c의 상승시로부터 지연 시간만큼 지연된 타이밍에서 상승하는 기준 지연 신호 d1가 출력된다. 기준 지연 신호 d1는 지연 회로(11a, 11b, 11c)를 통해 전파된다.
지연 회로(11b)를 통과하는 시간은 기준 펄스 신호 c의 펄스 폭보다 짧고 지연 회로(11c)를 통과하는 시간은 기준 펄스 신호 c의 펄스 폭보다 길다고 추정된다. 말하자면, 기준 지연 신호 d1의 지연 시간 Ta과 기준 지연 신호 d2의 지연 시간 (Ta + Tb)은 원하는 지연 시간 T보다 짧고 기준 지연 신호 d3의 지연 시간 Ta + Tb + Tc과 기준 지연 신호 d4의 지연 시간 Ta + Tb + Tc + Td은 원하는 지연 시간 T보다 길다. 이를 고려하여 이하 실시예를 설명하겠다.
지연 회로(11a)는 기준 지연 신호 d1가 지연 회로(11a)에 공급된 후 지연 시간 Tb이 경과하면 기준 지연 신호 d2로 "1"을 출력한다. 여기서, 기준 지연 신호 d2의 상승은 기준 지연 신호 c의 상승과 비교하면 지연 시간 Ta + Tb만큼 지연된다.
기준 펄스 신호 c가 "1"로된 후 시간 t2에서 원하는 지연 시간, 즉 사양 지연 시간 T이 경과하면, 기준 펄스 신호 c는 "0"으로 된다(도 2에서 (c)).
각각의 레지스터(14a, 14b, 14c, 14d)는 기준 펄스 신호 c의 하강 엣지에서 기준 지연 신호 d1, d2, d3, d4를 각각 기억한다. 시간 t2에서, 각각의 레지스터(14a, 14b, 14c, 14d)는 기준 지연 신호 d1 및 d2가 값 "1"을 갖고 기준 지연 신호 d3 및 d4가 값 "0"을 가지므로 각각 "1", "1", "0", "0"을 기억한다(도 2에서 (d) 내지 (g)). 그 결과 각각의 레지스터(14a, 14b, 14c, 14d)는 검출 신호 b1, b2, b3, b4로서 값 "1", "1", "0", "0"을 각각 출력한다(도 2에서 (h) 내지 (k)).
검출 신호 b1 내지 b4가 결정되면, 검출 신호 b1 내지 b4는 선택기(15a 내지 15d)에 각각 공급된다.
선택기(15a)가 검출 신호 b1 (= "1")와 검출 신호 b2 (= "1")의 반전값 (= "0")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15a)는 선택 신호 e1로 값 "1"을 출력한다(도 2에서 (m)).
선택기(15b)가 검출 신호 b2 (= "1")와 검출 신호 b3 (= "0")의 반전값 (= "1")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15b)는 선택 신호 e2로 값 "0"을 출력한다(도 2에서 (l)).
선택기(15c)가 검출 신호 b3 (= "0")와 검출 신호 b4 (= "0")의 반전값 (= "1")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15c)는 선택 신호 e3로 값 "1"을 출력한다(도 2에서 (m)).
선택기(15d)가 검출 신호 b4 (= "0")를 수신하고 그 값이 반전되므로, 선택기(15d)는 선택 신호 e4로 값 "1"을 출력한다(도 2에서 (m)).
설정 스위치(16a, 16b, 16c, 16d)는 각각 선택 신호 e1 (= "1"), e2 (= "0"), e3 (= "1"), e4 (= "1")를 수신하므로, 설정 스위치(16b)는 턴온되고 설정 스위치(16a, 16c, 16d)는 턴오프된다. 그 결과, 설정 스위치(16b)는 지연 회로(11a)를 통과하는 기준 지연 신호 d2를 선택하도록 설정된다.
한편, 시간 t2 이후 짧은 시간이 경과한 때, 즉 기준 지연 신호 d2가 지연 회로(11b)에 공급된 후 지연 시간 Tc이 경과한 때에, 지연 회로(11b)는 기준 지연 신호 d3로 "1"을 출력한다(도 2에서 (f)). 여기서 기준 지연 신호 d3의 상승 엣지는 기준 펄스 신호 c의 상승 엣지에 비해 지연 시간 Ta + Tb + Tc 만큼 지연된다.
유사하게, 기준 지연 신호 d3가 지연 회로(11c)에 공급된 후 지연 시간 Td이 경과한 때에, 지연 회로(11c)는 기준 지연 신호 d4로 "1"을 출력한다(도 2에서 (g)). 여기서 기준 지연 신호 d4의 상승 엣지는 기준 펄스 신호 c의 상승 엣지에 비해 지연 시간 Ta + Tb + Tc + Td 만큼 지연된다. 지연 시간 Ta + Tb + Tc + Td도 사양 지연 시간 T 보다 길다.
결론적으로, 사양 지연 시간 T보다 짧은 지연 시간을 갖고 사양 지연 시간 T에 가장 근접하는 신호는 기준 지연 신호 d2인 것을 알 수 있다.
모드 신호 MODE가 시간 t3에서 "1"로 되면(도 2에서 (a)), 모드 전환 스위치(23)는 정상 동작 모드로 스위칭된다. 말하자면, 제1 모드 전환 스위치가 플립 플롭(13)의 데이타 입력 단자를 반도체 장치의 내부 회로(비 도시)의 출력 SG에 연결시킨다. 제2 모드 전환 스위치는 플립 플롭(13)의 클럭 입력 단자를 반도체 장치의 내부 클럭 발생회로(비 도시)의 출력 ICK에 연결시킨다.
내부 회로의 출력 SG이 플립 플롭(13)에 공급되고 내부 클럭 ICK이 상승하면, 플립 플롭(13)은 내부 회로의 출력 SG을 홀드한다. 출력 SG은 지연 회로(11a)에서 지연 시간 (Ta + Tb)만큼 지연되며, 턴온되는 설정 스위치(16b)를 통해 출력 지연 신호로 출력 단자(18)에 공급되고 인버터(17)에 공급된다. 그 결과, 출력 단자(18)에 공급되는 출력 지연 신호의 지연 시간을 기준 펄스 신호 c의 펄스 폭(사양 지연 시간 T)에 비해 짧게할 수 있다.
전술한 바와 같이, 지연 발생회로(10)에 의해 기준 펄스 신호 c로부터 발생된 기준 지연 신호가 지연 회로를 통과하기 전에 측정된 지연 시간과 기준 지연 신호가 지연 회로를 통과한 후에 측정된 지연 시간을 모두 검출하고, 판정 결과를 기초로 기준 지연 신호가 지연 회로를 통과하기 전에 나타나는 신호나 기준 지연 신호가 지연 회로를 통과한 후에 나타나는 신호중 하나를 출력함으로서, 지연 시간을 원하는 값으로 설정하는 것이 가능하다.
도 3은 도 1에 도시된 기준 펄스 발생기(12)를 더 상세히 도시한 블록도이다. 도 3에서, 기준 펄스 발생기(12)는 발진기(101), 지연회로(102), 카운터(103), 비교기(104), 레지스터(105), SR 플립 플롭(106)을 포함한다.
발진기(101)는 사양 지연 시간 T보다 상당히 짧은 클럭 주기를 갖는 클럭 g을 발생시킨다. 클럭 g은 출력 신호로 카운터(103)에 공급된다.
지연회로(102)는 플립 플롭 리세트 신호 FFRESET를 지연시켜 지연된 리세트 신호 f를 출력한다. 지연된 리세트 신호 f는 SR 플립 플롭(106)을 세트 상태로 만들고 카운터(103)를 리세트시킨다.
카운터(103)는 지연된 리세트 신호 f에 응답하여 자신의 카운트 값을 리세트한 다음 발진기(101)의 클럭 g을 카운트한다. 카운트 값은 비교기(104)에 공급된다.
비교기(104)는 카운터(103)의 카운트 값을 레지스터(105)에 기억된 값과 비교한다. 값이 서로 일치하면 비교기(104)는 일치 신호 i를 출력하고 그 것을 SR 플립 플롭(106)의 리세트 터미널에 공급한다.
레지스터(105)에는 값이 설정되는데, 그 값은 사양 지연 시간 T을 발진기(101)의 클럭의 사이클 시간으로 나누어 계산한 것이다. 반대로, 레지스터(105)에 공급된 값을 바꾸어 사양 지연 시간을 변경할 수도 있다.
SR 플립 플롭(106)은 지연회로(102)의 출력에 의해 세트되어 값 "1"을 출력하고, 비교기(104)의 리세트에 의해 세트되어 값 "0"을 출력한다. SR 플립 플롭(106)의 출력은 기준 펄스 신호 c로 사용된다. 출력이 "1" 값을 보이는 기간은 사양 지연 시간 T과 대응한다.
도 4는 도 3에 도시된 기준 펄스 발생기의 타이밍도를 도시한다. 도 3에 도시된 기준 펄스 발생기의 동작에 관하여 도 4를 참고하여 설명한다. 여기서는 레지스터(105)에 값 "6"이 기억되었다고 가정한다.
플립 플롭 리세트 신호 FFRESET가 시간 t0에서 "0"이 되면(도 4에서 (a)), 신호가 지연회로(102)에서 지연되고 지연회로(102)는 지연된 리세트 신호 f를 출력한다(도 4에서 (b)).
지연된 리세트 신호 f가 시간 t1에서 "1"로 상승하면(도 4에서 (b)), SR 플립 플롭(106)은 세트되고 기준 펄스 신호 c는 값 "1"을 갖는다(도 4에서 (f)).
지연된 리세트 신호 f가 시간 t1에서 "1"로 상승하면(도 4에서 (b)), 카운터(103)는 카운트 값을 "0"으로 세트하도록 초기화되고 발진기(101)의 클럭 g을 카운트하기 시작한다(도 4에서 (b)). 카운터(103)는 클럭 g이 "1" 값을 가질때마다 증가하며, 결국 카운트 값 h은 "0"에서 "1", "1"에서 "2" 등과 같이 1씩 증가한다.
카운터(103)의 카운트 값 h이 t2에서 값 "6"을 가지면, 비교기(104)는 카운트 값이 레지스터(105)의 값("6")과 일치하는 것을 검출하고 일치 신호 i를 출력한다(도 4에서 (e)). 일치 신호가 "1" 값을 가지면, SR 플립 플롭(106)이 리세트되고 SR 플립 플롭(106)의 출력인 기준 펄스 신호 c는 "0"이 된다(도 4에서 (f)).
전술한 바와 같이, 발진기(101)에 의해 발생되며 온도나 전력원의 변동에 영향을 받지않는 클럭 g을 연속적으로 카운트함으로서, 사양 지연 시간 T을 갖는 기준 펄스 신호를 발생하는 것이 가능하다.
이하, 본 발명의 제2 실시예에 따른 지연 발생 회로에 관해 설명하겠다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 지연 발생 회로의 블록도를 도시한다. 이 실시예에서, 내부 회로의 신호는 기준 신호와 비교하여 원하는 지연 시간(이하, 사양 지연 시간 T으로 인용함) 보다 큰 지연 시간을 갖도록 제어된다. 제1 실시예와 동일한 블록에는 제1 실시예와 동일한 번호 및 기호를 붙였으며, 동일한 블록에 관한 설명은 생략하였다.
도 5에 도시한 바와 같이, 반도체 장치에 제공되는 지연 발생 회로(20)는 앞서 설명한 3개의 지연 회로(11a, 11b, 11c), 기준 펄스 발생기(12), 플립 플롭(13), 4개의 레지스터(14e, 14f, 14g, 14h), 4개의 선택기(15e, 15f, 15g, 15h), 4개의 설정 스위치(16a, 16b, 16c, 16d), 모드 전환 스위치(23), 플립 플롭 리세트 발생기(24)를 포함한다.
기준 펄스 발생기(12)는 예를 들어 리세트 기간동안 2개의 기준 펄스 신호 j를 출력한다. 2개의 기준 펄스 신호간의 펄스 간격은 지연 회로(11)에서 지연되는 최소 지연 시간(사양 지연 시간 T)에 대응한다.
본 발명의 제2 실시예의 기준 펄스 발생기(12)는 M 승산기(111), 카운터(112), 비교기(113 및 115), 레지스터(114 및 116), OR 게이트(117)를 포함한다.
M 승산기(111)는 예컨대 PLL을 사용하여 내부 클럭 ICK에 M(M은 양의 정수)을 승산함으로서 MPU에 의해 발진되는 내부 클럭 ICK의 주파수의 M배와 동일한 주파수를 갖는 클럭 g을 발생시킨다. 여기서 클럭 g은 사양 지연 시간 T보다 상당히 짧은 클럭 주기를 갖는다. M 승산기(111)의 출력 g은 카운터(112)에 공급된다.
카운터(112)는 플립 플롭 리세트 신호 FFRESET에 따라 자신의 카운트 값을 리세트한 다음 M 승산기(111)로부터의 클럭 g을 카운트한다. 카운트 값 h은 비교기(113 및 115)에 제공된다.
비교기(113)는 카운터(112)의 카운트 값과 레지스터(114)에 기억된 값을 비교한다. 값이 서로 일치하면, 비교기(113)는 일치 신호 l를 출력하고 그 것을 OR 게이트(117)에 공급한다. OR 게이트(117)는 일치 신호 l를 기초로 제1 기준 펄스 신호를 출력한다.
유사하게, 비교기(115)는 카운터(112)의 카운트 값을 레지스터(116)에 기억된 값과 비교한다. 값이 서로 일치하면, 비교기(115)는 일치 신호 m를 출력하고 그 것을 OR 게이트(117)에 공급한다.
레지스터(114)는 카운터(112)의 리세트 타이밍으로부터 시간 간격을 설정하여 제1 기준 펄스 신호 j의 타이밍을 출력하도록 동작할 수 있다.
레지스터(116)는 제1 기준 펄스 신호 j의 출력 타이밍으로부터 시간 간격을 설정하여 제2 기준 펄스 신호 j의 타이밍을 출력하도록 동작할 수 있다. 제1 기준 펄스 신호 j와 제2 기준 펄스 신호 j간의 시간 간격은 사양 지연 시간 T에 대응한다. 사양 지연 시간 T은 레지스터(114 및 116)에 공급되는 값을 교체함으로서 변동될 수 있다.
도 6은 도 5에 도시된 기준 펄스 발생기의 타이밍도를 도시한 것이다. 도 5에 도시된 기준 펄스 발생기의 동작에 관하여 도 6을 참고하여 설명한다. 여기서는 레지스터(114)에 값 "6"이 기억되고 레지스터(116)에 값 "11"이 기억되었다고 가정한다.
플립 플롭 리세트 신호 FFRESET가 시간 t0에서 "0"이되면(도 6에서 (a)), 카운터(112)는 카운트 값을 "0"으로 초기화하고 M 승산기(111)의 클럭 g을 카운트하기 시작한다(도 6에서 (b), (c)). 카운터(112)는 클럭 g이 "1" 값을 가질 때마다 증가하며, 결국 카운트 값 h은 "0"에서 "1", "1"에서 "2" 등과 같은 방식으로 증가한다.
카운터(112)의 카운트 값 h이 t1에서 값 "6"을 가지면, 비교기(113)는 카운트 값이 레지스터(114)의 값("6")과 일치하는 것을 검출하고 일치 신호 l를 출력한다(도 6에서 (d)). 일치 신호 l에 응답하여 OR 게이트(117)는 제1 기준 펄스 신호 j를 출력한다(도 6에서 (f)).
카운터(112)의 카운트 값 h이 t1에서 값 "11"을 가지면, 비교기(115)는 카운트 값이 레지스터(116)의 세트값("11")과 일치하는 것을 검출하고 일치 신호 m를 출력한다(도 6에서 (e)). 일치 신호 m는 OR 게이트(117)에 공급되며 OR 게이트(117)로부터 제2 기준 펄스 신호 j로 생성된다.
전술한 바와 같이, 제1 및 제2 기준 펄스 신호 j간의 시간 간격과 동일한 사양 지연 시간 T을 갖는 기준 펄스 신호 j는 M 승산기(111)에서 M을 내부 클럭 ICK에 승산하고 M 승산기(111)의 출력 클럭 g을 카운터(112)로 카운트함으로서 발생될 수 있다. 여기서, 내부 클럭 ICK은 온도나 전력원의 변동에 영향을 받지 않는다.
또한, 카운터(112)는 비교기(113) 및 레지스터(114)를 사용하는 대신 제1 기준 펄스 신호를 발생하도록 플립 플롭 리세트 신호의 상승 엣지에서 초기화될 수 있다.
도 5를 보면, 4개의 레지스터(14e, 14f, 14g, 14h) 각각은 플립 플롭을 포함한다. 4개의 레지스터(14e, 14f, 14g, 14h)는 제1 및 제2 기준 펄스 신호 j와 동기적으로 기준 지연 신호 d1 내지 d4를 기억하도록 동작한다. 여기서 기준 지연 신호 d1는 지연회로(11a)에 앞서 나타나지만 기준 지연 신호 d2 내지 d4는 각각 지연 회로(11a, 11b, 11c) 뒤에 생성된다.
레지스터(14e, 14f, 14g, 14h)에 각각 공급되는 기준 지연 신호 d1, d2, d3, d4는 제1 기준 펄스 신호 j의 상승 엣지와 비교하면 각각 지연 시간 Ta, Ta + Tb, Ta + Tb + Tc, Ta + Tb + Tc + Td을 포함한다. 레지스터(14e 내지 14h) 각각은 각각의 기준 지연 신호 d1 내지 d4를 제2 기준 펄스 신호 j와 비교하고 Ta, Ta + Tb, Ta + Tb + Tc, Ta + Tb + Tc + Td중 대응하는 지연 시간이 선정값내에 있는지를 판정하여 검출 신호 b1 내지 b4를 생성한다.
4개의 선택기(15e, 15f, 15g, 15h) 각각은 NAND 게이트로 형성된다. 레지스터(14e, 14f, 14g, 14h)에 각각 기억된 판정 신호 b1, b2, b3, b4를 사용하여, 각각의 선택기(15e, 15f, 15g, 15h)는 지연회로(11a)를 통과하기 전이나 지연회로(11a, 11b, 11c)를 통과한 후에 구한 신호중 하나를 선택하여 4개의 설정 스위치(16a, 16b, 16c, 16d)중 하나는 온 상태로 나머지 스위치는 오프 상태로 만든다. 각각의 설정 스위치(16a 내지 16d)는 p-MOS 트랜지스터를 포함하며, 제1 논리 레벨 "1"에 응답하여 턴오프되고 제2 논리 레벨 "0"에 응답하여 턴온된다.
모드 전환 스위치(23)는 신호를 선택적으로 정상 동작 모드 또는 셋업 동작 모드에서 플립 플롭(13)으로 공급하는 역할을 한다. 도시된 모드 전환 스위치(23)는 2세트의 전환 스위치를 갖는다. 제1 전환 스위치는 플립 플롭(13)의 데이타 입력 단자를 정상 동작 모드시 내부 회로(비 도시)의 출력 단자 SG에 연결시키고 셋업 동작 모드시 전력원 전압 Vdd에 연결시킨다. 여기서 전력원 전압 Vdd은 제1 논리 레벨 "1"로 유지된다. 제2 전환 스위치는 클럭 입력 단자를 정상 동작 모드시 내부 회로(비 도시)의 출력 ICK에 연결시키고 셋업 동작 모드시 기준 펄스 발생기(12)의 출력 j에 연결시킨다.
클럭 터미널에 공급되는 내부 클럭 ICK의 상승 엣지와 동기화된 플립 플롭(13)은 정상 동작 모드시 내부 회로(비 도시)의 출력 신호 SG를 홀드한다. 한편, 셋업 동작 모드시 제1 및 제2 기준 펄스 신호 j의 상승 엣지와 동기화된 플립 플롭(13)은 전력원 전압 Vdd의 레벨을 홀드하며 지연 시간 Ta을 갖고 플립 플롭(13)의 출력 단자 Q로부터 공급되는 기준 지연 신호 d1를 출력한다. 이 기준 지연 신호 d1는 지연 회로(11a), 레지스터(14e), 설정 스위치(16a)로 전달된다. 여기서 지연 시간 Ta은 제1 기준 펄스 신호 j의 상승 타이밍을 기초로하여 제공된다.
지연회로(11a)는 수신된 기준 지연 신호 d1를 지연 시간 Tb만큼 더 지연시켜 지연 시간 Ta + Tb을 갖는 기준 지연 신호 d2를 출력한다. 기준 지연 신호 d2는 지연회로(11b), 레지스터(14f), 설정 스위치(16b)로 전달된다.
유사하게, 지연 시간 Ta + Tb + Tc을 가지며 지연 회로(11b)로부터 공급되는 기준 지연 신호 d3는 지연 회로(11c), 레지스터(14g), 설정 스위치(16d)에 제공된다. 또한, 지연 시간 Ta + Tb + Tc + Td을 가지며 지연회로(11c)로부터 공급되는 기준 지연 신호 d4는 지연회로(11d), 레지스터(14d), 설정 스위치(16d)에 제공된다.
레지스터(14e)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 j의 하강 엣지에서 지연 신호 d1를 홀드하고 검출 신호 b1를 출력한다. 유사하게, 레지스터(14f)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 j의 하강 엣지에서 지연 신호 d2를 홀드하고 검출 신호 b2를 출력한다. 레지스터(14g)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 j의 하강 엣지에서 지연 신호 d3를 홀드하고 검출 신호 b3를 출력한다. 레지스터(14h)는 리세트 신호(FFRESET)에 의해 초기화되어 기준 펄스 신호 j의 하강 엣지에서 지연 신호 d4를 홀드하고 검출 신호 b4를 출력한다.
선택기(15e)는 검출 신호 b1와 검출 신호 b2의 반전 신호간에 NAND 연산을 실행하여 선택 신호 k1를 출력한다. 유사하게, 선택기(15f)는 검출 신호 b2와 검출 신호 b3의 반전 신호간에 NAND 연산을 실행하여 선택 신호 k2를 출력한다. 또한, 선택기(15g)는 검출 신호 b3와 검출 신호 b4의 반전 신호간에 NAND 연산을 실행하여 선택 신호 k3를 출력한다. 선택기(15h)는 모드 신호 MODE와 반전된 검출 신호 b1간에 NAND 연산을 실행하여 선택 신호 k4를 출력한다. 출력 단자(18)의 값이 셋업 동작시 변경될 수 있는 경우, 선택기(15h)를 제거하고 레지스터(14e)의 출력을 설정 스위치(16a)의 게이트에 직접 연결할 수 있다.
설정 스위치(16a)는 선택 신호 k4가 공급되는 게이트를 가지며 기준 지연 신호 d1의 생성을 제어한다. 유사하게, 설정 스위치(16b)는 선택 신호 k2가 공급되는 게이트를 가지며 기준 지연 신호 d2의 생성을 제어한다. 또한, 설정 스위치(16c)는 선택 신호 k2가 공급되는 게이트를 가지며 기준 지연 신호 d3의 생성을 제어한다. 설정 스위치(16d)는 선택 신호 k3가 제공되는 게이트를 가지며 기준 지연 신호 d4의 생성을 제어한다.
셋업 동작 모드에서, 설정 스위치(16a, 16b, 16c, 16d)중 하나가 선택 신호 k1 내지 k4에 근거하여 선택되고 기준 지연 신호 d1, d2, d3, d4중 하나가 인버터(17)에 공급된다. 정상 동작 모드에서, 내부 회로의 신호 SG는 설정 스위치(16a, 16b, 16c, 16d)중 하나를 통해 인버터(17)에 공급되고 스위치의 출력은 출력 단자(18)을 통해 외부로 출력 지연 신호로서 공급된다.
도 7은 도 5에 도시된 지연 발생 회로의 타이밍도를 도시한다. 도 7에 도시한 바와 같이, 출력 단자(18)에 공급되는 지연회로의 지연 시간이 사양 지연 시간 T보다 큰 경우에 관해 설명하겠다.
각각의 레지스터(14a, 14b, 14c, 14d)에 공급되는 기준 펄스 신호 j의 상승 엣지는 플립 플롭(13)에 공급되는 기준 펄스 신호 j의 상승 엣지와 동기화되며 제1 및 제2 기준 펄스 신호 j간의 펄스 간격을 사양 지연 시간 T과 동일하게 만들어 준다. 제1 및 제2 기준 펄스 신호 j는 트랜지스터의 드래스홀드, 게이트 길이, 전력 공급원의 전압, 동작 온도와 같은 조건에 영향을 받지 않고 발생되기 때문에 제1 및 제2 기준 펄스 신호간의 펄스 간격은 원하는 사양 지연 시간 T과 동일하게 될 수 있다. 이는 제1 및 제2 기준 펄스 신호 j가 기준 펄스 발생기(12)에 의해 발생되기 때문이다.
지연 발생 회로(20)는 예컨대 MPU가 리세트되거나 MPU 출력이 셋업 명령을 출력하는 동안 모드 신호 MODE가 "0"이 되는 경우 다음과 같은 동작으로 출력 지연 신호의 지연 시간을 조정할 수 있다.
MPU가 리세트 신호를 출력하고 모드 신호 MODE가 시간 t0에서 "0"이 되는 경우(도 7에서 (a)), 모드 전환 스위치(23)는 플립 플롭(13)의 입력을 스위칭한다. 말하자면, 제1 모드 전환 스위치는 플립 플롭(13)의 입력 단자 D을 전력원 Vdd에 연결시키고 제2 모드 전환 스위치는 플립 플롭(13)의 클럭 입력 단자 C을 기준 펄스 발생기(12)의 출력에 연결시킨다.
또한, 모드 신호 MODE가 "0"으로 떨어지는 경우 플립 플롭 리세트 발생기(24)는 플립 플롭 리세트 신호 FFRESET를 "0"으로 만든다(도 7에서 (b)).
플립 플롭 리세트 신호 FFRESET가 "0"으로 떨어지는 경우 레지스터(14e, 14f, 14g, 14h)는 초기화되며 검출 신호 b1 내지 b4를 "0"으로 만든다(도 7에서 (h) 내지 (k)). 그 결과, 선택기(15e 내지 15h)로부터 각각 출력되는 선택 신호 k1 내지 k4는 값 "1"을 가지며((도 7에서 (l) 내지 (m)), 설정 스위치(16a 내지 16d)는 턴오프된다.
플립 플롭 리세트 신호 FFRESET는 "0"으로 떨어진 후 수 나노초가 경과하면 다시 "1"로 세트된다(도 7에서 (b)).
플립 플롭 신호 FFRESET가 시간 t1에서 "1"이 되는 것을 기준 펄스 발생기(12)가 검출하는 경우, "1"이 기준 펄스 신호 j로 생성된다((도 7에서 (c)). 본 발명의 실시예에서 기준 펄스 신호 j의 펄스 폭은 사양 지연 시간 T보다 상당히 짧은데, 플립 플롭(13)이나 레지스터(14)의 동작을 홀드하는데 요구되는 펄스 폭을 갖는 것이면 충분하다.
기준 펄스 신호 j가 "1"로 되면, 플립 플롭(13)의 입력 단자 D이 Vdd에 연결되어 있기 때문에 플립 플롭(13)은 Vdd 값을 수신하고 기준 펄스 신호 j의 상승 엣지와 동기적으로 "1"을 출력한다(도 7에서 (d)). 제1 기준 펄스 신호 j의 상승 엣지로부터 지연 시간 Ta만큼 지연된 타이밍에서 상승하는 기준 지연 신호 d1로 출력이 생성된다. 기준 지연 신호 d1는 지연 회로(11a, 11b, 11c)를 통해 전파된다.
지연 회로(11b)를 통과하는 시간은 제1 및 제2 기준 펄스 신호 j의 펄스 간격보다 짧고 지연 회로(11c)를 통과하는 시간은 제1 및 제2 기준 펄스 신호 j의 펄스 간격보다 길다고 추정된다. 말하자면, 기준 지연 신호 d1의 지연 시간 Ta과 기준 지연 신호 d2의 지연 시간 (Ta + Tb)은 원하는 지연 시간 T보다 짧고 기준 지연 신호 d3의 지연 시간 Ta + Tb + Tc과 기준 지연 신호 d4의 지연 시간 Ta + Tb + Tc + Td은 원하는 지연 시간 T보다 길다. 이러한 경우에 관해 아래에 설명하겠다.
지연 회로(11a)는 기준 지연 신호 d1가 지연 회로(11a)에 공급된 후 지연 시간 Tb이 경과하면 기준 지연 신호 d2로 "1"을 출력한다. 여기서, 기준 지연 신호 d2의 상승 엣지는 제1 기준 펄스 신호 j의 상승 엣지과 비교하면 지연 시간 Ta + Tb 만큼 지연된다.
제1 기준 펄스 신호 j도 레지스터(14e 내지 14h)에 공급되지만, 기준 지연 신호 d1 내지 d4가 수신되더라도 출력 b1 내지 b4은 기준 지연 신호 d1 내지 d4가 "0"이므로 그 순간에도 여전히 "0"으로 유지된다.
시간 t2에서 제2 기준 펄스 신호 j는 "1"이 된다(도 7에서 (c)). 제2 기준 펄스 신호 j도 플립 플롭(13)에 공급되지만, 그 순간에도 플립 플롭(13)의 출력(d1)은 플립 플롭(13)의 데이타 출력 단자 D이 "1"을 유지하므로 여전히 "1"로 유지된다.
레지스터(14e, 14f, 14g, 14h)는 제2 기준 펄스 신호 j의 하강 엣지에서 기준 지연 신호 d1, d2, d3, d4를 각각 기억한다. 시간 t2에서, 레지스터(14e, 14f, 14g, 14h)는 기준 지연 신호 d1 및 d2가 값 "1"을 갖고 기준 지연 신호 d3 및 d4가 값 "0"을 가지므로 각각 "1", "1", "0", "0"을 기억한다(도 7에서 (d) 내지 (g)). 그 결과 각각의 레지스터(14e, 14f, 14g, 14h)는 검출 신호 b1, b2, b3, b4로서 값 "1", "1", "0", "0"을 각각 출력한다(도 7에서 (h) 내지 (k)).
검출 신호 b1 내지 b4가 전술한 방법으로 결정되면, 검출 신호 b1 내지 b4는 선택기(15e, 15f, 15g, 15h)에 각각 공급된다.
선택기(15e)가 검출 신호 b1 (= "1")와 검출 신호 b2 (= "1")의 반전값 (= "0")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15e)는 선택 신호 k1로 값 "1"을 출력한다(도 7에서 (m)).
선택기(15f)가 검출 신호 b2 (= "1")와 검출 신호 b3 (= "0")의 반전값 (= "1")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15f)는 선택 신호 k2로 값 "0"을 출력한다(도 7에서 (l)).
선택기(15g)가 검출 신호 b3 (= "0")와 검출 신호 b4 (= "0")의 반전값 (= "1")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15g)는 선택 신호 k3로 값 "1"을 출력한다(도 7에서 (m)).
선택기(15h)가 모드 신호 MODE (= "0")와 검출 신호 b1 (= "1")의 반전값 (= "0")을 수신하고 이들간의 NAND 연산을 실행하므로, 선택기(15h)는 선택 신호 k4로 값 "1"을 출력한다(도 7에서 (m)).
설정 스위치(16a, 16b, 16c, 16d)가 각각 선택 신호 k1 (= "1"), k2 (= "1"), k3 (= "0"), k4 (= "1")를 수신하므로, 설정 스위치(16c)는 턴온되고 설정 스위치(16a, 16b, 16d)는 턴오프된다. 그 결과, 설정 스위치(16c)는 지연 회로(11a)를 통과하는 기준 지연 신호 d3를 선택하도록 설정된다.
한편, 시간 t2 이후 짧은 시간이 경과한 때, 즉 기준 지연 신호 d2가 지연 회로(11b)에 공급된 후 지연 시간 Tc이 경과한 때에, 지연 회로(11b)는 기준 지연 신호 d3로 "1"을 출력한다(도 7에서 (f)). 여기서 기준 지연 신호 d3의 상승 엣지는 제1 기준 펄스 신호 j의 상승 엣지에 비해 지연 시간 Ta + Tb + Tc 만큼 지연된다. 지연 시간 Ta + Tb + Tc은 사양 지연 시간 T보다 길다.
유사하게, 기준 지연 신호 d3가 지연 회로(11c)에 공급된 후 지연 시간 Td이 경과한 때에, 지연 회로(11c)는 기준 지연 신호 d4로 "1"을 출력한다(도 7에서 (g)). 여기서 기준 지연 신호 d4의 상승 엣지는 기준 펄스 신호 j의 상승 엣지에 비해 지연 시간 Ta + Tb + Tc + Td 만큼 지연된다. 지연 시간 Ta + Tb + Tc + Td도 사양 지연 시간 T 보다 길다.
결론적으로, 사양 지연 시간 T보다 긴 지연 시간을 갖고 사양 지연 시간 T에 가장 근접하는 신호는 기준 지연 신호 d3인 것을 알 수 있다.
모드 신호 MODE가 시간 t3에서 "1"로 되면(도 7에서 (a)), 모드 전환 스위치(23)는 정상 동작 모드로 스위칭된다. 말하자면, 제1 모드 전환 스위치가 플립 플롭(13)의 데이타 입력 단자를 반도체 장치의 내부 회로(비 도시)의 출력 SG에 연결시킨다. 제2 모드 전환 스위치는 플립 플롭(13)의 클럭 입력 단자를 반도체 장치의 내부 클럭 발생회로(비 도시)의 출력 ICK에 연결시킨다.
내부 회로의 출력 SG이 플립 플롭(13)에 공급되고 내부 클럭 ICK이 상승하면, 플립 플롭(13)은 내부 회로의 출력 SG을 홀드한다. 출력 SG은 지연 회로(11a 및 11b)에서 지연 시간 (Ta + Tb + Tc)만큼 지연되며, 턴온되는 설정 스위치(16c)를 통해 출력 지연 신호로 출력 단자(18)에 공급되고 인버터(17)에 공급된다. 그 결과, 출력 단자(18)에 공급되는 출력 지연 신호의 지연 시간을 제1 및 제2 기준 펄스 신호 j의 펄스 간격(사양 지연 시간 T) 보다 길고 펄스 폭에 가장 근접하도록 조정할 수 있다.
전술한 바와 같이, 지연 발생회로(10)에 의해 제1 및 제2 기준 펄스 신호 j로부터 발생된 기준 지연 신호가 지연 회로를 통과하기 전에 측정된 지연 시간과 기준 지연 신호가 지연 회로를 통과한 후에 측정된 지연 시간을 모두 검출하고, 판정 결과를 기초로 기준 지연 신호가 지연 회로를 통과하기 전에 나타나는 신호 또는 기준 지연 신호가 지연 회로를 통과한 후에 나타나는 신호중 하나를 출력함으로서, 지연 시간을 원하는 값으로 설정하는 것이 가능하다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 지연 발생 회로의 블록도를 도시한 것이다. 도 8에 도시된 바와 같이, 반도체 장치에 제공되는 지연 발생 회로(30)는 출력 터미널에 공급되는 출력 지연 신호를 4개의 레지스터(14a, 14b, 14c, 14d)로 피드백함으로서 부하 용량 CAP을 고려하여 지연 시간을 결정하도록 구성되어 있다. 이 실시예에서는 내부 회로의 신호가 기준 신호와 비교하여 원하는 사양 지연 시간 T을 초과하지 않도록 제어된다.
도 8에 도시된 바와 같이, 반도체 장치에 제공되는 지연 발생 회로(30)는 전술한 3개의 지연회로(11a, 11b, 11c), 기준 펄스 발생기(12), 플립 플롭(13), 4개의 레지스터(14a, 14b, 14c, 14d), 4개의 선택기(15i, 15j, 15k, 15l), 4개의 설정 스위치(16a, 16b, 16c, 16d), 버퍼(17), 부하 용량 CAP을 가진 출력 단자(18), 4개의 NOR 게이트(19a, 19b, 19c, 19d), 4개의 샘플링 스위치(21a, 21b, 21c, 21d), 카운터(22), 모드 전환 스위치(23), 플립 플롭 리세트 발생기(24)를 포함한다. 제1 실시예와 동일한 블록에는 제1 실시예와 동일한 부호를 붙였고 그 블록에 관한 설명은 생략하였다.
이 실시예의 기준 펄스 발생기(12)는 기준 펄스 신호 c를 발생한다. 기준 펄스 신호 c는 레지스터(14)의 수, "4",에 대응하며, 기줄 펄스 신호 c의 펄스 폭은 사양 지연 시간 T에 대응한다.
버퍼(17)의 입력은 설정 스위치(16a 내지 16d)의 드레인에 연결되고 버퍼(17)의 출력은 샘플링 스위치(21a 내지 21d)의 소스에 연결된다.
4개의 레지스터(14a, 14b, 14c, 14d) 각각은 플립 플롭으로 형성된다. 레지스터(14a, 14b, 14c, 14d)의 입력 D은 샘플링 스위치(21a, 21b, 21c, 21d)의 드레인에 각각 연결된다. 레지스터(14a, 14b, 14c, 14d)는 대응하는 샘플링 스위치(21a 내지 21d)의 출력 신호를 기준 펄스 신호 c의 하강 엣지와 동기적으로 기억한다.
카운터(22)는 셋업 동작 모드에서 플립 플롭 신호 FFRESET에 의해 카운트 값을 "0"으로 설정하도록 초기화된다. 또, 카운터(22)는 기준 펄스 신호 c가 "1" 값을 가질 때마다 카운트 값을 증가시키므로, 그 결과 카운트 값 "1", "10", "100", "1000"을 순차적으로 출력한다. 여기서, 카운트 값의 최상위 디지트는 단자 (3)의 출력에 대응하고, 카운트 값의 최하위 디지트는 단자 (0)의 출력에 대응한다.
정상 동작 모드시 카운터(22)는 "0" 값을 출력한다. NOR 게이트(19a 내지 19d)의 한 입력 단자는 카운터(22)의 출력 단자 (0) 내지 (3)에 각각 연결되고, 다른 입력 단자는 선택기 (15i 내지 15k)의 출력 및 레지스터(14d)의 출력에 각각 연결된다. NOR 게이트(19a 내지 19d)의 출력은 설정 스위치(16a 내지 16d)의 게이트 및 샘플링 스위치(21a 내지 21d)의 게이트에 각각 연결된다. 각각의 샘플링 스위치(21a 내지 21d)는 pMOS 트랜지스터로 구성되며, 게이트에 "0"이 주어지면 턴온되고 게이트에 "1"이 주어지면 턴오프된다.
NOR 게이트(19a 내지 19d)는 선택기(15i 내지 15l)의 출력 e1 내지 e4을 선택 신호 e5 내지 e8로 각각 제공한다.
셋업 동작 모드에서, NOR 게이트(19a 내지 19d)는 카운터(22)의 출력을 설정 스위치(16a 내지 16d) 및 샘플링 스위치(19a 내지 19d)에 제공한다. 예를 들어, 카운터(22)의 출력이 "1"이면, NOR 게이트(19a)의 출력 e5은 "0"이 되고 NOR 게이트(19b 내지 19d)의 출력 e6 내지 e8의 출력은 "1"이 된다. 그러므로, 설정 스위치(16a) 및 샘플링 스위치(21a)는 턴온되고 다른 스위치들은 턴오프된다. 따라서, 기준 지연 신호 d1는 설정 스위치(16a), 버퍼(17), 샘플링 스위치(21a)를 거쳐 레지스터(14a)의 입력 D으로 공급된다. 이 때에, 와이어링등에 의한 부하 용량 CAP이 출력 단자(18)을 거쳐 버퍼(17)에 연결되므로, 부하 용량 CAP의 영향을 포함하는 지연 시간 Ta이 샘플링될 수 있다.
유사하게, 카운터(22)의 출력이 "10"이면, 스위치(16b 및 21b)가 턴온되고 기준 지연 신호 d2가 레지스터(14b)에 공급된다. 카운터(22)의 출력이 "100"이면, 스위치(16c 및 21c)가 턴온되고 기준 지연 신호 d3가 레지스터(14c)에 공급된다. 카운터(22)의 출력이 "1000"이면, 스위치(16d 및 21d)가 턴온되고 기준 지연 신호 d4가 레지스터(14d)에 공급된다.
지연회로(11a)를 통과하기 전의 기준 지연 신호 d1 및 지연회로(11a, 11b, 11c)를 통과한 후의 기준 지연 신호 d2, d3, d4는 설정 스위치(16a 내지 16d), 버퍼(17), 샘플링 스위치(21a 내지 21d)를 거쳐 레지스터(14a 내지 14d)에 각각 공급된다. 그러므로, 레지스터(14a, 14b, 14c, 14d)에 각각 공급되는 기준 지연 신호 d5, d6, d7, d8는 기준 펄스 신호 c의 상승 엣지와 비교하여 지연 시간 Ta + α, Ta + Tb + α, Ta + Tb + Tc + α, Ta + Tb + Tc + Td + α을 각각 갖는다. 여기서, α는 설정 스위치(16a 내지 16d), 버퍼(17), 샘플링 스위치(21a 내지 21d)에서 발생되는 지연 값이다.
각각의 레지스터(14a 내지 14d)는 대응하는 지연 시간 Ta + α, Ta + Tb + α, Ta + Tb + Tc + α, Ta + Tb + Tc + Td + α이 기준 신호 c의 하강 순간과 비교하여 선정된 범위내에 있다는 것을 판정하고 검출 신호 b1 내지 b4를 각각 발생시킨다. 이 실시예에서, 기준 펄스 신호 c의 상승 엣지에서 레지스터의 입력 D을 가져옴으로서 각각의 지연 신호 d5 내지 d8는 사양 지연 시간 T이 경과하기 전에 도달한다.
3개의 선택기(15i 내지 15k) 각각은 3개의 입력을 갖는 AND 게이트를 포함한다. 선택기(15l)는 2개의 입력을 갖는 AND 게이트를 포함한다. 모드 신호 MODE는 4개의 선택기(15i 내지 15l)의 각각의 입력에 공급된다. 셋업 동작 모드에서 모드 신호 MODE가 "0"이므로 선택기(15i 내지 15l)의 출력은 "0"이 된다.
정상 동작 모드에서, 모드 신호 MODE가 "1" 값을 가지면 선택기(15i 내지 15l)는 레지스터(14a 내지 14d)에 기억된 판정 신호 b1 내지 b4를 근거로 지연 회로(11a)를 통과하기 전의 신호 및 지연회로(11a, 11b, 11c)를 통과한 후의 신호중 하나를 선택하도록 선택 신호를 출력한다. 선택기(15i 내지 15l)의 출력중 하나는 "1"이 되고 나머지 하나는 "0"이 된다. 출력은 NOR 게이트(19a 내지 19d)에 의해 반전되며, 4개의 설정 스위치(16a, 16b, 16c, 16d)중 하나는 턴온되고 나머지는 턴오프된다.
이 실시예에서 레지스터(14a)는 리세트 신호(FFRESET)에 의해 초기화되고 "1" 값을 발생시킨다. 또한, 레지스터(14a)는 제1 기준 펄스 신호 c의 하강 엣지에서 기준 지연 신호 d5를 홀드하고 검출 신호 b1를 출력한다. 여기서, 기준 지연 신호 d5는 기준 지연 신호 d1가 설정 스위치(16a), 버퍼(17), 샘플링 스위치(21a)를 통과하게 하여 구한다.
유사하게, 레지스터(14b)는 리세트 신호(FFRESET)에 의해 초기화되고, 제2 기준 펄스 신호 c의 하강 에지에서 기준 지연 신호 d6를 보유하여, 검출 신호 b2를 출력한다. 이 시점에서, 제2 기준 펄스 신호 c는 레지스터(14a, 14c 및 14d)에 공급되지만, 샘플링 스위치(21a, 21c, 및 21d)가 턴 오프되기 때문에, 제2 기준 펄스 신호 c의 상승 에지가 그대로 유지될 수 있다.
유사하게, 레지스터(14c)는 리세트 신호(FFRESET)에 의해 초기화되고, 제2 기준 펄스 신호 c의 하강 에지에서 기준 지연 신호 d7를 보유하여 검출 신호 b3를 출력한다. 레지스터(14d)는 리세트 신호(FFRESET)에 의해 초기화되어 제4 기준 펄스 신호 c의 하강 에지에서 기준 지연 신호 d8를 보유하여 검출 신호 b4를 출력한다.
선택기(15i)는 모드 신호 MODE와 검출 신호 b1의 반전 신호를 AND 연산하여 선택 신호 e1을 출력한다. 유사하게, 선택기(15j)는 모드 신호 MODE와 검출 신호 b3의 반전 신호를 AND 연산하여 선택 신호 e2를 출력한다. 또한, 선택기(15k)는 모드 신호 MODE와 검출 신호 b4의 반전 신호를 AND 연산하여 선택 신호 e3를 출력한다. 선택기(151)는 모드 신호 MODE와 검출 신호 b4를 AND 연산하여 선택 신호 e4를 출력한다.
설정 스위치(16a)는 선택 신호 e5의 게이트에의 입력과 기준 지연 신호 d1의 출력을 조절한다. 유사하게, 설정 스위치(16b)는 선택 신호 e6의 게이트에의 입력과 기준 지연 신호 d2의 출력을 조절한다. 또한, 설정 스위치(16c)는 선택 신호 e7의 게이트에의 입력과 기준 지연 신호 d3의 출력을 조절한다. 설정 스위치(16d)는 선택 신호 e8의 게이트에의 입력과 기준 지연 신호 d4의 출력을 조절한다.
셋업 동작 모드에서는, 설정 스위치(16a, 16b, 16c, 16d)중 하나가 선택 신호 e5 내지 e8에 기초하여 선택되고, 기준 지연 신호 d1, d2, d3, d4중 하나가 인버터(17)에 공급된다. 인버터(17)의 출력은 샘플링 스위치(21a 내지 21d) 중 하나를 거쳐 레지스터(14a 내지 14d)에 공급된다.
정상 동작 모드에서는, 내부 회로의 신호 SG가 인버터(17)에 플립플롭(13)(및 지연 회로(11)) 및 설정 스위치(16a, 16b, 16c, 16d) 중 하나를 통해 공급되고, 인버터(17)의 출력이 출력 단자(18)을 통해 외부에 출력 지연 신호로서 공급된다.
도 9는 도 8에서 나타낸 지연 발생 회로의 타이밍 챠트를 나타낸다. 도 9에서 나타낸 바와 같이, 출력 단자(18)에 공급된 지연 회로의 지연 시간에 대한 설명은 사양 지연 시간 T 아래로 제한하는 것으로 한다.
레지스터(14a, 14b, 14c, 14d) 각각에 공급되는 기준 펄스 신호의 하강 에지는 플립 플롭(13)에 공급되는 기준 펄스 신호 c의 상승 에지와 동기화되며 그 펄스를 사양 지연 시간 T와 동일한 폭이 되게 한다. 기준 펄스 신호 c가 기준 펄스 발생기(12)에 의해 발생되기 때문에, 이 기준 펄스 신호 c는 트랜지스터의 드레시홀드, 게이트 길이, 전원의 전압 및 동작 온도와 같은 조건과는 관계 없이 원하는 사양 지연 시간 T를 갖는 펄스폭을 가질 수 있다.
지연 발생 회로(30)는 모드 신호 MODE가 예를 들어, MPU가 리세트되거나 MPU가 셋업 명령을 출력하는 동안 "0"이 될 때 다음의 동작에 의해 출력 지연 신호의 지연 시간을 조정할 수 있다.
MPU가 리세트 신호를 출력하고 모드 신호 MODE가 시간 t10에서 "0"이 될 때(도 9의 (a)), 모드 전환 스위치(23)는 플립 플롭(13)의 입력을 스위치한다. 즉, 제1 모드 전환 스위치는 플립 플롭(13)의 입력 단자를 전원 Vdd에 접속하고, 제2 모드 전환 스위치는 플립플롭(13)의 클럭 입력 단자 D를 기준 펄스 발생기(12)의 출력 c에 접속한다.
또한, 플립 플롭 리세트 발생기(24)는 모드 신호 MODE가 "0"으로 떨어질 때 플립 플롭 리세트 신호 FFRESET를 "0"으로 설정한다(도 9의 (b)).
레지스터(14a, 14b, 14c, 14d)가 초기화되고 플립 플롭 리세트 신호 FFRESET가 "0"으로 떨어지면 검출 신호 b1 내지 b4를 "0"으로 설정한다(도 9의 (i) 내지 (l)). 카운터(22)가 또한 출력 "0"으로 초기화된다.
모니터(15i 내지 15l)로부터 출력된 선택 신호 e1 내지 e4는, 모드 신호 MODE가 t10에서 "0"이기 때문에, "0"이다(도 9의 (m) 내지 (n)). 또한, 설정 스위치(16a 내지 16d) 및 샘플링 스위치(21a 내지 21d)는 모두 카운터(22)의 출력이 "0"이기 때문에 턴오프된다.
플립 플롭 리세트 신호 FFRESET는 신호가 "0"으로 떨어진 후 몇 ns가 지나면 "1"로 다시 설정된다.
기준 펄스 발생기(12)가 플립 플롭 신호 FFRESET가 시간 t11에서 "1"이 되는 것을 검출하면, 제1 기준 펄스 신호 c로서 "1"을 출력한다(도 9의 (c)).
제1 기준 펄스 신호 c가 "1"이 되면, 플립 플롭(13)은 플립 플롭(13)의 입력 단자가 Vdd에 접속되기 때문에 제1 기준 펄스 신호 c의 상승과 동기하여 "1"을 출력한다(도 9의 (e)). 이 출력은 바로 제1 기준 펄스 신호 c의 상승시부터 지연 시간이 지연된 타이밍에서 상승되는 기준 지연 신호 d1이다. 기준 지연 신호 d1은 지연 회로(11a, 11b, 11c)를 통해 전달된다.
한편, 카운터(22)는 제1 기준 펄스 신호 c가 "1" 이 될 때 카운트값을 인크리멘트하여 "1"을 출력한다(도 9의 (d)). 카운터(22)의 출력 단자(0)가 값 "1"을 취하면, NOR 게이트(19a)의 출력 e5가 "0"이 되고(도 9의 (n)), 설정 스위치(16a) 및 샘플링 스위치(21a)가 턴온된다. 또한, 설정 스위치(16b 내지 16d) 및 샘플링 스위치(21b 내지 21d)는 NOR 게이트(19b 내지 19d)의 출력 e6 내지 e8이 "1"이 되기 때문에 턴오프된다(도 9의 (m), (n)).
지연 시간 Ta를 갖는 기준 지연 신호 d1은 설정 스위치(16a), 버퍼(17), 및 샘플링 스위치(21a)를 통해 기준 지연 신호(d5)로서 레지스터(14a)에 공급된다. 신호 d5는 설정 스위치(16a), 버퍼(17), 및 샘플링 스위치(21a)를 통과하기 때문에, 기준 지연 신호 d5의 지연 시간에 지연 시간 α가 부가된다. 이로 인해 신호 d5는 지연 시간 Ta+α을 가지고 상승한다.
제1 기준 펄스 신호 c가 t12에서 "0"이 되면, 레지스터(14a)는 제1 기준 펄스 신호 c의 하강 에지와 동기하여 기준 지연 신호 d5를 수신하며 검출 신호 b1으로서 "1"을 출력한다(도 9의 (i)). 이 지점에서, 제1 기준 펄스 신호 c가 레지스터(14a, 14c, 14d)에 공급되지만, 샘플링 스위치(21b 내지 21d)가 턴오프되기 때문에, 레지스터(14b)의 출력 b2 내지 b4는 변하지 않는다.
다음에, 제1 기준 펄스 신호 c가 "0"이 되면(도 9의 (c)), 플립 플롭(13)은 리세트되고, 플립 플롭(13)의 출력인 기준 지연 시간 d1은 "0"이 되며, 신호 d1은 지연 회로(11a, 11b, 11c)를 통해 전달된다.
제2 기준 펄스 신호 c가 t13에서 "1"이 되면, 플립 플롭(13)은 플립 플롭(13)의 입력 단자가 Vdd에 접속되어 있기 때문에 제2 기준 펄스 신호 c의 상승 에지와 동기하여 "1"을 공급한다. 출력은 지연 회로(11a)에 공급된다. 지연 회로(11a)는 기준 지연 신호 d1의 수신 후 지연 시간 Tb가 경과하면 기준 지연 신호 d2로서 "1"을 생성한다. 기준 지연 신호 d2는 제2 기준 펄스 신호 c의 상승 에지로부터 지연 시간 Ta+Tb을 가지고 상승한다.
카운터(22)는 제2 기준 펄스 신호 c가 "1"이 될 때 카운트값을 1만큼 인크리멘트하여 "10"을 출력한다(도 9의 (d)). 카운터(22)의 출력 단자(1)가 값 "1"을 취할 때, NOR 게이트(19b)의 출력 e6은 "0"이 되고(도 9의 (n)), 설정 스위치(16b) 및 샘플링 스위치(21b)는 턴온된다. 또한, 설정 스위치(16a, 16c, 16d) 및 샘플링 스위치(21a, 21c, 21d)는 NOR 게이트(19a, 19c, 19d)의 출력 e5, e7, e8이 "1"이 되기 때문에 턴오프된다(도 9의 (n)).
지연 시간 Ta+Tb를 갖는 기준 지연 신호 d2는 설정 스위치(16b), 버퍼(17), 및 샘플링 스위치(21b)를 통해 기준 지연 신호 d6로서 레지스터(14b)에 공급된다. 신호 d6가 설정 스위치(16b), 버퍼(17), 및 샘플링 스위치(21b)를 통과한 이후 기준 지연 신호 d6의 지연 시간에 지연 시간 α가 첨가된다. 이로써 신호 d6는 지연 시간 Ta+Tb+α을 가지고 상승한다.
지연 회로(11b) 및 버퍼(17)를 통과하는 지속 시간은 제1 기준 펄스 신호 c, 즉 사양 지연 시간 T의 펄스 폭 보다 짧고, 지연 회로(11c)와 버퍼(17)를 통과하는 지속 시간은 제1 기준 펄스 신호 c의 펄스폭 보다 긴 것으로 가정한다. 즉, 기준 지연 신호 d5의 지연 시간 (Ta+α) 및 기준 지연 신호(d6)의 지연 시간 Ta+Tb+α은 각각 사양 지연 시간 T 보다 더 짧고, 기준 지연 신호 d7의 지연 시간 Ta+Tb+Tc+α 및 기준 지연 신호 d8의 지연 시간 Ta+Tb+Tc+Td+α는 각각 사양 지연 시간 T 보다 더 길다. 이런 경우의 예에 대해서 이하 설명한다.
제2 기준 펄스 신호 c가 시간 t14에서 "1"이 된 후에 사양 지연 시간 T가 경과하면 제2 기준 펄스 신호 c는 "0"으로 떨어진다(도 9의 (c)).
레지스터(14b)는 제2 기준 펄스 신호 c의 하강 에지에서 기준 지연 신호 d6를 저장한다. 레지스터(14b)는 기준 지연 신호 d6가 시간 t14에서 "1"이기 때문에(도 9의 (f)), 검출 신호 b2로서 "1"을 저장한다(도 9의 (j)).
제3 기준 펄스 신호 c가 시간 t15에서 "1"이 되면, 플립 플롭(13)은 플립 플롭(13)이 Vdd에 접속되어 있기 때문에 제3 기준 펄스 신호 c의 상승 에지와 동기하여 "1"을 공급한다. 이 출력은 지연 회로(11a)을 통해 지연 회로(11b)에 공급된다. 지연 회로(11b)는 기준 지연 신호(d1)의 입력 후 지연 시간 Ta+Tb이 경과되면 기준 지연 신호 d3로서 "1"을 생성한다. 기준 지연 신호 d3는 제3 기준 펄스 신호 c의 상승 에지로부터 지연 시간 Ta+Tb+Tc을 갖고 상승한다.
카운터(22)는 제3 기준 펄스 신호 c가 "1"이 될 때 카운트값을 1만큼 인크리멘트하여 "100"을 출력한다(도 9의 (d)). 카운터(22)의 출력 단자(2)가 값 "1"을 취하면, NOR 게이트(19c)의 출력 e7이 "0"이 되고(도 9의 (n)), 설정 스위치(16c)와 샘플링 스위치(21c)가 턴온된다. 또한, NOR 게이트(19a, 19b, 19d)의 출력 e5, e6, e8이 "1"이기 때문에 설정 스위치(16a, 16b, 16d) 및 샘플링 스위치(21a, 21b, 21d)는 턴오프된다.
지연 시간 Ta+Tb+Tc를 갖는 기준 지연 신호 d3가 설정 스위치(16c), 버퍼(17), 및 샘플링 스위치(21c)를 통해 레지스터(14c)에 기준 지연 신호 d7로서 공급된다. 신호 d7이 설정 스위치(16c), 버퍼(17), 및 샘플링 스위치(21c)를 통과하기 때문에 지연 시간 α가 기준 지연 신호 d7의 지연 시간에 첨가된다. 이로써, 신호 d7는 지연 시간 Ta+Tb+Tc+α을 갖고 상승한다.
제3 기준 펄스 신호 c가 시간 t16에서 "1"이 된 후 사양 지연 시간 T가 경과하면, 제3 기준 펄스 신호 c는 "0"으로 떨어진다(도 9의 (c)).
레지스터(14c)는 제3 기준 펄스 신호 c의 하강 에지에서 기준 지연 신호 d7을 저장한다. 기준 지연 신호 d7이 시간 t14에서 레지스터(14c)에 아직 도달하지 않았기 때문에, 레지스터(14c)는 검출 신호 b3로서 "0"을 저장한다(도 9의 (k)).
유사하게, 시간 t18에서, 레지스터(14d)는 검출 신호 b4로서 "0"을 저장한다(도 9의 (l)).
검출 신호 b1 내지 b4가 상술한 방식으로 결정되면, 검출 신호 b1 내지 b4는 각각 선택기(15i 내지 15l)에 공급된다.
시간 t19에서, 모드 신호 MODE가 "1"이 되어 정상 동작 모드에 들어가면, 카운터(22)는 초기화되어 값 "0"을 공급한다. 또한, 선택기(15i 내지 15l)의 각 입력이 모드 신호 MODE로서 "1"에 공급된다.
선택기(15i)는 검출 신호 b1(="1")와 검출 신호 b2(="1")의 반전 신호(="0") 간의 AND 연산을 실행하여 선택 신호 el로서 "0"을 출력한다. 따라서, NOR 게이트(19a)의 출력 e5는 "1"이 된다(도 9의 (n)).
선택기(15j)는 검출 신호 b2(="1")와 검출 신호 b3(="0")의 반전 신호(="1") 간의 AND 연산을 실행하여 선택 신호 e2로서 "0"을 출력한다. 따라서, NOR 게이트(19b)의 출력 e6는 "1"이 된다(도 9의 (n)).
선택기(15k)는 검출 신호 b3(="0")와 검출 신호 b4(="0")의 반전 신호(="1") 간의 AND 연산을 실행하여 선택 신호 e3로서 "0"을 출력한다. 따라서, NOR 게이트(19c)의 출력 e7는 "1"이 된다(도 9의 (n)).
선택기(15l)는 검출 신호 b4(="0")이 공급되기 때문에 선택 신호 e4로서 "0"을 출력한다. 따라서, NOR 게이트(19d)의 출력 e8은 "1"이 된다(도 9의 (n)).
설정 스위치(16a, 16c, 16d)가 각각 선택 신호 e1(="1"), e2(="0"), e3(="1"), 및 e4(="1")를 수신하기 때문에, 설정 스위치(16b)는 턴온되고, 설정 스위치(16a, 16c, 16d)는 턴오프된다. 그 결과, 설정 스위치(16b)는 지연 회로(11a)를 통과하는 기준 지연 신호(d2)를 선택하도록 설정된다.
따라서, 사양 지연 시간 T보다 더 짧거나 가장 가까운 지연 시간을 갖는 신호가 기준 지연 신호 d2로서 결정되는 것을 볼 수 있다.
모드 신호 MODE가 시간 t19에서 "1"로 변환되면, 모드 전환 스위치(23)는 정상 동작 모드로 스위치된다. 즉, 제1 모드 전환 스위치는 플립 플롭(13)의 데이타 입력 단자를 반도체 장치의 내부 회로(도시 생략)의 출력 SG에 접속시킨다. 제2 모드 전환 스위치는 플립 플롭(13)의 클럭 입력 단자를 반도체 장치의 내부 클럭 발생 회로(도시 생략)의 출력 ICK에 접속시킨다.
내부 회로의 출력 SG가 플립 플롭(13)에 인가되고 내부 클럭 ICK가 상승할 때, 플립 플롭(13)은 내부 회로의 출력 SG를 보유한다. 출력 SG가 지연 회로(11a)에서 지연 시간 Ta + Tb 만큼 지연되어 출력 지연 신호로서 턴온된 설정 스위치(16b) 및 인버터(17)를 통해서 출력 단자(18)에 공급된다. 그 결과, 출력 단자(18)에 제공되는 출력 신호의 지연 시간 - 이 시간은 사양 지연 시간 T를 초과하지 아니함 - 을 제공할 수 있다.
앞서 설명한 바와 같이, 제1 내지 제4 기준 지연 신호 c를 기준하여 지연 발생 회로(30)에 의해 기준 지연 신호를 발생하고, 버퍼(17) 또는 부하 캐패시티 CAP에 의해 발생된 지연 시간α를 고려하여 기준 지연 신호가 지연 회로를 통과하기 전후의 지연 시간을 측정하고, 신호가 지연 회로를 통과 하기 전 및 신호가 지연 회로를 통과한 후 나타나는 신호들중 하나를 출력하므로써 지연 시간을 원하는 값에 설정할 수 있다. 그러므로, 출력 단자(18)에 부가된 외부 부하 캐패시티 CAP가 출력 단자(18)에 제공된 출력 지연 신호에 반영될 수 있다.
그래서, 본 발명에 따른 반도체 장치는 기준 펄스 신호 c를 근거하여 발생되며 신호가 지연회로를 통과하기 전 및 신호가 지연 회로를 통과한 후 계산되는 기준 지연 신호의 지연 시간을 검출하고 기준 지연 신호로서 신호들중 하나를 출력한다.
그러므로, 값 비싼 테스터를 이용하여 지연 값을 측정하지 않고도 실제 이용 환경을 고려하여 반도체 장치에 대한 적절한 지연값을 설정하는 것이 가능해 진다. 그러므로써, 출력의 타이밍은 동작 온도 또는 동작 전압에 따라서 변경될 수 있다. 또한, 반도체 장치가 하나의 장치로 구현된 후에는, 라인 또는 부하에 따라서 외부 부하 캐패시티를 부가하므로써 지연값을 보정할 수 있다. 그로므로, 반도체 장치의 제조 변동이 심할 지라도 원하는 지연 시간을 제공할 수 있다.
또한, 트랜지스터 특성의 허용 범위가 넓어지고 수율이 향상되기 때문에 제조 비용을 줄일 수 있다. 더욱이, 지연 시간을 조절하기 위한 기준 펄스가 기준 펄스 발생기에 의해서 발생되기 때문에 지연 시간을 선택하고 임의 지연 사양을 다루기가 용이하다. 또한, 타이밍의 검증이 허용될 수 있기 때문에 타이밍을 검사하기 위한 정밀하고 값비싼 테스터를 이용할 필요가 없다.
더욱이, 리세트 주기에서 기준 지연 신호의 지연값을 점차적으로 증가시킴으로써 지연 값을 조정하는 것이 가능하기 때문에, 설계시 모든 조건에 대한 사양을 만족하도록 최대 지연 및 최소 지연을 조정하지 않아도 된다. 그러므로, 설계시에 주목해야 할 것은 출력 지연 신호의 최소한의 지연 시간 사양을 만족해야 하는 것이다. 또한 리세트 주기에서 조정된 지연 값은 반도체 장치를 구현할 때 외부 부하에 관계없이 사양을 만족시킬 수 있는데, 이는 외부 단자에 접속된 외부 부하의 영향을 고려하여 조정하기 때문이다.
본 발명에 따르면, 고속 외부 버스 때문에 버스 클럭의 사이클을 최대 지연시간과 최소 지연 시간 간의 차와 거의 동일하게 되는 상황 그리고 고정 지연 회로를 이용하여 모든 조건을 만족시킬 수 없는 상황하에서 미래에 더욱 복잡해질 것으로 예상되는 출력 지연을 설계하는 것이 용이해진다. 즉, 지연 시간의 최대와 최소간의 차를 확대할 수 있기 때문에 제조 수율의 저감없이 동작 온도를 포함하는 사양을 확장할 수 있다.
본 발명의 제1 내지 제3 실시예에 있어서, 3개의 지연 회로와 4개의 레지스터를 포함하는 실시예가 설명된다. 그러나, 지연 회로와 레지스터의 수는 변경할 수 있다. 또한, 설정 스위치들 또는 샘플링 스위치들 각각은 트랜지스터를 구성하지만, 전송 게이트 또는 논리 게이트가 이용될 수 있다.
앞서 설명한 바와 같이, 본 발명에 따르면, 기준 펄스 발생 유닛은 제1 타이밍과 제2 타이밍간의 간격에 의해 나타내는 원하는 지연 시간을 갖는 신호를 발생하고, 지연 판정 유닛은 제1 타이밍에 기초하여 발생되어 지연 회로를 통과하는 기준 지연 신호와 제2 타이밍을 비교한다. 지연 설정 유닛은 판정 결과에 기초하여 지연 회로로 부터 공급된 기준 지연 신호들 중 하나를 출력한다. 그러므로, 값비싼 테스터를 이용하여 지연값을 측정하지 않고도 실제 이용 상황에 따라서 반도체 장치에 대한 적절한 지연값을 설정할 수 있다. 더구나, 리세트 주기에서, 기준 지연 신호의 지연 값을 점차 증가시키므로써 지연값을 조정하는 것이 가능하고, 설계 단계에서 특기해야할 점은 출력 지연 신호의 지연 시간의 최소 사양을 만족할 수 있다는 것이다.

Claims (17)

  1. 지연 시간을 결정하는데 이용되는 반도체 장치에 있어서,
    지연 회로들중 두개의 인접한 회로들간의 접속점들을 통해서 서로 직렬로 접속된 복수의 지연 회로;
    지연 회로들중 두개의 인접한 회로들간의 접속점들로 부터 각각이 제공되는 복수의 기준 지연 신호중 하나를 선택하기 위한 선택 수단; 및
    기준 지연 신호들중 선택된 신호에 근거해서 지연 시간을 선택적으로 결정하기 위한 결정 수단을 포함하는 반도체 장치.
  2. 서로 직렬로 접속된 복수의 지연 회로들의 접속점들로 부터 발생되는 복수의 기준 지연 신호들중 하나를 선택하므로써 지연 시간을 변경하는데 이용되는 반도체 장치에 있어서,
    제1 및 제2 타이밍 신호들 사이에 있으며 선정된 지연 시간과 동일한 시간 간격으로 제1 타이밍 및 제2 타이밍에서 신호를 발생하기 위한 기준 펄스 발생 수단;
    제1 타이밍에서 발생된 신호가 상기 지연 회로를 통해서 통과할 수 있도록 허용하므로써 발생되는 복수의 지연 신호를 제2 타이밍과 비교하여 비교 결과를 얻도록 하는 지연 비교 수단; 및
    상기 지연 비교 수단에서의 비교 결과에 기초하여 기준 지연 신호들중 하나를 선택하고 기준 지연 신호들중 선택된 신호를 기준으로 하여 지연 시간을 판정하기 위한 지연 설정 수단을 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 기준 펄스 발생 수단은,
    클럭 신호를 발생하는 발진기;
    클럭 신호를 카운트하는 카운터; 및
    상기 카운터의 값이 선정된 값이 되었는지를 검출하여 상기 카운터의 값과 선정된 값간의 일치가 검출될 때 검출 신호를 발생하는 비교기를 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 기준 펄스 발생 수단은 지연 설정 동작이 시작될 때 세트되므로써 제1 타이밍 신호를 제공하고 상기 비교기로 부터 전송된 검출 신호에 응답해서 리세트되므로써 제2 타이밍 신호를 제공하는 세트-리세트 플립 플롭을 포함하는 반도체 장치.
  5. 제2항에 있어서, 기준 펄스 발생 수단은,
    지연 설정 동작을 개시시키기 위한 신호에 의해서 리세트되는 카운터;
    상기 카운터의 값이 제1 값과 동일한지 여부를 검출하고, 이들 값이 일치할 때 제1 타이밍에서 일치 신호를 발생하는 제1 비교기; 및
    상기 카운터의 값이 제2 값과 동일한지 여부를 검출하고, 이들 값이 일치할 때 제2 타이밍에서 일치 신호를 발생하는 제2 비교기를 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 지연 결정 수단은 각각이 기준 지연 신호가 제공되며 제2 타이밍에서 기준 지연 신호를 수신 및 보유하는 복수의 데이타 보유 수단을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 데이타 보유 수단은 플립 플롭을 포함하는 반도체 장치.
  8. 제2항에 있어서, 상기 지연 설정 수단은,
    선정된 지연 시간에 가장 근접한 기준 지연 신호를 검출하는 지연 검출 수단; 및
    상기 지연 검출 수단의 출력에 근거해서 복수의 기준 지연 신호들중 하나를 설정하기 위한 설정 스위치를 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 지연 검출 수단은 선정된 지연 시간에 가장 근접해 있으나 이를 초과하지 않는 기준 지연 신호를 선택하는 반도체 장치.
  10. 제9항에 있어서, 상기 지연 검출 수단은,
    상기 기준 지연 신호에 응답해서 제1 논리 레벨의 신호를 발생하기 위한 제1 설정 수단;
    기준 지연 신호에 응답해서 제2 논리 레벨의 신호를 발생하기 위한 제2 설정 수단; 및
    상기 제1 설정 수단의 출력과 상기 제2 설정 수단의 출력의 반전 신호간의 AND 연산을 실행하는 AND 회로를 포함하는 반도체 장치.
  11. 제8항에 있어서, 상기 지연 검출 수단은 선정된 지연 시간에 가장 근접하지만 이를 초과하지는 않는 기준 지연 신호를 선택하는 반도체 장치.
  12. 제11항에 있어서, 상기 지연 검출 수단은
    기준 지연 신호에 응답하여 제1 논리 레벨의 신호를 발생하는 제1 설정 수단;
    기준 지연 신호에 응답하여 제2 논리 레벨의 신호를 발생하는 제2 설정 수단; 및
    상기 제1 설정 수단의 출력의 반전 신호와 상기 제2 설정 수단의 출력간의 AND 연산을 실행하는 AND 회로를 포함하는 반도체 장치.
  13. 서로 직렬로 접속된 지연 회로들의 접속점들로 부터 각각이 제공되는 복수의 기준 지연 신호중 하나를 선택하므로써 지연 시간을 변화시키는데 이용되는 반도체 장치에 있어서,
    제1 타이밍과 제2 타이밍 사이에 선정된 지연 시간 만큼의 간격을 가지고, 제1 타이밍과 제2 타이밍에서 신호를 발생하는 기준 펄스 발생 수단;
    상기 지연 회로의 출력과 제2 타이밍을 비교하기 위하여 제1 타이밍을 근거로 발생되는 신호를 상기 지연 회로에 제공하는 지연 판정 수단; 및
    지연 판정 결과를 기초하여 상기 지연 회로를 통과하는 복수의 기준 지연 신호들중 하나를 선택하여 이 선택된 신호를 발생하는 지연 설정 수단을 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 기준 펄스 발생 수단은 제1 타이밍과 제2 타이밍을 포함하며, 제1 타이밍과 제2 타이밍 사이에 선정된 지연 시간과 동일한 시간 간격을 갖고 있는 기준 펄스 신호를 발생하며, 상기 기준 펄스 신호는 기준 지연 신호와 동일한 횟수로 발생되는 반도체 장치.
  15. 제13항에 있어서, 상기 지연 판정 수단은,
    상기 기준 펄스 발생 수단의 출력 펄스를 카운트하는 카운터;
    상기 카운터의 카운트 값에 근거해서 기준 지연 신호들중 하나를 선택하고 이 선택된 신호를 출력 단자에 접속하는 설정 스위치;
    상기 카운터의 카운트 값에 근거한 판정을 선택하는 샘플링 스위치; 및
    제2 타이밍에서 상기 샘플링 스위치로 부터의 출력 데이타를 보유하는 데이타 보유 수단을 포함하는 반도체 장치.
  16. 지연 시간을 선택하는데 이용되며 복수의 지연 회로가 미리 결합되어 있는 반도체 장치에 있어서,
    기준 펄스 신호에 근거해서 발생된 기준 지연 신호가 지연 회로들 각각을 통과하기 전후에 기준 지연 신호들의 지연 시간을 검출하여 이 검출된 결과에 근거해서 기준 지연 신호들중 하나를 발생하는 지연 발생 수단을 포함하는 반도체 장치.
  17. 제16항에 있어서, 상기 지연 발생 수단은
    기준 펄스 신호를 제공하는 기준 펄스 발생기;
    지연 회로들을 통해서 통과하기 전후의 기준 지연 신호들 각각을 기준 펄스 신호에 비교하여, 기준 지연 신호들 각각의 지연 시간이 소정값내에 들어가는지 여부를 판정하는 지연 판정 수단; 및
    상기 지연 판정 수단의 판정 결과에 근거해서 지연 회로를 통과하기 전후에 기준 지연 신호들중 하나를 선택하여 이를 발생하는 지연 설정 수단을 포함하는 반도체 장치.
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