JPS60219675A - 時間軸変換回路 - Google Patents
時間軸変換回路Info
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- JPS60219675A JPS60219675A JP59074205A JP7420584A JPS60219675A JP S60219675 A JPS60219675 A JP S60219675A JP 59074205 A JP59074205 A JP 59074205A JP 7420584 A JP7420584 A JP 7420584A JP S60219675 A JPS60219675 A JP S60219675A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers
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- Nonlinear Science (AREA)
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
- Pulse Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばディジタルビデオ信号を記録する時
に、冗長データを付加するためのデータ欠如区間を形成
する場合、又はその逆にデータ欠如区間を除去して、連
続するディジタルビデオ信号を得るのに適用される時間
軸変換回路に関する。
に、冗長データを付加するためのデータ欠如区間を形成
する場合、又はその逆にデータ欠如区間を除去して、連
続するディジタルビデオ信号を得るのに適用される時間
軸変換回路に関する。
この発明は、時間軸変換をり目ツク゛ごとに遅延量を変
えられるディジタル可変遅延回路により実現しようとす
るものである。従来のディジタル可変遅延回路のひとつ
とし【、入力端子と出力端子の間に、８段、４段、２段
、１段の段数を有するシフトレジスタを縦続接続すると
共に、このｌフトレジスタ間の各接続点に、シフトレジ
スタを介されたデータとこのシフトレジスタを介されな
いデータとの一方を選択するマルチプレクサを設け、マ
ルチどレクテを制御することにょＤｓｏ＊ｘ段。
えられるディジタル可変遅延回路により実現しようとす
るものである。従来のディジタル可変遅延回路のひとつ
とし【、入力端子と出力端子の間に、８段、４段、２段
、１段の段数を有するシフトレジスタを縦続接続すると
共に、このｌフトレジスタ間の各接続点に、シフトレジ
スタを介されたデータとこのシフトレジスタを介されな
いデータとの一方を選択するマルチプレクサを設け、マ
ルチどレクテを制御することにょＤｓｏ＊ｘ段。
・・・・・・１５段のうもの所望の遅延量を設定できる
ものがある。この従来の可変遅延１回路は、クロックご
とに遅延量を変えることができず、任意のデータ欠如区
間の生成又はその除去を行なう時間軸変換回路として不
向きであった。
ものがある。この従来の可変遅延１回路は、クロックご
とに遅延量を変えることができず、任意のデータ欠如区
間の生成又はその除去を行なう時間軸変換回路として不
向きであった。
また、従来の可変遅延回路の他の例として、ｋ段のＶ７
）レジスタを例えば３個縦続接続し、この縦続接続の出
力と入力データと初段のシフトレジスタの出力と第２番
目のシフトレジスタの出方との計４個のデータの何れか
ひとつをマルチプレクサにより選択するものがある。こ
の可変遅延回路は、ｌりｐツク単位で任意の長さのデー
タ欠如区間を形成することができず、汎用性が乏しい欠
点があった。
）レジスタを例えば３個縦続接続し、この縦続接続の出
力と入力データと初段のシフトレジスタの出力と第２番
目のシフトレジスタの出方との計４個のデータの何れか
ひとつをマルチプレクサにより選択するものがある。こ
の可変遅延回路は、ｌりｐツク単位で任意の長さのデー
タ欠如区間を形成することができず、汎用性が乏しい欠
点があった。
従来の可変遅延回路の更に他の例を第１図に示す。ｎ段
のレジスタＲ１ｒ ｉ、 ｌ ＲＢ Ｉ ””””’
＋ Ｒｎ−１＋ Ｒｎが直列接続されたシフトレジスタ
１に入力データが供給され、これらのレジスタの段間及
びレジスタＲｎの出力から夫々取９出されたｎピットが
セレクタ２に供給される。シフトレジスタ１は、入力デ
ータと同期したクロックによりシフト動作を行なうもの
で、セレクタ２は、ｎピットから１ピツトを選択して出
力するものである。セレクタ２がどのビットを選択する
かがデコーダ３の出力によって制御される。したがって
、デコーダ３に供給される選択信号により【遅延量を希
望するものにできる。
のレジスタＲ１ｒ ｉ、 ｌ ＲＢ Ｉ ””””’
＋ Ｒｎ−１＋ Ｒｎが直列接続されたシフトレジスタ
１に入力データが供給され、これらのレジスタの段間及
びレジスタＲｎの出力から夫々取９出されたｎピットが
セレクタ２に供給される。シフトレジスタ１は、入力デ
ータと同期したクロックによりシフト動作を行なうもの
で、セレクタ２は、ｎピットから１ピツトを選択して出
力するものである。セレクタ２がどのビットを選択する
かがデコーダ３の出力によって制御される。したがって
、デコーダ３に供給される選択信号により【遅延量を希
望するものにできる。
この従来の可変遅延回路は、段数ｎが大きくなるにした
がってセレクタ２及びデコーダ３における伝播遅延が大
きくなると共に、セレクタ２の構成が複雑となる問題点
があった。したがって、テンノリング周期が９０ｎｓｅ
ｃ（Ｄ、Ｃ５に短いディジタルビデオ信号の場合には、
各クロックごとに所望の信号を安定な状態で得ることが
できなかった。
がってセレクタ２及びデコーダ３における伝播遅延が大
きくなると共に、セレクタ２の構成が複雑となる問題点
があった。したがって、テンノリング周期が９０ｎｓｅ
ｃ（Ｄ、Ｃ５に短いディジタルビデオ信号の場合には、
各クロックごとに所望の信号を安定な状態で得ることが
できなかった。
これと共に、遅延量の設定をクロックごとに変えること
が困難であった。
が困難であった。
従来では、可変遅延回路の代シに、 ＲＡＭ （９ンダ
ムアクセスメモリ）を用−て時間軸変換回路を構成する
ことが行なわれて−る。しかしながら、ディジタルビデ
オ信号のような高速なデータの書込み及び絖出しを行な
うためには、損囚を複数佃例えばに個並列に用い、幻氏
への書込み速度及び読出し速度を１／Ｋ に下げる必要
がある。このよ５Ｖｃ、ＲＡＭを並列動作させ、リード
カウンタを停止させることによｐ、データ欠如区間を生
成する場合、Ｋクロック単位でしか、データ欠如区間の
長さを設定することができない問題点があった。
ムアクセスメモリ）を用−て時間軸変換回路を構成する
ことが行なわれて−る。しかしながら、ディジタルビデ
オ信号のような高速なデータの書込み及び絖出しを行な
うためには、損囚を複数佃例えばに個並列に用い、幻氏
への書込み速度及び読出し速度を１／Ｋ に下げる必要
がある。このよ５Ｖｃ、ＲＡＭを並列動作させ、リード
カウンタを停止させることによｐ、データ欠如区間を生
成する場合、Ｋクロック単位でしか、データ欠如区間の
長さを設定することができない問題点があった。
したがって、この発明の目的は、ディジタルビデオ信号
のよ５な高速のディジタル信号の場合でも、１クロック
単位で任意の長さのデータ欠如区間の生成又はデータ欠
如区間の除去を行なうことができる時間軸変換回路を提
供することにある。
のよ５な高速のディジタル信号の場合でも、１クロック
単位で任意の長さのデータ欠如区間の生成又はデータ欠
如区間の除去を行なうことができる時間軸変換回路を提
供することにある。
この発明は、連続したデータ時系列からなる１ブロツク
のディジタル入力信号から１７’Ｃｒツク内にデータ欠
如区間を含むディジタル信号への変換、又はその逆の変
換を可変遅延回路によル行な弓ものである。
のディジタル入力信号から１７’Ｃｒツク内にデータ欠
如区間を含むディジタル信号への変換、又はその逆の変
換を可変遅延回路によル行な弓ものである。
この可変遅延回路は、ディジタル入力信号が供給され、
単位遅延段が複数段直列に接続されたシフトレジスタと
、データ欠如区間の生成又は削除 □を行なうための選
択信号を発生する選択信号形成 □回路と、シフトレジ
スタから取シ出された複数の遅延時間の異なる出力信号
から選択信号に応じて一つの信号を選択する信号選択回
路とを有するものである。
単位遅延段が複数段直列に接続されたシフトレジスタと
、データ欠如区間の生成又は削除 □を行なうための選
択信号を発生する選択信号形成 □回路と、シフトレジ
スタから取シ出された複数の遅延時間の異なる出力信号
から選択信号に応じて一つの信号を選択する信号選択回
路とを有するものである。
この発明は、信号選択回路をＮ個の第１の単位選択回路
とＩａ２の単位選択回路とに分割する。第１の単位選択
回路は、シフトレジスタの複数の出力信号のうちＭ個の
出力信号が入力され、このさちの一つの信号を選択す・
るものである。第２の単位選択回路は、Ｎ個のＪｌｌｌ
の単位選択回路の出力が供給され、このうちの一つの信
号を選択するものである。少なくとも第２の単位選択回
路の人出力線に信号をそのｌクロック、周期の時間遅延
する遅延回路が挿入されることによりパイプライン感層
が施される。更に、選択信号はｌクロック周期毎に変化
し得るようになされると共に、選択信号形成回路の出力
側に遅延回路が挿入される。
とＩａ２の単位選択回路とに分割する。第１の単位選択
回路は、シフトレジスタの複数の出力信号のうちＭ個の
出力信号が入力され、このさちの一つの信号を選択す・
るものである。第２の単位選択回路は、Ｎ個のＪｌｌｌ
の単位選択回路の出力が供給され、このうちの一つの信
号を選択するものである。少なくとも第２の単位選択回
路の人出力線に信号をそのｌクロック、周期の時間遅延
する遅延回路が挿入されることによりパイプライン感層
が施される。更に、選択信号はｌクロック周期毎に変化
し得るようになされると共に、選択信号形成回路の出力
側に遅延回路が挿入される。
以下、この発明の一実施例について図１面を参照して説
明する。この一実施例は、第２図に示すように、１６段
のレジスタＲ１＋Ｒ１ｙ・・・・・・・・・Ｒ１゜、Ｒ
１６で構成され、図示せずも、入力データのサンプリン
グクロックと同期したシフトパルスが供給されるシフト
レジスタ１１と、破線で囲んで示すセレクタブロック１
２と、破線で囲んで示すデコーダブロック１３とからな
るものである。
明する。この一実施例は、第２図に示すように、１６段
のレジスタＲ１＋Ｒ１ｙ・・・・・・・・・Ｒ１゜、Ｒ
１６で構成され、図示せずも、入力データのサンプリン
グクロックと同期したシフトパルスが供給されるシフト
レジスタ１１と、破線で囲んで示すセレクタブロック１
２と、破線で囲んで示すデコーダブロック１３とからな
るものである。
シフトレジスタ１１に直列の入力データが供給され、レ
ジスタＲ１＃ Ｒ１，の段間及びＶジスタ１ｔｓｓの出
力側から１６個の出力信号が取り出される。
ジスタＲ１＃ Ｒ１，の段間及びＶジスタ１ｔｓｓの出
力側から１６個の出力信号が取り出される。
この１６個の出力信号の４個ずつの出力信号がセレクタ
ブロック１２のセレクタ２１，２２．２３゜２４に供給
される。つまり、レジスタＲ１〜Ｒ，の直列接続の段間
から取ｐ出された４個の出力信号がセレクタ２１に供給
され、レジスタＲ，〜４の直列接続の段間から取シ出さ
れた４個の出力信号がセレクタ２２に供給され、レジス
タＲ９〜ＲＸｌの直列接続の股間から取少出された４個
の出力信号がセレクタ２３に供給され、レジスタＲ１１
ｌ””Ｒ１−の直列接続の股間から取シ出された４個の
出力信号がセレクタ２４に供給される。この一実施例は
、（Ｎ−４） （Ｍ−４）の構成である。データ幅は、
この一実施例では、説明の簡単のため１ビツト分のみ図
示しているが、データ幅のビット数と等しい数のシフト
レジスタ１１及びセレクタブロック１２が並列に設けら
れて−る。
ブロック１２のセレクタ２１，２２．２３゜２４に供給
される。つまり、レジスタＲ１〜Ｒ，の直列接続の段間
から取ｐ出された４個の出力信号がセレクタ２１に供給
され、レジスタＲ，〜４の直列接続の段間から取シ出さ
れた４個の出力信号がセレクタ２２に供給され、レジス
タＲ９〜ＲＸｌの直列接続の股間から取少出された４個
の出力信号がセレクタ２３に供給され、レジスタＲ１１
ｌ””Ｒ１−の直列接続の股間から取シ出された４個の
出力信号がセレクタ２４に供給される。この一実施例は
、（Ｎ−４） （Ｍ−４）の構成である。データ幅は、
この一実施例では、説明の簡単のため１ビツト分のみ図
示しているが、データ幅のビット数と等しい数のシフト
レジスタ１１及びセレクタブロック１２が並列に設けら
れて−る。
セレクタ２１，２２，２３．２４は、夫々４個の入力の
うち１ （Ｉｌｌを選択して出力するものである。
うち１ （Ｉｌｌを選択して出力するものである。
これらのセレクタ２１〜２４の出力がレジスタＲ８、ｒ
’ Ｒ，２２＋ Ｒｅａｒ Ｒ２４に供給される。これ
らのレジスタＲｓ１〜Ｒ１４の夫々の出力がセレクタ２
５に供給される。このセレクタ２５は、４個の入力のう
ちの１個を選択して出力するもので、セレクタ２５の出
力がレジスタＲ□に供給される。このレジスタＲ０から
入力に対して所定のりｑツク周期の遅延を有する出力デ
ータが取９出される。
’ Ｒ，２２＋ Ｒｅａｒ Ｒ２４に供給される。これ
らのレジスタＲｓ１〜Ｒ１４の夫々の出力がセレクタ２
５に供給される。このセレクタ２５は、４個の入力のう
ちの１個を選択して出力するもので、セレクタ２５の出
力がレジスタＲ□に供給される。このレジスタＲ０から
入力に対して所定のりｑツク周期の遅延を有する出力デ
ータが取９出される。
デコーダブロック１３には、４ビツトの選択信号が供給
され、そのうちの下位２ビットｓ、、 ｓ、がレジスタ
３１を介してデコーダ３２に供給され、４ビツトの選択
信号Ｐ１〜Ｐ４に変換される。この選択信号Ｐ１〜Ｐ４
がレジスタ３３に供給される。選択信号の上位２ビツト
Ｓｊ＋８４がレジスタ３４を介してデコーダ３５に供給
され、４ビツトの選択信号Ｑ１〜Ｑ４に変換される。こ
のデコーダ３５の出力カレジスタ３６を介してレジスタ
３Ｔに供給される。
され、そのうちの下位２ビットｓ、、 ｓ、がレジスタ
３１を介してデコーダ３２に供給され、４ビツトの選択
信号Ｐ１〜Ｐ４に変換される。この選択信号Ｐ１〜Ｐ４
がレジスタ３３に供給される。選択信号の上位２ビツト
Ｓｊ＋８４がレジスタ３４を介してデコーダ３５に供給
され、４ビツトの選択信号Ｑ１〜Ｑ４に変換される。こ
のデコーダ３５の出力カレジスタ３６を介してレジスタ
３Ｔに供給される。
レジスタ３３からの選択信号Ｐ８〜Ｐ、によって、セレ
クタ２１，２２．２３．２４が制御され、レジスタ３７
からの選択信号Ｑ８〜Ｑ４によって、セレクタ２５が制
御される。
クタ２１，２２．２３．２４が制御され、レジスタ３７
からの選択信号Ｑ８〜Ｑ４によって、セレクタ２５が制
御される。
第３図は、デコーダ３２の一例の構成を示す。
ＡＮＤゲート４１，４２，４３．４４が設けられ、ＮΦ
ゲート４１に選択信号の２ビツトＳ１及びＳ。
ゲート４１に選択信号の２ビツトＳ１及びＳ。
が供給され、ＭΦゲート４２にＳｌ及びＳｌが供給され
、Ｍ■ゲート４３にＳ、及びＳｌが供給され、ＮΦゲー
ト４４にＳｌ及びＳ３が供給される。したがって、デコ
ーダ３２の出力に取シ出される選択信号Ｐ８〜Ｐ４は、
そのうちの１ビツトが１で他の全てのビットが０のもの
である。
、Ｍ■ゲート４３にＳ、及びＳｌが供給され、ＮΦゲー
ト４４にＳｌ及びＳ３が供給される。したがって、デコ
ーダ３２の出力に取シ出される選択信号Ｐ８〜Ｐ４は、
そのうちの１ビツトが１で他の全てのビットが０のもの
である。
第４図は、セレクタ２１の一例の構成を示す。
４個のにのゲート４５，４６，４７．４８の夫々の一方
の入力端子にシフトレジスタ１１のレジスタＲ１〜Ｒ４
の出力Ｘｉ ＋ Ｘｓ ｒ ）５ ＃ Ｘ４カ供給され
、夫々の他方の入力端子にデコーダ３２で形成された選
択信号Ｐ１〜Ｐ４がレジスタ３３から供給される。
の入力端子にシフトレジスタ１１のレジスタＲ１〜Ｒ４
の出力Ｘｉ ＋ Ｘｓ ｒ ）５ ＃ Ｘ４カ供給され
、夫々の他方の入力端子にデコーダ３２で形成された選
択信号Ｐ１〜Ｐ４がレジスタ３３から供給される。
ＡＮＤゲート４５〜４８の出力がＯＲゲート４９に供給
され、このＯＲゲート４９から出力信号Ｙが取り出され
る。選択信号Ｐ、〜Ｐ４により、４個のＮΦゲート４５
〜４８のうちの１個を通じて、ｘ１〜ｘ４のうちの１個
が出力信号Ｙとして取シ出される。
され、このＯＲゲート４９から出力信号Ｙが取り出され
る。選択信号Ｐ、〜Ｐ４により、４個のＮΦゲート４５
〜４８のうちの１個を通じて、ｘ１〜ｘ４のうちの１個
が出力信号Ｙとして取シ出される。
デコーダ３５は、図示せずも、第３図に示すものと同様
の構成とされる。セレクタ２２，２３゜２４．２５は、
図示せずも第４図に示すものと同様の構成とされる。選
択信号の下位２ビツトＳ１゜謁に応じて選択された？／
７トレジスタ１１の出力信号がセレクタ２１，２２ｊ２
３，２４から取ル出される。また、選択信号の上位２ビ
ットｓ、、ｓ４即ちデコーダ３５で形成された選択信号
ＱＩＮＧ！、に応じ【セレクタ２１〜２４の出力信号の
うちの１個をセ、レクタ２５が選択する。したがって、
シフトレジスタ１１からの１６個の出力信号のうちの選
択信号Ｓ亡Ｓ４と対応する１個が出力信号として取シ出
される。
の構成とされる。セレクタ２２，２３゜２４．２５は、
図示せずも第４図に示すものと同様の構成とされる。選
択信号の下位２ビツトＳ１゜謁に応じて選択された？／
７トレジスタ１１の出力信号がセレクタ２１，２２ｊ２
３，２４から取ル出される。また、選択信号の上位２ビ
ットｓ、、ｓ４即ちデコーダ３５で形成された選択信号
ＱＩＮＧ！、に応じ【セレクタ２１〜２４の出力信号の
うちの１個をセ、レクタ２５が選択する。したがって、
シフトレジスタ１１からの１６個の出力信号のうちの選
択信号Ｓ亡Ｓ４と対応する１個が出力信号として取シ出
される。
選択信号８８〜Ｓ４が全て０の時は、レジスタＲ０から
セレクタ２１、レジスタＲ□、セレクタ２５、レジスタ
Ｒ０ｔでに至るパスを介して入力データが取シ出され、
したがって、最小遅延量が３段のレジスタとなる。選択
信号ｓ１〜ｓ４が全てｌの時は、シフトレジスタ１１の
レジスタＲ８〜Ｒ１６，セレクタ２４、レジスタＲ８４
、セレクタ２５、レジスタＲ□までに至るパスを介して
入力データが塩９…サレ、シたがって、最大遅延量が１
８段のレジスタとなる。この３段から１８段の範囲で選
択信号Ｓｓ”’ ５４によｐＷｒ定の遅延量が設定され
る。っまｐｌこの一実施例は、第５図に示すように、０
Ｎ１５段の範囲で遅延量を可変される可変遅延回路５１
に３段のレジスタＲ８１１Ｒａ２＊ Ｒａ ｍが接続さ
れた構成と等価である。ディジタルビデオ信号処理等の
フィートバラクルージを持だな−デイジタル信号処理で
は、１０段程度の固定された遅延量は、特に問題となら
ず、最小遅延量が８段でも不都合は生じない。
セレクタ２１、レジスタＲ□、セレクタ２５、レジスタ
Ｒ０ｔでに至るパスを介して入力データが取シ出され、
したがって、最小遅延量が３段のレジスタとなる。選択
信号ｓ１〜ｓ４が全てｌの時は、シフトレジスタ１１の
レジスタＲ８〜Ｒ１６，セレクタ２４、レジスタＲ８４
、セレクタ２５、レジスタＲ□までに至るパスを介して
入力データが塩９…サレ、シたがって、最大遅延量が１
８段のレジスタとなる。この３段から１８段の範囲で選
択信号Ｓｓ”’ ５４によｐＷｒ定の遅延量が設定され
る。っまｐｌこの一実施例は、第５図に示すように、０
Ｎ１５段の範囲で遅延量を可変される可変遅延回路５１
に３段のレジスタＲ８１１Ｒａ２＊ Ｒａ ｍが接続さ
れた構成と等価である。ディジタルビデオ信号処理等の
フィートバラクルージを持だな−デイジタル信号処理で
は、１０段程度の固定された遅延量は、特に問題となら
ず、最小遅延量が８段でも不都合は生じない。
この一実施例では、セレクタ２１〜２５の夫々の入力側
及び出力側にレジスタが設けられると共に、デコーダ３
２及び３５の夫々の入力側及び出力側にレジスタが設け
られて−る。デコーダ３５の出力側に１段でなく２段の
レジスタ３６．３７が接続されるのは、レジスタＲ１１
＋ ＲＷ＋ Ｒゎ、Ｒ１４で生じる遅れを補償するため
である。このようなパイプライン処理によル、セレクタ
プ四ツク１２とデコーダプ筒ツク１３におけるゲート遅
極の影響を少なくでき、ディジタルビデオ信号のような
高速なデータの場合でも、各クロックごとに、遅延量を
選択することができる。
及び出力側にレジスタが設けられると共に、デコーダ３
２及び３５の夫々の入力側及び出力側にレジスタが設け
られて−る。デコーダ３５の出力側に１段でなく２段の
レジスタ３６．３７が接続されるのは、レジスタＲ１１
＋ ＲＷ＋ Ｒゎ、Ｒ１４で生じる遅れを補償するため
である。このようなパイプライン処理によル、セレクタ
プ四ツク１２とデコーダプ筒ツク１３におけるゲート遅
極の影響を少なくでき、ディジタルビデオ信号のような
高速なデータの場合でも、各クロックごとに、遅延量を
選択することができる。
なお、シフトレジスタの段数、セレクタの入力数及びそ
の個数、セレクタのトリー状の配置の段数などは、上述
の一実施例以外に種々の値が可能である。
の個数、セレクタのトリー状の配置の段数などは、上述
の一実施例以外に種々の値が可能である。
上述の一実施例におけるデータの入出力関係について第
６図を参照して説明する。第６図Ａは、入力データの連
続する時系列を示すもので、シフトレジスタ１１には、
先に入力されたデータから順に貯えられる。第６図Ｂに
示すように、選択信号Ｓ１〜Ｓ４が入力されると、その
値（図示の場合はｍ）だけ過去にさかのぼって対応した
時刻が選ばれる。この選択された時刻と対応するレジス
タの内容がＤｍであったとすると、第６図Ｃに示すよう
に、選択信号が供給された時刻の４クロツク後の出力が
Ｄｍになる。この４クロツクの遅れは、パイプライン処
理によって生じるものである。
６図を参照して説明する。第６図Ａは、入力データの連
続する時系列を示すもので、シフトレジスタ１１には、
先に入力されたデータから順に貯えられる。第６図Ｂに
示すように、選択信号Ｓ１〜Ｓ４が入力されると、その
値（図示の場合はｍ）だけ過去にさかのぼって対応した
時刻が選ばれる。この選択された時刻と対応するレジス
タの内容がＤｍであったとすると、第６図Ｃに示すよう
に、選択信号が供給された時刻の４クロツク後の出力が
Ｄｍになる。この４クロツクの遅れは、パイプライン処
理によって生じるものである。
第７図を参照してデータ欠如区間を形成する時の動作に
ついて説明する。第７図Ａは、連続した１２個のデータ
ａ、ｂ、ｃ・・・曲・・Ｉｔ−１プ四ツクとする入力デ
ータを示す。この入力データに対して第７図Ｂに示すよ
うに１選択信号Ｓ、〜Ｓ４の値の０を３クロツクの期間
連続し、次に５クロツクの期間を空けて選択信号の値の
６を８クロツクの期間連続し１更に次の５クロツクの期
間の後の３クロツクの期間、選択信号の値を１０とし、
次の５クロツクの期間の後の３り四ツクの期間、選択信
号の値を１５とする。この第７図Ｂにおいて、選択信号
Ｓ１〜Ｓ４の値が指定されていない５り筒ツクの期間で
は、任意の値とされる。
ついて説明する。第７図Ａは、連続した１２個のデータ
ａ、ｂ、ｃ・・・曲・・Ｉｔ−１プ四ツクとする入力デ
ータを示す。この入力データに対して第７図Ｂに示すよ
うに１選択信号Ｓ、〜Ｓ４の値の０を３クロツクの期間
連続し、次に５クロツクの期間を空けて選択信号の値の
６を８クロツクの期間連続し１更に次の５クロツクの期
間の後の３クロツクの期間、選択信号の値を１０とし、
次の５クロツクの期間の後の３り四ツクの期間、選択信
号の値を１５とする。この第７図Ｂにおいて、選択信号
Ｓ１〜Ｓ４の値が指定されていない５り筒ツクの期間で
は、任意の値とされる。
このように、選択信号Ｓ！〜Ｓ、が変化させられると、
第７図Ｃに示すように、選択信号に対して４りはツク遅
れたタイミングで、出力データー発生する。この出力デ
ータは、１２伊の入力データが３個づつのデータに分ゆ
られると共に、この３個づつのデータの間に５個のデー
タｖｃ相当する長さのデータ欠如区間を有するものとな
る。第７図Ｂにお−て、各５クロツクの期間の選択信号
の値をその前の各３クロツクの期間のものと一致させる
と、出力データは、ａｂｃｄｅｆｇｈｄｅｆｇｈｌｊｋ
・・・・・・・・・と変化するものとなる。したがって
、第７図Ｃにおいてデータが記入されていな−ρ各６り
四ツクの期間の出力データは、ゼロとならない。
第７図Ｃに示すように、選択信号に対して４りはツク遅
れたタイミングで、出力データー発生する。この出力デ
ータは、１２伊の入力データが３個づつのデータに分ゆ
られると共に、この３個づつのデータの間に５個のデー
タｖｃ相当する長さのデータ欠如区間を有するものとな
る。第７図Ｂにお−て、各５クロツクの期間の選択信号
の値をその前の各３クロツクの期間のものと一致させる
と、出力データは、ａｂｃｄｅｆｇｈｄｅｆｇｈｌｊｋ
・・・・・・・・・と変化するものとなる。したがって
、第７図Ｃにおいてデータが記入されていな−ρ各６り
四ツクの期間の出力データは、ゼロとならない。
しかし、この期間のデータは、本来必要なものでなく、
エラー訂正符号の冗長データなどに置換されるもので、
実質的にデータ欠如区間とな′る。
エラー訂正符号の冗長データなどに置換されるもので、
実質的にデータ欠如区間とな′る。
第８図Ａは、第７図Ｃに示すのと同様のデータ欠如□区
間を有するデータである。このデータが入力データとし
てシフトレジスタ１１に供給され、選択信号８１〜Ｓ４
の値が′ｓ８図Ｂに示すタイミングで、３りはツクの期
間ごとに１５から５づつＯｆで減じられる。この選択信
号の最初の１５の値は、入力データの最初のものから１
５クロツクの期間後に発生する。
間を有するデータである。このデータが入力データとし
てシフトレジスタ１１に供給され、選択信号８１〜Ｓ４
の値が′ｓ８図Ｂに示すタイミングで、３りはツクの期
間ごとに１５から５づつＯｆで減じられる。この選択信
号の最初の１５の値は、入力データの最初のものから１
５クロツクの期間後に発生する。
第８図Ｂに示す選択信号Ｓ工〜＆の変化よシ４り日ツク
の期間後に、第８図Ｃに示すように、出力データが発生
する。この出力データの系列は、１ブロツクの１２個の
データがデータ欠如区間を含まずに連続するものである
。この時間軸圧縮時の人力データ（第８図Ａ）中のデー
タ欠如区間は、データが存在してないタイムスロットに
限らず、任意のデータが存在して−る区間でも良い。
の期間後に、第８図Ｃに示すように、出力データが発生
する。この出力データの系列は、１ブロツクの１２個の
データがデータ欠如区間を含まずに連続するものである
。この時間軸圧縮時の人力データ（第８図Ａ）中のデー
タ欠如区間は、データが存在してないタイムスロットに
限らず、任意のデータが存在して−る区間でも良い。
時間軸伸長時に生じるデータ欠如区間に所定の記号例え
ば全て０を挿入することもできる。つまり、第９図Ａに
示すように、１ブロツクの１２＠のデータの最初と最後
に夫々ゼロを付加したものを入力データとし、第９図Ｂ
に示すように、選択信号Ｓ１〜Ｓ４を変化させる。この
選択信号は、第７図Ｂと同様に、８６のデータごとに５
クロツクの期間のデータ欠如区間を形成すると共に、こ
のデータ欠如区間にお−て、１プ四ツクの最初又は終シ
に付加された上目を選択するものとされる。したがって
、出力データ中のデータ欠如区間は、第９図Ｃに示すよ
うに全て０のものとなる。このデータ欠如区間に挿入す
る記号は、ゼロ以外の全て１のものでも良−０ 〔発明の効果〕 仁の発明に依れば、１りｐツクごとに遅延量を変えるこ
とかで龜る可変遅延回路を用い、入力信号系列の任意の
場所に任意の長さのデータ欠如区間を形成でき、又はそ
の逆に入力信号系列から任意の所にある任意の長さのデ
ータ欠如区間を除去することができる。この発明は、セ
レクタをトリー状の配置とすると共にセレクタに・峨イ
ゾライン廻理を施すことによｐ１セレクタのゲート遅延
の影響を小さくでき、高速のデータの！６理を可能にし
た時間軸変換回路を実現できる。
ば全て０を挿入することもできる。つまり、第９図Ａに
示すように、１ブロツクの１２＠のデータの最初と最後
に夫々ゼロを付加したものを入力データとし、第９図Ｂ
に示すように、選択信号Ｓ１〜Ｓ４を変化させる。この
選択信号は、第７図Ｂと同様に、８６のデータごとに５
クロツクの期間のデータ欠如区間を形成すると共に、こ
のデータ欠如区間にお−て、１プ四ツクの最初又は終シ
に付加された上目を選択するものとされる。したがって
、出力データ中のデータ欠如区間は、第９図Ｃに示すよ
うに全て０のものとなる。このデータ欠如区間に挿入す
る記号は、ゼロ以外の全て１のものでも良−０ 〔発明の効果〕 仁の発明に依れば、１りｐツクごとに遅延量を変えるこ
とかで龜る可変遅延回路を用い、入力信号系列の任意の
場所に任意の長さのデータ欠如区間を形成でき、又はそ
の逆に入力信号系列から任意の所にある任意の長さのデ
ータ欠如区間を除去することができる。この発明は、セ
レクタをトリー状の配置とすると共にセレクタに・峨イ
ゾライン廻理を施すことによｐ１セレクタのゲート遅延
の影響を小さくでき、高速のデータの！６理を可能にし
た時間軸変換回路を実現できる。
【図面の簡単な説明】
第１図は従来の可変遅延回路のブロック図、第２図はこ
の発明の一実施例のブロック図、第３図はデコーダの一
例のブロック図、第４図はセレクタの一例のブロック図
、第５図はこの発明の一実ムチャート、第７図、第８図
、第９図は夫々この発明の一実施例の時間軸変換動作の
説明に用いるタイムチャートである。 １１・・・・・・・・・・・・シフトレジスタ、１２・
・曲・・・・・・セレクタブロック、１３・・・・・・
・・・・・・デコーダプはツク、２１゜２２．２３，２
４．２５・・・・・・・・・・・・セレクタ、３２゜３
５・・・・・・・・・・・・７’：ｆ −／。 第１図 第５図
の発明の一実施例のブロック図、第３図はデコーダの一
例のブロック図、第４図はセレクタの一例のブロック図
、第５図はこの発明の一実ムチャート、第７図、第８図
、第９図は夫々この発明の一実施例の時間軸変換動作の
説明に用いるタイムチャートである。 １１・・・・・・・・・・・・シフトレジスタ、１２・
・曲・・・・・・セレクタブロック、１３・・・・・・
・・・・・・デコーダプはツク、２１゜２２．２３，２
４．２５・・・・・・・・・・・・セレクタ、３２゜３
５・・・・・・・・・・・・７’：ｆ −／。 第１図 第５図
Claims (1)
- 連続したデータ時系列からなる１プ■ツクのディジタル
入力信号から上記１プ四ツク内にデータ欠如区間を含む
ディジタル信号への変換、又はその逆の変換を行な５時
間軸変換回路において、上記ディジタル入力信号が供給
され、単位遅延段が複数段直列に接続されたシフトレジ
スタと、上記データ欠如区間の生成又は削除を行なうた
めの選択信号を発生する選択信号形成回路と、上記シフ
トレジスタから取や出された複数の遅延時間の異なる出
力信号から上記選択信号に応じて一つの信号を選択する
信号選択回路とを有し、上記信号選択回路は上記複数の
出力信号のうちＭ個の出力信号°が入力され一つの信号
が選択される第１の単位選択回路がＮ個と、これらＮ個
の第１の単位選択回路の出力が供給され、一つの信号が
選択される第２の単位選択回路とが設けられてなり、少
なくとも上記第２の単位選択回路の入出力線に信号をそ
の１クロック周期の時間遅延する遅延回路が挿入される
ことによシバイブライン処理が施され、上記選、択信号
は１り四ツク周期毎に変化し得るようになされると共に
、上記選択信号形成回路の出力側に遅延回路が挿入され
てなることを特徴とする時間軸変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074205A JPS60219675A (ja) | 1984-04-13 | 1984-04-13 | 時間軸変換回路 |
| US06/721,658 US4677499A (en) | 1984-04-13 | 1985-04-10 | Digital time base corrector |
| DE8585104421T DE3586291T2 (de) | 1984-04-13 | 1985-04-11 | Zeitbasiskorrektionsschaltung. |
| EP85104421A EP0158980B1 (en) | 1984-04-13 | 1985-04-11 | Digital time base corrector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074205A JPS60219675A (ja) | 1984-04-13 | 1984-04-13 | 時間軸変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60219675A true JPS60219675A (ja) | 1985-11-02 |
| JPH0534746B2 JPH0534746B2 (ja) | 1993-05-24 |
Family
ID=13540447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074205A Granted JPS60219675A (ja) | 1984-04-13 | 1984-04-13 | 時間軸変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4677499A (ja) |
| EP (1) | EP0158980B1 (ja) |
| JP (1) | JPS60219675A (ja) |
| DE (1) | DE3586291T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6270922A (ja) * | 1985-09-04 | 1987-04-01 | Fujitsu Ltd | クロツク位相調整方式 |
| US4825109A (en) * | 1986-06-13 | 1989-04-25 | American Home Products Corporation | Digital delay circuit |
| JP2548210B2 (ja) * | 1987-07-21 | 1996-10-30 | 松下電器産業株式会社 | 時間軸補正装置 |
| US4899351A (en) * | 1988-07-18 | 1990-02-06 | Western Digital Corporation | Transient free clock switch logic |
| US4894626A (en) * | 1988-09-30 | 1990-01-16 | Advanced Micro Devices, Inc. | Variable length shift register |
| US5062005A (en) * | 1989-02-01 | 1991-10-29 | Matsushita Electric Industrial Co., Ltd. | Videodisc reproducing apparatus |
| US5013944A (en) * | 1989-04-20 | 1991-05-07 | International Business Machines Corporation | Programmable delay line utilizing measured actual delays to provide a highly accurate delay |
| EP0455428B1 (en) * | 1990-04-30 | 1996-11-13 | Advanced Micro Devices, Inc. | Programmable logic device |
| US5347322A (en) * | 1991-07-09 | 1994-09-13 | Rebo Research | Video storage and synchronization |
| US5444405A (en) * | 1992-03-02 | 1995-08-22 | Seiko Epson Corporation | Clock generator with programmable non-overlapping clock edge capability |
| JP3550404B2 (ja) * | 1992-09-10 | 2004-08-04 | 株式会社日立製作所 | 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置 |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| US5521499A (en) * | 1992-12-23 | 1996-05-28 | Comstream Corporation | Signal controlled phase shifter |
| AU670862B2 (en) * | 1992-12-23 | 1996-08-01 | Nxp B.V. | Digitally controlled phase shifter |
| FR2710800B1 (fr) * | 1993-09-27 | 1995-12-15 | Sgs Thomson Microelectronics | Ligne à retard numérique. |
| JPH07141053A (ja) * | 1993-11-17 | 1995-06-02 | Nec Niigata Ltd | クロック発生回路 |
| US5554946A (en) * | 1994-04-08 | 1996-09-10 | International Business Machines Corporation | Timing signal generator |
| JPH09116601A (ja) * | 1995-10-19 | 1997-05-02 | Saitama Nippon Denki Kk | 携帯電話機 |
| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
| US5945861A (en) * | 1995-12-18 | 1999-08-31 | Lg Semicon., Co. Ltd. | Clock signal modeling circuit with negative delay |
| US6154079A (en) * | 1997-06-12 | 2000-11-28 | Lg Semicon Co., Ltd. | Negative delay circuit operable in wide band frequency |
| JP3338776B2 (ja) * | 1998-03-12 | 2002-10-28 | 日本電気株式会社 | 半導体装置 |
| US7928773B2 (en) * | 2008-07-09 | 2011-04-19 | Integrated Device Technology, Inc | Multiple frequency synchronized phase clock generator |
| US10990555B1 (en) * | 2020-01-06 | 2021-04-27 | Xilinx, Inc. | Programmable pipeline at interface of hardened blocks |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3675049A (en) * | 1970-04-24 | 1972-07-04 | Western Electric Co | Variable digital delay using multiple parallel channels and a signal-driven bit distributor |
| US3851100A (en) * | 1972-04-03 | 1974-11-26 | Ampex | Time-base error correction system |
| GB1515584A (en) * | 1976-01-28 | 1978-06-28 | Quantel Ltd | Time base corrector |
| US4330846A (en) * | 1980-06-16 | 1982-05-18 | Eastman Technology, Inc. | Digital time base correction |
| US4532556A (en) * | 1983-05-20 | 1985-07-30 | Dolby Laboratories Licensing Corporation | Time-base correction of audio signals in video tape recorders |
| JPS60229521A (ja) * | 1984-04-27 | 1985-11-14 | Sony Tektronix Corp | デジタル信号遅延回路 |
-
1984
- 1984-04-13 JP JP59074205A patent/JPS60219675A/ja active Granted
-
1985
- 1985-04-10 US US06/721,658 patent/US4677499A/en not_active Expired - Lifetime
- 1985-04-11 DE DE8585104421T patent/DE3586291T2/de not_active Expired - Fee Related
- 1985-04-11 EP EP85104421A patent/EP0158980B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534746B2 (ja) | 1993-05-24 |
| EP0158980A3 (en) | 1989-09-06 |
| US4677499A (en) | 1987-06-30 |
| EP0158980A2 (en) | 1985-10-23 |
| EP0158980B1 (en) | 1992-07-08 |
| DE3586291D1 (de) | 1992-08-13 |
| DE3586291T2 (de) | 1993-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |