JPH0628330B2

JPH0628330B2 - デイジタル波形等化器

Info

Publication number: JPH0628330B2
Application number: JP59227723A
Authority: JP
Inventors: 茂山崎; 正治小林; 雅文中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1994-04-13
Anticipated expiration: 2009-04-13
Also published as: JPS61107807A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はマルチトラック方式ＰＣＭ記録再生装置に係
り、特に演算速度が高速で、かつ回路規模が小さく、Ｌ
ＳＩ化に好適なディジタル波形等化器に関する。

〔発明の背景〕

ディジタル信号を磁気テープに記録または再生する場合
に、ヘッド・テープ伝送特性、特に短波長領域での損失
増大により、その再生波形は記録波形と大きく異なって
しまう。そのため所定の波形等化器を設け、再生信号波
形を記録波形と一致させる操作を行う。

この波形等化器としては、通常、群遅延特性が平坦なト
ランスバーサルフィルタが用いられてきた。しかし、ト
ランスバーサルフィルタは回路規模が大きく、特にマル
チトラック方式ＰＣＭ記録再生装置においては、このフ
ィルタをトラックの数だけ使用することになり、装置の
小型化，ＩＣ化または低価格化を行う場合の大きな問題
となっていた。

そこで、この波形等化器をディジタル回路で構成する方
法が注目されている。

ディジタルフィルタの基本的な回路構成としては、例え
ば特開昭５８−５３２１７号に示されているように、デ
ィジタル化された信号と所定の係数との乗算を行う乗算
回路と、乗算した結果を順次加算していく加算回路から
成っている。これらの演算は、入力するデータのサンプ
リング時間内にすべてを終えなければならないため、非
常に速いスピードが要求されている。

マルチトラック方式ＰＣＭ記録再生装置の場合は、小型
化をはかるため、各トラックの波形等化を時分割で処理
しようとする場合、さらに高速化が要求され、演算速度
の速い回路構成が望まれていた。

〔発明の目的〕

本発明の目的は、従来のディジタルフィルタに対し、演
算速度が速く、かつ回路規模の小さいＬＳＩ化に適した
ディジタル波形等化器を提供するにある。

〔発明の概要〕

ディジタル波形等化器において必要な乗算は定数乗算で
あり、一定係数とディジタルデータの積である事から、
あらかじめメモリにディジタルデータ値に対応したアド
レスに、係数とディジタルデータとの積を記憶させてお
き、ディジタルデータをこのメモリのアドレスに接続し
て、データ入力後、即時メモリ出力に積を得られるよう
にして高速化，簡易化，小規模化を図り、さらに該係数
メモリをタップ数だけ持つ事により積が同時に得られる
ため、Wallace のトリー型の加算器を設け、１回の加算
で所望の波形等化データが得られるようにしたことにあ
る。

〔発明の実施例〕

以下、本発明の実施例を図にしたがって説明する。

第１図は、本発明の一実施例を示すブロック図である。
第１図において１は入力端子、２はＡＤ変換器、３はメ
モリ、４はアドレス制御回路、５はラッチ回路、６はメ
モリ、７はラッチ回路、８はWallace のトリー回路、９
は加算器、10はラッチ回路、11は出力端子である。入力
端子１から入力したアナログ信号は、ＡＤ変換器２でデ
ィジタル信号に変換され、アドレス制御回路４の出力に
よって制御されるメモリ３に順次記憶される。次にメモ
リ３に蓄えられたデータを読み出し、ラッチ回路５に転
送する。ラッチ回路５の出力は、メモリ６のアドレス端
子に接続されている。メモリ６にはあらかじめ係数とラ
ッチ回路５の出力との積を記憶させておき、ラッチ回路
５の出力状態に対応して、順次この積を出力させ、次段
のラッチ回路７に転送する。ラッチ回路７に格納された
複数のデータは、Wallace のトリー回路８，加算器９で
一度に加算され、加算された結果をラッチ回路10を経
て、出力端子11から出力する。

以上の構成によれば、乗算はメモリ６により行われ、ま
た加算回路は多入力のWallace のトリー回路８と、Carr
y Look Ahead タイプの加算器９一段であるので、回路
規模が小さく、また高速処理が可能な波形等化器を実現
できる。

第２図は、マルチトラック方式ＰＣＭ記録再生装置に用
いる本発明の一実施例を示すブロック図、第３図は時分
割多重処理の説明図である。

第２図において、12は磁気テープ、13は再生ヘッド、14
は再生アンプ、15はマルチプレクサ（以下ＭＰＸと略
す）、ＡＤ変換器２以降の回路構成については第１図と
同様である。

磁気テープ12の各トラックに記録された信号は、各トラ
ック対応の磁気ヘッド13で再生される。マルチトラック
ＰＣＭ記録再生装置においては、トラック数として20前
後が一般的に用いられている。各トラックで再生された
再生信号は、再生アンプ14によって所定のレベルまで増
幅される。ＭＰＸ15では各トラックの再生アンプ14の出
力を順次選択し、ＡＤ変換器２により各トラックの再生
波形をディジタル信号に変換した後、メモリ３に格納す
る。以降の波形等化に関しては、第１図において説明し
た方法と同一である。

第３図において、16〜19までは各トラックの再生波形を
示し、波形上の数字はＡＤ変換を行うタイミングを示し
ている。また、説明の簡略化のためにトラック数を４に
した場合について表記した。

ＭＰＸ15は、１，５，９，……の時点では第１トラック
を選択しており、第１トラックの再生波形16をＡＤ変換
器２でＡＤ変換する。同様に２，６，10……の時点では
第２トラック、３，７，11，……の時点では第３トラッ
ク、４，８，12，……の時点では第４トラックの再生波
形19をＡＤ変換する。このようにすれば、複数のトラッ
クの再生波形を１個のＡＤ変換器２でディジタル信号に
変換することができる。

この場合、各トラックのデータをサンプルする周期はＡ
Ｄ変換器２のサンプル周期のトラック数倍になるため、
ＡＤ変換器２のサンプル周期は、必要なサンプル周期の
トラック数分の１に設定しておく必要がある。ＡＤ変換
されたデータは、サンプルされた順序（第３図上に示し
た数字の順）でメモリ３に格納される。アドレス制御回
路４は、このＭＰＸ15とメモリ３のタイミングを与える
制御パルスを発生する。

次に波形等化を行う時には、メモリ３に記録されている
データを４個おきに読み出すことにより各トラックの再
生波形を処理する。この時、トラック数がたとえば20で
あったなら、20個おきにデータを読み出すことになる。

波形等化器は、一般に再生出力のインパルス応答のフー
リエ変換によって設計される。

第４図にフーリエ変換したインパルス波形を示し、第５
図には具体的なイコライザ回路の一実施例を示す。第５
図において20は遅延素子、21は乗算器、22は加算器であ
る。第４図に示した振幅値となるよう、第５図の乗算器
21の係数ａ₁〜ａ_Nを決めれば、第４図の波形が得られ
る。

ここで第５図に示した一般的な等化回路と第１図，第２
図に示した本発明のディジタル等化回路を比較しなが
ら、本発明の動作を詳述する。

マルチトラックＰＣＭ記録再生装置の場合、入力信号の
Ｓ／Ｎはおよび30〜40dBであるのでＡＤ変換器２による
量子化ビット数としては、６〜８ビット、必要タップ数
としては３〜９タップを選ぶのが一般的である。以下、
量子化ビット数８，必要タップ数を７として説明する。

第５図に示した遅延素子20は、第１図におけるＡＤ変換
器２，メモリ３，アドレス制御回路４，ラッチ回路５に
対応する。第３図において説明した操作でメモリ３に格
納されたデータを、各トラック毎に順次ラッチ回路５に
読み出せばよい。この時、ラッチ回路５としては８ビッ
トラッチを７つ使用する。

第１図，第２図においては一般的な構成を示すためにメ
モリ３を用いて説明したが、これはシフトレジスタで構
成してもよいことは言うまでもない。

第６図はシフトレジスタを用いた場合の本発明の一実施
例である。第６図において、２はＡＤ変換器、23はシフ
トレジスタ、24₁〜₇は各タップ出力である。また、図中
の数字は各トラックNoを表わしている。各トラックの信
号はＭＰＸ15，ＡＤ変換器２を介して８ビットのディジ
タルデータに変換された後、順次シフトレジスタ23に格
納される。シフトレジスタ23は、７タップ分シリーズに
接続され、各入力毎に１回シフトするので、その最前部
には常に各トラックのデータが時系列に並ぶことにな
り、そのデータを各タップ出力24_１〜７として使用すれ
ばよい。

次に乗算器について説明する。通常の乗算器は、Booth
のアルゴリズムによって部分積を生成し、生成した部分
積を、Wallaceの方法により加算して、キャリー（桁上
げ）とサム（和）に絞り、最後にキャリーとサムを加算
器で累積加算して求める方法がとられている。ところ
が、テープヘッド伝送系においては、各タップの係数ａ
₁〜ａ_Nは定数となるため、上記のように複雑な乗算器を
必要としない。そこで前述したようにメモリ６に、係数
ａ_Nと信号データの積をあらかじめ記録しておけば、非
常に高速に乗算結果が得られる。

第７図に本発明における乗算回路の一実施例を示す。第
７図において24_１〜７はタップ出力、６_１〜７はメモ
リ、25_１〜７は乗算器出力である。メモリ6_１〜７には
タップ係数ａ_１〜７とタップ出力24_１〜７の積が格納さ
れており、たとえばタップ出力24_１〜７が８ビットであ
れば、256種の積が格納される。タップ出力24
_１〜７を、それぞれメモリ６_１〜７のアドレスに接続す
れば、タップ出力24_１〜７の変化に応じて、係数ａ
_１〜７との積が出力されることになる。また、メモリ６
_１〜７は各タップ出力24_１〜７に対してそれぞれ独立構
成されるため並列演算が可能であり、高速化が図れる。

以上述べたメモリ６_１〜７としては、通常テープヘッド
の伝送特性がわかっている場合にはＲＯＭ（Read Only
Memory ）でよく、また伝送特性にばらつきがある場合
には、ＲＡＭ（Random Access Memory ）を用いて、再
生状態に応じて係数を変化させる自動等化を行うように
する。

ここで係数ａ_１〜７を８ビットとすれば乗算器出力25
_１〜７は16ビットとなる。

以上の動作の後、乗算器出力25_１〜７は、第１図，第２
図で示したおりラッチ回路７を経てWallaceのトリー回
路８に入力する。前記の条件の下ではWallaceのトリー
回路８は入力数７，演算桁数16のものが必要となる。

第８図に７入力のWallace のトリー回路の一実施例を示
す。第８図において、26は全加算器である。

第８図の構成によって最初の７入力が２入力に絞りこめ
る。さらにWallace の方式においても、キャリーを各段
で伝搬させないため最終段でキャリーの伝搬を行う必要
がある。そのため、加算器９としては、Carry Look Ahe
ad タイプを用いる。

Wallace のトリー回路８への入力は、すべて同時に確立
するので演算は一度でよく、出力であるキャリーとサム
を加算器９で計算し、ラッチ回路10に格納した時点で１
サイクルの演算が終了する。

次に第１図で示したメモリ３の出力を再読出し、あるい
は第６図で示したシフトレジスタ23内のデータをシフト
し、同様の演算を行えば、第２のトラックの波形等化が
行われ、この動作をくり返すことによって各トラックの
波形等化が順次行われる。

さらに出力端子11以降に接続されるディジタル信号処理
回路で20個おきにサンプリングすれば、各トラックの連
続したデータが得られる。

以上の動作によって各トラックの波形等化を時分割処理
で行える。さらに、ランダムアクセスなどの高速アクセ
ス時において、補助トラックまたはデータトラックのう
ち任意の１トラックのみを再生する場合には、トラック
数倍までの高速処理が可能となる。

さらに固定ヘッドディジタルオーディオテープレコーダ
においては、データトラック数は種々の値が検討されて
おり例えば20トラックの場合と10トラックの場合とを併
用しようとするシステムの場合には、10トラック再生時
には、20トラック再生時と比較して演算時間に倍の余裕
がある事と、メモリもまた余裕があるため、乗算および
加算を時分割処理することにより、ほぼ倍のタップ数の
処理が可能となる。即ち、各タップの演算をほぼ２分割
し、最初のタップ部の演算を行なった後次のタップ部の
演算を行ない、結果を最初のタップ部の演算結果に加算
することで実現できる。

ここでＡＤ変換器２について別の実施例によりさらに詳
細に説明する。以下第９図に従って説明する。

第９図(a)はＡＤ変換器２としてその変換出力が、サイ
ンマグニチュードまたはモディファイサインマグニチュ
ードコードのものとした例である。次に第９図(b)は他
の実施例の構成であり、ＡＤ変換回路27の変換出力が上
記２者以外の場合、コード変換回路28によりＡＤ変換回
路27の変換出力を上記２者のいずれかに変換する方式で
ある。以上の実施例のようにＡＤ変換器２の出力がサイ
ンマグニチュードコードまたはモディファイサインマグ
ニチュードコードの場合は、メモリ６の容量を1/2にす
る事ができる。

ここで、コード変換回路28の場合、入力信号がオフセッ
トバイナリコードまたは２の補数コードの場合に負の最
大値は同値から最小値を差し引く操作を含むものとす
る。例えば８ビットの場合では−128は−127 に置換し
てから変換するものとする。さらに、０はサインマグニ
チュードコード（またはモディファイサインマグニチュ
ードコード）の０のいずれか一方、例えば＋０値（また
は−０値）に変換するものとする。変換例を第10図に示
す。

これらのコードに関しては日本技術経済センター出版部
発行の文献「最新Ｄ／Ａ，Ａ／Ｄコンバーダユーザマニ
ュアル」著者；Eugene R.Hnatek，訳著久保大次郎
他，発行日：昭和55年４月25日の第85頁乃至第86頁に記
載されている。

次にメモリ６について更に第11図に示した具体的な実施
例を用いて説明する。

先ずメモリ６₈は被乗算入力24₈ してから変換のＭＳＢ
ビットは極性制御回路29に入り、同出力が乗算出力25₈
のＭＳＢビットになる。ここで、極性制御回路29は、係
数が正の場合には非反転であり、同負の場合には反転と
なるように設定される。次にメモリ30としてはＭＳＢを
除いて信号が入力される。従って、この場合ＭＳＢを含
める場合に較べてその容量は半分となる。

次に、乗算出力25₈ のビット数は演算タップ数，係数お
よび等化回路の制度等より決定される。実施例の場合は
11ビットの例である。ここでメモリ30としては、係数の
値等により、ＲＡＭの他ＲＯＭ，ＰＬＡまたはランダム
ゲートからそれらの組み合わせによって構成することも
できる。従って必ずしもタップ毎のメモリは同一構成と
する必要もない。

第12図はメモリ３をタップ分割した場合の一実施例であ
る。３_１〜７はメモリ、５_１〜７はラッチ回路、６
_１〜７はメモリ、８はWallace のトリー回路、９は加算
器である。

メモリ３がRead モードになった場合、メモリ３
_１〜１１からその時点で与えられているアドレスコード
に従って同一トラックの８ビットデータをラッチ回路５
_１〜７に送出する。ラッチ回路５_１〜７以降の乗算、加
算処理は第１図、第２図で述べた方法と同じである。次
にメモリ３_１〜７をアドレスコードがそのまでの状態で
Write モードに切換えれば、メモリ３₁はＡＤ変換切器
２の出力である新データに、メモリ３₂はメモリ３₁の旧
データであるラッチ回路５₁の出力に、それぞれ書き換
えられる。この構成によって、メモリ３_１〜７の同一ア
ドレスに同一のトラックを格納し、さらに順次、次段の
メモリ３_１〜７にデータをシフトできる。

第12図のメモリは第１図のメモリに比べて、各タップ分
を独立に持つため、たとえばＬＳＩ化する場合にスペー
スファクターが悪くなるという問題が懸念されるが、現
状技術で可能なAl２層配線などを用いれば、十分小さく
構成できる。

以上説明した２つのメモリによる係数乗算器は、第１
図，第２図，第12図のような並列型演算だけでなく、直
列型演算に用いることもできる。

第13図に直列型に構成した本発明の一実施例を示す。第
13図において31は累積加算器である。メモリ３からは、
各トラックのディジタルデータがタップ数分だけ順次読
み出され、メモリ６のアドレスに入力する。メモリ６か
らは入力するディジタルデータとタップ係数の積が出力
され、累積加算器31でタップ数分だけ加算された時点
で、その和をラッチ回路９によってストアする。このラ
ッチ回路に蓄えられたデータが、あるサンプル点におけ
る、例えば第１トラックの等化値を示す。次に第２トラ
ックのデータをメモリ３から順次読み出し、上記の動作
をくり返す。以下、第３，第４……とくり返すことによ
って各トラックの波形等化が行える。

以上の説明からもわかるように直列型演算では、タップ
数分だけ累積加算をするので、回路としては演算速度の
速いものが必要となる。

また本発明は、第12図，第13図に示した回路構成だけで
はなく、両者を組み合わせた回路構成としてもよい。た
とえば、第12図中のＡ部と第13図のＤ部、または第13図
のＣ部の第12図のＢ部を組み合わせがある。ＣとＢとの
組み合せは第１図の動作と同様で、Ｃ部におけるメモリ
６の出力を一時ラッチ回路に蓄え、その出力をWallace
のトリー回路８に入力すればよい。またＡとＤの組み合
わせでは、メモリ６_１〜７の内容を順次、累積加算器31
で加算すれば、所望の等化波形データが得られる。

〔発明の効果〕

以上本発明によれば、複雑な乗算回路を用いることなし
に、各タップの係数とディジタルデータの積が高速で出
力できる。さらに従来の直列型の乗算器がデータのサン
プリング周期のタップ数倍の演算速度を必要としたのに
対し、本発明では並列型であるので、サンプリング周期
と同じ演算速度でよく、またパイプライン処理が可能と
なる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
マルチトラック方式ＰＣＭ記録再生装置に用いる本発明
の一実施例を示すブロック図、第３図は時分割多重処理
を説明する図、第４図はフーリエ変換後のインパルス波
形を示す図、第５図は波形等化回路の一具体的回路図、
第６図はシフトレジスタを用いた本発明の一実施例を示
す図、第７図は本発明による乗算回路の一実施例を示す
図、第８図はWallace のトリー回路の一実施例を示す回
路図、第９図は本発明に用いるＡＤ変換器の一実施例を
示す図、第10図はコード変換例を示す図、第11図はメモ
リ回路の一実施例を示す図、第12図はメモリをタップ分
割した一実施例を示す図、第13図は直列型演算方式の本
発明の一実施例を示す図である。２……ＡＤ変換器、３……メモリ、５……ラッチ回路、６……メモリ、８……Wallaec のトリー回路、９……加算器、10……ラッチ回路、 15……マルチプレクサ、20……遅延素子、 21……乗算回路、22……加算回路、 23……シフトレジスタ、27……ＡＤ変換回路、 28……コード変換回路、31……累積加算器。

Claims

【特許請求の範囲】

【請求項１】入力するアナログ再生信号をディジタル信
号に変換するＡＤ変換器と、変換されたディジタル信号
を記憶しておく記憶回路と、複数の該ディジタル信号と
複数の所定の係数との積を演算する乗算回路と、上記乗
算回路によって演算された複数の積の和を求める加算回
路よりなるディジタル波形等化器において、該ディジタル信号がサインマグニチュードあるいはモデ
ィファイサインマグニチュードコードであり、該乗算器が、あらかじめ該複数のディジタル信号と該複
数の係数との積が格納された定数記憶回路と、演算結果
の正負を判別する極性制御回路で構成され、該ディジタル信号のサインビットを除いた信号を該定数
記憶回路のアドレス端子に接続し、該ディジタル信号の
サインビットを該極性制御回路に入力して乗算結果を得
るとともに、該加算回路が該乗算回路の複数の出力信号
を同時に加算するためのＷａｌｌａｃｅのトリー回路
と、該Ｗａｌｌａｃｅのトリー回路の出力を加算する加
算器からなることを特徴とするディジタル波形等化器。
【請求項２】特許請求の範囲第１項に記載したディジタ
ル波形等化器において、入力する前記アナログ信号が複数のトラックに分配して
記録されたマルチトラックＰＣＭ再生装置における、各
トラックで再生されたＰＣＭ信号を順次選択する信号切
換回路の出力であることを特徴とするディジタル波形等
化器。