JPS61121096A - 音程制御装置 - Google Patents
音程制御装置Info
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- JPS61121096A JPS61121096A JP24262084A JP24262084A JPS61121096A JP S61121096 A JPS61121096 A JP S61121096A JP 24262084 A JP24262084 A JP 24262084A JP 24262084 A JP24262084 A JP 24262084A JP S61121096 A JPS61121096 A JP S61121096A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＬＬＬ
本発明は音程制御装置に関し、待にオーディオ信号の周
波数を所望に変化させることによって原音と再生音との
間の音程を制御する音程制御装置に関するものである。
波数を所望に変化させることによって原音と再生音との
間の音程を制御する音程制御装置に関するものである。
オーディオ信号をサンプリングし又ディジタル化しこれ
を順次ＲＡＭ （ランダムアクセスメモリ）等の記憶手
段に書込み、この書込まれたデータを読出す周期を指令
に応じて変化させることによって、読出したデータから
得られる再生オーディオ信号の周波数を変化させて音程
を制御する音程制御装置が、本願出願人により提案され
ている。
を順次ＲＡＭ （ランダムアクセスメモリ）等の記憶手
段に書込み、この書込まれたデータを読出す周期を指令
に応じて変化させることによって、読出したデータから
得られる再生オーディオ信号の周波数を変化させて音程
を制御する音程制御装置が、本願出願人により提案され
ている。
第１図はかかる装置の概略ブロック図であり、図におい
て、１はＲＡＭの読出しアドレスに所定の一定数値Ｍま
たはＮを加算する加算器、２は加算器１の出力とＲＡＭ
の書込みアドレスを比較する比較器、３は比較器２の出
力であるクロスフェードスタート信号により、クロスフ
ェード制御信“ 号を作り出すクロスフェード制御回路
、４は記憶装置としてのＲＡＭ及びラッチであり、書込
みアドレスと読出しアドレス入力を有しており、マルチ
プレクサ５によって選択された２つの読出しアドレスＲ
及びＲ’ （Ｒ’ −Ｒ＋ＭまたはＲ＋Ｎ ：Ｍ、Ｎ
は任意の整数）により各々のデータをラッチする。６は
クロスフェーダでありＲＡＭ及びラッチ４からの２つの
読出しデータをクロスフェーダ制御回路３の出力によっ
て行ない、出力信号を得る。
て、１はＲＡＭの読出しアドレスに所定の一定数値Ｍま
たはＮを加算する加算器、２は加算器１の出力とＲＡＭ
の書込みアドレスを比較する比較器、３は比較器２の出
力であるクロスフェードスタート信号により、クロスフ
ェード制御信“ 号を作り出すクロスフェード制御回路
、４は記憶装置としてのＲＡＭ及びラッチであり、書込
みアドレスと読出しアドレス入力を有しており、マルチ
プレクサ５によって選択された２つの読出しアドレスＲ
及びＲ’ （Ｒ’ −Ｒ＋ＭまたはＲ＋Ｎ ：Ｍ、Ｎ
は任意の整数）により各々のデータをラッチする。６は
クロスフェーダでありＲＡＭ及びラッチ４からの２つの
読出しデータをクロスフェーダ制御回路３の出力によっ
て行ない、出力信号を得る。
かかる構成にお１いて、読出しアドレスはマルチプレク
サ５を通してＲＡＭ４に入力され、そのアドレスＲに対
応したデータをラッチする。一方、読み出しアドレスは
加算器１により一定数値ＭまだはＮが加算され、これが
アドレスＲ’（Ｒ’＝Ｒ＋ＭまたはＲ＋Ｎ）となって、
マルチプレクサ５を通してＲＡＭ４に入力され、アドレ
スＲ′に対応したデータをラッチする。また、加算器１
で得られた出力Ｒ′と書込みアドレスが同一となったと
きに、ＨレベルまたはＬレベルのクロスフェード信号を
出力する。このことは書込みクロックと読出しクロック
の速度の違いによる不連続性の予知を行なっている。以
下、この事項について第２図、第３図と共に詳述する。
サ５を通してＲＡＭ４に入力され、そのアドレスＲに対
応したデータをラッチする。一方、読み出しアドレスは
加算器１により一定数値ＭまだはＮが加算され、これが
アドレスＲ’（Ｒ’＝Ｒ＋ＭまたはＲ＋Ｎ）となって、
マルチプレクサ５を通してＲＡＭ４に入力され、アドレ
スＲ′に対応したデータをラッチする。また、加算器１
で得られた出力Ｒ′と書込みアドレスが同一となったと
きに、ＨレベルまたはＬレベルのクロスフェード信号を
出力する。このことは書込みクロックと読出しクロック
の速度の違いによる不連続性の予知を行なっている。以
下、この事項について第２図、第３図と共に詳述する。
ここで例えば、読出しりＯツクの速度が書込みクロック
の速度より速い場合には、第２図のように読出しアドレ
スＲより前方にＲ’ （Ｒ’ −Ｒ＋Ｍ）を設け、こ
れが書込みアドレスと同一になれば、アドレスＲが書込
みクロックのアドレスＷに近づいていることになる。一
方、逆に書込みクロックの速度の方が速い場合には、第
３図のように、読出しアドレスＲより後方に検知用アド
レスＲ′（Ｒ’−Ｒ＋Ｎ）を設ければよく、Ｒ′が後方
に位置するということは、減算を意味するが、アドレス
はＲＡＭ内で循環すると考えられるので、回路的には例
えば、ＲＡＭの最大アドレス容量からＭを減じた値（Ｒ
ＡＭ容量−Ｍ）をＮとして加算すればよい。この両者の
場合において、比較器２の出力によって、読出しアドレ
スと書込みアドレスが近づいたことが検出できるので、
その時点よりクロスフェーダをかけるクロスフェード制
御信号を作り出し、ＲＡＭ４で得られたアドレスＲに対
応するデータと、検出用アドレスＲ′に対応するデータ
とによってクロスフェードを行なう。
の速度より速い場合には、第２図のように読出しアドレ
スＲより前方にＲ’ （Ｒ’ −Ｒ＋Ｍ）を設け、こ
れが書込みアドレスと同一になれば、アドレスＲが書込
みクロックのアドレスＷに近づいていることになる。一
方、逆に書込みクロックの速度の方が速い場合には、第
３図のように、読出しアドレスＲより後方に検知用アド
レスＲ′（Ｒ’−Ｒ＋Ｎ）を設ければよく、Ｒ′が後方
に位置するということは、減算を意味するが、アドレス
はＲＡＭ内で循環すると考えられるので、回路的には例
えば、ＲＡＭの最大アドレス容量からＭを減じた値（Ｒ
ＡＭ容量−Ｍ）をＮとして加算すればよい。この両者の
場合において、比較器２の出力によって、読出しアドレ
スと書込みアドレスが近づいたことが検出できるので、
その時点よりクロスフェーダをかけるクロスフェード制
御信号を作り出し、ＲＡＭ４で得られたアドレスＲに対
応するデータと、検出用アドレスＲ′に対応するデータ
とによってクロスフェードを行なう。
尚、第２図、第３図において、一定数１ａＭは同じ値を
用いているが、互いに異なる数値であってもよい。
用いているが、互いに異なる数値であってもよい。
第４図は第１図の具体的構成を示す実施例であり、まず
基本クロックを３つの分周器７１．７２゜７３に入力す
ることにより会込みクロックＷ１制御りＯツクＣ及び読
出しクロックＲを作り、各り０ツクはタイミング回路８
に入力される。タイミング回路８では１、書込みやアド
レス信号と読出しアドレス信号の切換えや、２つのアド
レス信号Ｒ１Ｒ′の切換え、スイッチの制御などを行な
う信号を出力する。６込みクロックＷによりタイミング
回路８から書込みカウンタ１０に供給し書込みアドレス
を作り、読出しクロックによりタイミング回路８から読
出しカウンタ１１に供給して読み出しアドレスＲを作る
。読出しアドレスＲはマルチプレクサ５に直接入力され
ると共に加算器１を通して検出アドレスＲ′を得、これ
をマルチプレクサ５に入力する。書き込みカウンタ１０
とマルチプレクサ５の各出力はマルチプレクサ９に入力
され、また書込みカウンタ１０と加算器１の各出力は比
較器２により比較される。各マルチプレクサ５．９はタ
イミング回路８からの制御クロックＣによって切換制御
される。
基本クロックを３つの分周器７１．７２゜７３に入力す
ることにより会込みクロックＷ１制御りＯツクＣ及び読
出しクロックＲを作り、各り０ツクはタイミング回路８
に入力される。タイミング回路８では１、書込みやアド
レス信号と読出しアドレス信号の切換えや、２つのアド
レス信号Ｒ１Ｒ′の切換え、スイッチの制御などを行な
う信号を出力する。６込みクロックＷによりタイミング
回路８から書込みカウンタ１０に供給し書込みアドレス
を作り、読出しクロックによりタイミング回路８から読
出しカウンタ１１に供給して読み出しアドレスＲを作る
。読出しアドレスＲはマルチプレクサ５に直接入力され
ると共に加算器１を通して検出アドレスＲ′を得、これ
をマルチプレクサ５に入力する。書き込みカウンタ１０
とマルチプレクサ５の各出力はマルチプレクサ９に入力
され、また書込みカウンタ１０と加算器１の各出力は比
較器２により比較される。各マルチプレクサ５．９はタ
イミング回路８からの制御クロックＣによって切換制御
される。
一方、入力信号はＡ／Ｄ変換器１２によりデジタル変換
され、３ステートバツフア１３を通してＲＡＭ４に供給
される。ＲＡＭ４のデータは読出しアドレスＲと検出ア
ドレスＲ′用の２系統の伝送ラインに供給される。つま
り、ラッチ１４Ｒ１１４Ｒ’ 、Ｄ／Ａラッチ１５Ｒ，
１５Ｒ’及びＤ／Ａ変換器１６Ｒ，１６Ｒ’ によって
各アドレスに対応したアナログデータが得られ、これを
クロスフェード回路に入力する。
され、３ステートバツフア１３を通してＲＡＭ４に供給
される。ＲＡＭ４のデータは読出しアドレスＲと検出ア
ドレスＲ′用の２系統の伝送ラインに供給される。つま
り、ラッチ１４Ｒ１１４Ｒ’ 、Ｄ／Ａラッチ１５Ｒ，
１５Ｒ’及びＤ／Ａ変換器１６Ｒ，１６Ｒ’ によって
各アドレスに対応したアナログデータが得られ、これを
クロスフェード回路に入力する。
かかる構成において、第５図（ａ＋乃至（９）に示すタ
イミングチャートと共にその動作を説明する。
イミングチャートと共にその動作を説明する。
マルチプレックサ９は第５図（ωのタイミングで書込み
アドレスＷと読出しアドレスＲまたはＲ′とのＲＡＭ４
への切換えを行なっており、このタイミングでタイミン
グ回路８からの制御信号によりＲＡＭ４の書込み動作ま
たは読出し動作を行なう。またラッチ１４Ｒは第５図中
）の立上りのタイミングでＲＡＭ４からアドレスＲに対
応するデータをラッチする。そしてマルチプレクサ５は
このタイミングより少し遅れて第５図（Ｃ）のタイミン
グでアドレスＲからＲ′へと読出しアドレスを切換え、
更に、これより少し遅れてマルチプレクサ５がアドレス
Ｒ′に切換った後、第５図（小のタイミングでアドレス
Ｒ′に対応するＲＡＭ４のデータをラッチ１４Ｒ′がこ
れをラッチする。そして、各ラッチ１４Ｒ，１４Ｒ’で
ラッチされたデータは第５図＜ｇ＞の立上りのタイミン
グでＤ／Ａラッチ１５Ｒ，１５Ｒ’ にそれぞれラッチ
され、Ｄ／Ａ変換器１６Ｒ，１６Ｒ’ によりアナログ
データに変換され、クロスフェード回路６に入力される
。
アドレスＷと読出しアドレスＲまたはＲ′とのＲＡＭ４
への切換えを行なっており、このタイミングでタイミン
グ回路８からの制御信号によりＲＡＭ４の書込み動作ま
たは読出し動作を行なう。またラッチ１４Ｒは第５図中
）の立上りのタイミングでＲＡＭ４からアドレスＲに対
応するデータをラッチする。そしてマルチプレクサ５は
このタイミングより少し遅れて第５図（Ｃ）のタイミン
グでアドレスＲからＲ′へと読出しアドレスを切換え、
更に、これより少し遅れてマルチプレクサ５がアドレス
Ｒ′に切換った後、第５図（小のタイミングでアドレス
Ｒ′に対応するＲＡＭ４のデータをラッチ１４Ｒ′がこ
れをラッチする。そして、各ラッチ１４Ｒ，１４Ｒ’で
ラッチされたデータは第５図＜ｇ＞の立上りのタイミン
グでＤ／Ａラッチ１５Ｒ，１５Ｒ’ にそれぞれラッチ
され、Ｄ／Ａ変換器１６Ｒ，１６Ｒ’ によりアナログ
データに変換され、クロスフェード回路６に入力される
。
一方、マルチプレクサ９が第５図（ａ）の書込みＷ側に
切替わったら、ＲＡＭ４に対して第５図（ｅ）のタイミ
ングでＡ／Ｄ変換器１２からデジタル入力信号がＲＡ−
Ｍ ４に書込みアドレスＷに対応する個所に書き込まれ
る。従って、ＲＡＭ４のアドレスは第５図（「）に示す
ような順になる。
切替わったら、ＲＡＭ４に対して第５図（ｅ）のタイミ
ングでＡ／Ｄ変換器１２からデジタル入力信号がＲＡ−
Ｍ ４に書込みアドレスＷに対応する個所に書き込まれ
る。従って、ＲＡＭ４のアドレスは第５図（「）に示す
ような順になる。
そして、書込みカウンタ１０と加算器１の出力である検
知アドレスＲ′とを比較し、一致したら、クロスフェー
ド制御回路に出力し、この出力を６に入力してアドレス
ＲとＲ′に対したＲＡＭのデータをクロスフェードして
出力する。
知アドレスＲ′とを比較し、一致したら、クロスフェー
ド制御回路に出力し、この出力を６に入力してアドレス
ＲとＲ′に対したＲＡＭのデータをクロスフェードして
出力する。
かかるクロスフェードの様子が第６図に示されており、
読出しアドレスＲが書込みアドレスＷよりも大なる周波
数を有する場合の例である。時刻し＝ｔ１〜ｔ３の間が
クロスフェード状態であり、［＝ｔ３以降新データ（Ｒ
′）となっていることが判る。
読出しアドレスＲが書込みアドレスＷよりも大なる周波
数を有する場合の例である。時刻し＝ｔ１〜ｔ３の間が
クロスフェード状態であり、［＝ｔ３以降新データ（Ｒ
′）となっていることが判る。
かかる従来装置では、クロスフェードのｔＩＩＮｌｌＩ
をアナログ信号に変換した後で行っているので、このク
ロスフェードの形態を種々に制御することが困難であり
、また回路構成も複雑となる。特にクロスフェードの期
間（１＋〜ｔ３）が読出し周波数に対して一定に設定さ
れているので、入力信号の種類によ°っては音程変換後
の再生音が非常に聞きづらく、またクロスフェードにお
けるフェードイン、フェードアウト制御が直線的に設定
されているので、音の歪みが大きくなるという欠点があ
る。
をアナログ信号に変換した後で行っているので、このク
ロスフェードの形態を種々に制御することが困難であり
、また回路構成も複雑となる。特にクロスフェードの期
間（１＋〜ｔ３）が読出し周波数に対して一定に設定さ
れているので、入力信号の種類によ°っては音程変換後
の再生音が非常に聞きづらく、またクロスフェードにお
けるフェードイン、フェードアウト制御が直線的に設定
されているので、音の歪みが大きくなるという欠点があ
る。
＆貝ｍ
本発明は、クロスフェードの制御をディジタル信号の段
階でなすようにしてクロスフェードの態様を容易に制御
可能とした音程制御装置を提供することを目的としてい
る。
階でなすようにしてクロスフェードの態様を容易に制御
可能とした音程制御装置を提供することを目的としてい
る。
本発明による音程制御装置は、アナログオーディオ信号
をディジタル信号に変換して記憶装置にこのディジタル
信号を書込み、この書込み速度に対して記憶装置からデ
ィジタル信号を読出ずための読出速度を変化させること
によってアナログオーディオ信号の音程を制御自在とし
てなる音程制御装置を対象とし、その特徴とするところ
は、出込み速度と読出し速度との相違に起因する読出し
データの不連続点を検知してその前後において記憶装置
から互いに異なる第１及び第２データを読出す手段と、
第１及び第２読出しデータに対しでクロスフェードをか
けるクロスフェードシリ御手段とを含み、このクロスフ
ェード制御手段は、予め複数の定数が格納された定数格
納手段と、格納手段から格納定数を導出する定数導出制
御手段と、この導出定数と第１及び第２データとを夫々
乗算してこれ等乗算結果を加昇づる演算手段とを有し、
この演算手段の出力をアナログ化して出力するよう構成
されていることを特徴とする。
をディジタル信号に変換して記憶装置にこのディジタル
信号を書込み、この書込み速度に対して記憶装置からデ
ィジタル信号を読出ずための読出速度を変化させること
によってアナログオーディオ信号の音程を制御自在とし
てなる音程制御装置を対象とし、その特徴とするところ
は、出込み速度と読出し速度との相違に起因する読出し
データの不連続点を検知してその前後において記憶装置
から互いに異なる第１及び第２データを読出す手段と、
第１及び第２読出しデータに対しでクロスフェードをか
けるクロスフェードシリ御手段とを含み、このクロスフ
ェード制御手段は、予め複数の定数が格納された定数格
納手段と、格納手段から格納定数を導出する定数導出制
御手段と、この導出定数と第１及び第２データとを夫々
乗算してこれ等乗算結果を加昇づる演算手段とを有し、
この演算手段の出力をアナログ化して出力するよう構成
されていることを特徴とする。
ごうすることによって、定数格納手段からの定数導出態
様を種々に制御可能となって入力信号の種類に応じたク
ロスフェード制御が可能となるものである。
様を種々に制御可能となって入力信号の種類に応じたク
ロスフェード制御が可能となるものである。
衷−」Ｌ」１
以下、図面を用いて本発明の詳細な説明するに、第７図
は本発明の実施例のブロック図であり、第１図と同等部
分は同一符号により示す。
は本発明の実施例のブロック図であり、第１図と同等部
分は同一符号により示す。
図において、ディジタル化された入力信号はＲＡＭ４に
書込まれる。ＲＡＭ４からの読み出しディジタルデータ
はりＯスフニーダ１７へ入力されてクロスフェードがな
され、しかる後にＤ／Ａ変換器１８においてアナログオ
ーディオ信号となって出力される。クロスフェード制御
回路３からのクロスフェード制御信号に応答して、アド
レス発生回路２０が動作してメモリ２１の読出しアドレ
スを発生する。このアドレスによって、メモリ２１から
対応した定数Ａ、Ｂが順次導出されてクロスフェーダ１
７へ供給される。このクロスフェーダ１７では、ＲＡＭ
４からの読出しデータＲ，Ｒ′と定＠Ａ、Ｂとが夫々乗
算され、この両乗算結果が夫々加算されてＤ／Ａ変換器
１８へ入力されるようになっている。
書込まれる。ＲＡＭ４からの読み出しディジタルデータ
はりＯスフニーダ１７へ入力されてクロスフェードがな
され、しかる後にＤ／Ａ変換器１８においてアナログオ
ーディオ信号となって出力される。クロスフェード制御
回路３からのクロスフェード制御信号に応答して、アド
レス発生回路２０が動作してメモリ２１の読出しアドレ
スを発生する。このアドレスによって、メモリ２１から
対応した定数Ａ、Ｂが順次導出されてクロスフェーダ１
７へ供給される。このクロスフェーダ１７では、ＲＡＭ
４からの読出しデータＲ，Ｒ′と定＠Ａ、Ｂとが夫々乗
算され、この両乗算結果が夫々加算されてＤ／Ａ変換器
１８へ入力されるようになっている。
第８図は第７図のクロスフェーダ１７に関する部分の具
体例を示すブロック図であり、第７図と同等部分は同一
符号により示している。ＲＡＭからの読出しデータＲ，
Ｒ’ は乗算器８１．８２において、メモリ２１からの
導出室＠（係数）Ａ。
体例を示すブロック図であり、第７図と同等部分は同一
符号により示している。ＲＡＭからの読出しデータＲ，
Ｒ’ は乗算器８１．８２において、メモリ２１からの
導出室＠（係数）Ａ。
Ｂと夫々乗算されてＡ−Ｒ及びＢ−Ｒ’が得られる。こ
れ等乗算結果は加算器８３において加算されてＡ−Ｒ＋
Ｂ−Ｒ’ となり、この加算結果がＤ／Ａ変換器１８へ
供給されるのである。メモリ２１には、予めディジタル
データに対する乗算係数Ａ、Ｂが夫々複数個格納されて
おり、第６図におけるｔ１〜ｔ３の間にこれ等係数が順
次導出されてディジタルデータと乗算されるのである。
れ等乗算結果は加算器８３において加算されてＡ−Ｒ＋
Ｂ−Ｒ’ となり、この加算結果がＤ／Ａ変換器１８へ
供給されるのである。メモリ２１には、予めディジタル
データに対する乗算係数Ａ、Ｂが夫々複数個格納されて
おり、第６図におけるｔ１〜ｔ３の間にこれ等係数が順
次導出されてディジタルデータと乗算されるのである。
よって、この場合、データＲに対する係数へは順次小と
なるように設定され、またデータＲ′に対する係数Ｂは
順次大となるように設定されている。
なるように設定され、またデータＲ′に対する係数Ｂは
順次大となるように設定されている。
こうすることにより第６図に示したクロスフェードが可
能となるが、この場合、アドレス発生回路２０の発生ア
ドレスの速度を制御可能とすることによって、クロスフ
ェードの発生期間く第６図におけるｔ１〜ｔ３）の長さ
が制御自在となる。このアドレス発生の速度を制御する
方法としては、例えば、アドレスカウンタの入力である
クロックの発生速度（周波数）を制御自在とすれば良い
。
能となるが、この場合、アドレス発生回路２０の発生ア
ドレスの速度を制御可能とすることによって、クロスフ
ェードの発生期間く第６図におけるｔ１〜ｔ３）の長さ
が制御自在となる。このアドレス発生の速度を制御する
方法としては、例えば、アドレスカウンタの入力である
クロックの発生速度（周波数）を制御自在とすれば良い
。
また、係数Ａ、Ｂの値を変化させるようにすることによ
って、例えば、第９図に示す様にクロスフェードの形状
を直線に限らず曲線状とすることも可能である。この方
法としては、アドレス発生用のアドレスカウンタを適宜
選択するようにしてメモリ２１内の読出し係数Ａ、８を
変えて導出係数Ａ、Ｂを選択するようにすれば良い。
って、例えば、第９図に示す様にクロスフェードの形状
を直線に限らず曲線状とすることも可能である。この方
法としては、アドレス発生用のアドレスカウンタを適宜
選択するようにしてメモリ２１内の読出し係数Ａ、８を
変えて導出係数Ａ、Ｂを選択するようにすれば良い。
上記においては、Ｄ／Ａ変換器とＡ／Ｄ変換器とを独立
して設けているが、１つのＤ／Ａ変換器と逐次比較型レ
ジスタを用いてＡ／Ｄ、Ｄ／Ａ変換動作を時分割で処理
するようにしても良い。また、各回路例は図示の例に限
定されることなく種々の変形が可能である。
して設けているが、１つのＤ／Ａ変換器と逐次比較型レ
ジスタを用いてＡ／Ｄ、Ｄ／Ａ変換動作を時分割で処理
するようにしても良い。また、各回路例は図示の例に限
定されることなく種々の変形が可能である。
１１へＬＬ
本発明によれば、クロスフェードをディジタル信号の段
階でなすようにしたので、クロスフェードの状態を種々
に変化させることが可能となり、入力信号の種類に応じ
た音程制御が可能となる効果がある。
階でなすようにしたので、クロスフェードの状態を種々
に変化させることが可能となり、入力信号の種類に応じ
た音程制御が可能となる効果がある。
第１図は本願出願人により提案中の音程制御装置のブロ
ック図、第２図及び第３図は第１図の動作を説明するた
めのＲＡＭ上における読み出しアドレスと書込みアドレ
スの位置対応を示ず図、第４図は第１図のブロックの具
体例を示す図、第５図及び第６図は第４図の動作を説明
するための図、る。 主要部分の符号の説明 １・・・・・・加算器 ２・・・・・・比較器３
・・・・・・クロスフェード制御回路４・・・・・・Ｒ
ＡＭ及びラッチ ５・・・・・・マルチプレクサ １７・・・・・・クロスフェーダ １８・・・・・・Ｄ／Ａ変換器 ２０・・・・・・アドレス発生回路 ２１・・・・・・係数メモリ 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 朱ｌ凹 に引シよＮ
ック図、第２図及び第３図は第１図の動作を説明するた
めのＲＡＭ上における読み出しアドレスと書込みアドレ
スの位置対応を示ず図、第４図は第１図のブロックの具
体例を示す図、第５図及び第６図は第４図の動作を説明
するための図、る。 主要部分の符号の説明 １・・・・・・加算器 ２・・・・・・比較器３
・・・・・・クロスフェード制御回路４・・・・・・Ｒ
ＡＭ及びラッチ ５・・・・・・マルチプレクサ １７・・・・・・クロスフェーダ １８・・・・・・Ｄ／Ａ変換器 ２０・・・・・・アドレス発生回路 ２１・・・・・・係数メモリ 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 朱ｌ凹 に引シよＮ
Claims (3)
- （１）アナログオーディオ信号をディジタル信号に変換
して記憶装置に前記ディジタル信号を書込み、この書込
み速度に対して前記記憶装置からディジタル信号を読出
すための読出速度を変化させることによつて前記アナロ
グオーディオ信号の音程を制御自在としてなる音程制御
装置であつて、前記書込み速度と読出し速度との相違に
起因する読出しデータの不連続点を検知してその前後に
おいて前記記憶装置から互いに異なる第１及び第２デー
タを読出す手段と、前記第１及び第２読出しデータに対
してクロスフェードをかけるクロスフェード制御手段と
を含み、前記クロスフェード制御手段は、予め複数の定
数が格納された定数格納手段と、前記格納手段から格納
定数を導出する定数導出制御手段と、この導出定数と前
記第１及び第２データとを夫々乗算してこれ等乗算結果
を加算する演算手段とを有し、この演算手段の出力をア
ナログ化して出力するよう構成されていることを特徴と
する音程制御装置。 - （２）前記定数導出手段は、定数導出速度を制御自在に
構成されていることを特徴とする特許請求の範囲第１項
の音程制御装置。 - （３）前記定数導出制御手段は、定数導出のためのアド
レスを制御自在に構成されていることを特徴とする特許
請求の範囲第１項または特許請求の範囲第２項の音程制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24262084A JPS61121096A (ja) | 1984-11-16 | 1984-11-16 | 音程制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24262084A JPS61121096A (ja) | 1984-11-16 | 1984-11-16 | 音程制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121096A true JPS61121096A (ja) | 1986-06-09 |
| JPH053599B2 JPH053599B2 (ja) | 1993-01-18 |
Family
ID=17091763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24262084A Granted JPS61121096A (ja) | 1984-11-16 | 1984-11-16 | 音程制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363094A (ja) * | 1986-09-03 | 1988-03-19 | キヤノン株式会社 | 表示装置 |
-
1984
- 1984-11-16 JP JP24262084A patent/JPS61121096A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363094A (ja) * | 1986-09-03 | 1988-03-19 | キヤノン株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053599B2 (ja) | 1993-01-18 |
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