JP3233948B2 - 音程制御装置 - Google Patents
音程制御装置Info
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- JP3233948B2 JP3233948B2 JP06298291A JP6298291A JP3233948B2 JP 3233948 B2 JP3233948 B2 JP 3233948B2 JP 06298291 A JP06298291 A JP 06298291A JP 6298291 A JP6298291 A JP 6298291A JP 3233948 B2 JP3233948 B2 JP 3233948B2
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Description
【０００１】
【技術分野】本発明は音程制御装置に関し、特にオ―デ
ィオ信号の周波数を所望の周波数に変化させることによ
って原音と再生音との間の音程を制御する音程制御装置
に関する。
ィオ信号の周波数を所望の周波数に変化させることによ
って原音と再生音との間の音程を制御する音程制御装置
に関する。
【０００２】
【背景技術】従来、音程制御装置としては、アナログ入
力信号をサンプリングして得られたデ−タをリングバッ
ファメモリに順次書き込み、その書き込み周期とは異な
る周期でデ−タを読み出して読み出したデ−タを順次復
調することにより、該信号の音程を変えるようにしたも
のがある。かかる装置においてはリングバッファメモリ
からのデ−タの読み取り周期が書き込み周期より長い場
合（すなわちピッチを下げる場合）には、バッファメモ
リに記憶されたデータの読み出しを所定間隔毎に前に読
み出したデ―タを一部重複して読み出したり、あるいは
デ−タの読み取り周期が書き込み周期より短い場合（す
なわちピッチを上げる場合）には、読み出すデ−タを一
部読み飛してその後のデ―タから読み出すなどして読み
出しデ−タ量を調整するようになされている。なお、読
み取り周期と書き込み周期とが共に変更可能であれば必
ずしも読み飛ばしや２度読みの必要はない。その読み飛
ばしや２度読みの際に、前後のデ−タ内容の相関性が少
ないと、再生される音に不連続点が生じる。これを軽減
するためにいわゆるクロスフェードという方法が用いら
れる。読み取り周期が書き込み周期より短いときについ
て説明すると、図６(a) に示すように通常、リングバッ
ファメモリの書き込み点Ｗと読み出し点Ｒとの間の差を
示すｄR-W は所定値ｄthより大である。なお、各点が時
計回りに進むとする。ｄR-W ＜ｄthとなると、図６(b)
に示すように読み出し点Ｒより時計回り方向に所定値ｄ
thだけの点Ｒ´からも読み出し、読み出し点Ｒからのデ
―タ値を直線的にフェ―ドアウト処理し、読み出し点Ｒ
´からのデ―タ値を直線的にフェ―ドイン処理して各デ
―タ値を加算することによりクロスフェードが可能であ
る。
力信号をサンプリングして得られたデ−タをリングバッ
ファメモリに順次書き込み、その書き込み周期とは異な
る周期でデ−タを読み出して読み出したデ−タを順次復
調することにより、該信号の音程を変えるようにしたも
のがある。かかる装置においてはリングバッファメモリ
からのデ−タの読み取り周期が書き込み周期より長い場
合（すなわちピッチを下げる場合）には、バッファメモ
リに記憶されたデータの読み出しを所定間隔毎に前に読
み出したデ―タを一部重複して読み出したり、あるいは
デ−タの読み取り周期が書き込み周期より短い場合（す
なわちピッチを上げる場合）には、読み出すデ−タを一
部読み飛してその後のデ―タから読み出すなどして読み
出しデ−タ量を調整するようになされている。なお、読
み取り周期と書き込み周期とが共に変更可能であれば必
ずしも読み飛ばしや２度読みの必要はない。その読み飛
ばしや２度読みの際に、前後のデ−タ内容の相関性が少
ないと、再生される音に不連続点が生じる。これを軽減
するためにいわゆるクロスフェードという方法が用いら
れる。読み取り周期が書き込み周期より短いときについ
て説明すると、図６(a) に示すように通常、リングバッ
ファメモリの書き込み点Ｗと読み出し点Ｒとの間の差を
示すｄR-W は所定値ｄthより大である。なお、各点が時
計回りに進むとする。ｄR-W ＜ｄthとなると、図６(b)
に示すように読み出し点Ｒより時計回り方向に所定値ｄ
thだけの点Ｒ´からも読み出し、読み出し点Ｒからのデ
―タ値を直線的にフェ―ドアウト処理し、読み出し点Ｒ
´からのデ―タ値を直線的にフェ―ドイン処理して各デ
―タ値を加算することによりクロスフェードが可能であ
る。
【０００３】クロスフェ―ドの期間では読み取り点の数
が１つから２つに変化するので、信号中の周波数成分に
よっては互いに逆相の関係になりその周波数成分が打ち
消されたり、互いに同相関係では周波数成分レベルが上
昇し、これにより時間による周波数特性の変化が図７の
如く大きくなりいわゆるトレモロ音が発生する。リング
バッファメモリのサイズすなわち容量が大きいほど所定
値ｄthを大きくとることができるので、図７の特性にお
けるディップの数は増えるが、ディップ間の間隔は狭く
なり、またディップ自体の幅も狭くなる。よって、オ―
ディオ信号の周波数がこのディップの周波数と等しくな
る確率は低くなるので、トレモロ音が発生することは少
なくなると考えられる。
が１つから２つに変化するので、信号中の周波数成分に
よっては互いに逆相の関係になりその周波数成分が打ち
消されたり、互いに同相関係では周波数成分レベルが上
昇し、これにより時間による周波数特性の変化が図７の
如く大きくなりいわゆるトレモロ音が発生する。リング
バッファメモリのサイズすなわち容量が大きいほど所定
値ｄthを大きくとることができるので、図７の特性にお
けるディップの数は増えるが、ディップ間の間隔は狭く
なり、またディップ自体の幅も狭くなる。よって、オ―
ディオ信号の周波数がこのディップの周波数と等しくな
る確率は低くなるので、トレモロ音が発生することは少
なくなると考えられる。
【０００４】ところが、複数の読み取り点を大きくとれ
ても各読み取りデ―タ間の時間的ずれが大きくなるの
で、例えば、パ―カッション等の演奏音の場合、原音で
は１度しか叩かない音が、音程制御後には２度以上叩い
ているように聞こえる残響現象が生ずる。上記した従来
の音程制御装置においてはクロスフェード期間中だけこ
のような現象が起き得るが、リングバッファメモリにお
ける複数の読み取り点を常時指定してデ―タを各々読み
出し、読み出したデ―タ値に係数を各々乗算して互いに
加算することにより出力デ―タを得る音程制御装置にお
いては、リングバッファメモリのサイズを大きくすると
残響現象が常時起き得ることとなる。
ても各読み取りデ―タ間の時間的ずれが大きくなるの
で、例えば、パ―カッション等の演奏音の場合、原音で
は１度しか叩かない音が、音程制御後には２度以上叩い
ているように聞こえる残響現象が生ずる。上記した従来
の音程制御装置においてはクロスフェード期間中だけこ
のような現象が起き得るが、リングバッファメモリにお
ける複数の読み取り点を常時指定してデ―タを各々読み
出し、読み出したデ―タ値に係数を各々乗算して互いに
加算することにより出力デ―タを得る音程制御装置にお
いては、リングバッファメモリのサイズを大きくすると
残響現象が常時起き得ることとなる。
【０００５】
【発明の目的】そこで、本発明の目的は、トレモロ音の
発生及び残響現象を抑制することができる音程制御装置
を提供することである。
発生及び残響現象を抑制することができる音程制御装置
を提供することである。
【０００６】
【発明の構成】本発明の音程制御装置は、入力オ―ディ
オ信号デ―タのサンプリング周期Ｔ0 毎にメモリの１の
書き込みアドレスを所定の順番で指定する書き込みアド
レス指定手段と、サンプリング周期Ｔ0 毎にメモリにお
ける複数の読み取りアドレスを個別に所定の順番に従っ
て指定しサンプリング周期Ｔ0 の所定の倍数Ｊn （２以
上の整数）の周期毎に音程の上昇時にはその複数の読み
取りアドレスを少なくとも１だけサンプリング周期Ｔ0
後のアドレスとし音程の降下時には複数の読み取りアド
レスを少なくとも１だけサンプリング周期Ｔ0 前のアド
レスとする読み取りアドレス指定手段と、入力オ―ディ
オ信号デ―タを前記メモリの指定された書き込みアドレ
スの記憶位置に書き込む手段と、メモリの指定された複
数の読み取りアドレスの記憶位置からデ―タを各々読み
出す手段と、複数の読み取りアドレス毎に書き込みアド
レスとのアドレス間隔に応じて係数を設定する手段と、
複数の読み取りアドレス毎に読み出されたデ―タと対応
する係数とを乗算しかつそれら乗算結果のデ―タ値を互
いに加算して出力デ―タとする演算手段とを備えた音程
制御装置であって、複数の読み取りアドレス間のデ―タ
の時間的ずれの許容時間をＴdmaxとすると、複数の読み
取りアドレスのアドレス間隔の最大値Ｄmax を音程の上
昇時には Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ とし、音程の降下時には Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ とし、許容時間Ｔdmaxを４５〜８０msecに設定すること
を特徴としている。
オ信号デ―タのサンプリング周期Ｔ0 毎にメモリの１の
書き込みアドレスを所定の順番で指定する書き込みアド
レス指定手段と、サンプリング周期Ｔ0 毎にメモリにお
ける複数の読み取りアドレスを個別に所定の順番に従っ
て指定しサンプリング周期Ｔ0 の所定の倍数Ｊn （２以
上の整数）の周期毎に音程の上昇時にはその複数の読み
取りアドレスを少なくとも１だけサンプリング周期Ｔ0
後のアドレスとし音程の降下時には複数の読み取りアド
レスを少なくとも１だけサンプリング周期Ｔ0 前のアド
レスとする読み取りアドレス指定手段と、入力オ―ディ
オ信号デ―タを前記メモリの指定された書き込みアドレ
スの記憶位置に書き込む手段と、メモリの指定された複
数の読み取りアドレスの記憶位置からデ―タを各々読み
出す手段と、複数の読み取りアドレス毎に書き込みアド
レスとのアドレス間隔に応じて係数を設定する手段と、
複数の読み取りアドレス毎に読み出されたデ―タと対応
する係数とを乗算しかつそれら乗算結果のデ―タ値を互
いに加算して出力デ―タとする演算手段とを備えた音程
制御装置であって、複数の読み取りアドレス間のデ―タ
の時間的ずれの許容時間をＴdmaxとすると、複数の読み
取りアドレスのアドレス間隔の最大値Ｄmax を音程の上
昇時には Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ とし、音程の降下時には Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ とし、許容時間Ｔdmaxを４５〜８０msecに設定すること
を特徴としている。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１に示した本発明による音程制御装置
においては、チュ―ナ、テ―プデッキ及びマイクロホン
等のアナログオ―ディオ信号源１から出力されるオ―デ
ィオ信号はＡ／Ｄ変換器２に供給される。Ａ／Ｄ変換器
２の出力にはＤＳＰ（ディジタル信号プロセッサ）３が
接続されている。ＤＳＰ３は後述の如く構成され、マイ
クロコンピュ―タ４によって制御されるようになってい
る。ＤＳＰ３にはリングバッファメモリ９が接続されて
いる。リングバッファメモリ９は例えば、３０００アド
レス（ワ―ド）以上の記憶位置を有する。ＤＳＰ３の出
力にはＤ／Ａ変換器５が接続され、ＤＳＰ３から出力さ
れたディジタルオ―ディオ信号がアナログオ―ディオ信
号に変換される。Ｄ／Ａ変換器５の出力にはパワ―アン
プ６を介してスピ―カ７が接続される。なお、ＤＡＴ等
のディジタルオ―ディオ信号源の場合にはＡ／Ｄ変換器
２を介すことなくＤＳＰ３に接続可能である。
細に説明する。図１に示した本発明による音程制御装置
においては、チュ―ナ、テ―プデッキ及びマイクロホン
等のアナログオ―ディオ信号源１から出力されるオ―デ
ィオ信号はＡ／Ｄ変換器２に供給される。Ａ／Ｄ変換器
２の出力にはＤＳＰ（ディジタル信号プロセッサ）３が
接続されている。ＤＳＰ３は後述の如く構成され、マイ
クロコンピュ―タ４によって制御されるようになってい
る。ＤＳＰ３にはリングバッファメモリ９が接続されて
いる。リングバッファメモリ９は例えば、３０００アド
レス（ワ―ド）以上の記憶位置を有する。ＤＳＰ３の出
力にはＤ／Ａ変換器５が接続され、ＤＳＰ３から出力さ
れたディジタルオ―ディオ信号がアナログオ―ディオ信
号に変換される。Ｄ／Ａ変換器５の出力にはパワ―アン
プ６を介してスピ―カ７が接続される。なお、ＤＡＴ等
のディジタルオ―ディオ信号源の場合にはＡ／Ｄ変換器
２を介すことなくＤＳＰ３に接続可能である。
【０００８】ＤＳＰ３の構成を概略的に示すと図２の如
くである。すなわち、Ａ／Ｄ変換器２からのディジタル
信号はＤＳＰ３内の入力インタ―フェ―ス１３に供給さ
れる。入力インタ―フェ―ス１３にはデ―タバス１４が
接続されており、このデ―タバス１４はデータメモリ１
２、バッファメモリ１６，２８及び係数ＲＡＭ１７に接
続されている。バッファメモリ２８の出力には乗算器１
５の一方の入力が接続されている。乗算器１５の他方の
入力にはバッファメモリ１６の出力が接続されている。
バッファメモリ１６は係数ＲＡＭ１７にも接続され、Ｒ
ＡＭ１７には複数の係数デ―タが記憶される。後述のシ
―ケンスコントロ―ラ２０からのタイミング信号に応じ
てＲＡＭ１７に記憶された係数データ群のうちから１つ
の係数デ―タが読み出され、それがバッファメモリ１６
に供給されて保持される。バッファメモリ１６に保持さ
れた係数デ―タは乗算器１５に供給される。ＡＬＵ（Ar
ithmetic Logic Unit)１８の一方の入力には乗算器１５
の計算出力及びデ―タバス１４が接続され、他方はデ―
タバス１４に接続されている。ＡＬＵ１８は双方の入力
デ―タを加算或いは比較する。ＡＬＵ１８の計算出力に
はアキュムレ―タ１９が接続され、アキュムレ―タ１９
の出力はデ―タバス１４に接続されている。デ―タバス
１４にはリングバッファメモリ９のデ―タ書き込み及び
読み出しを制御するメモリ制御回路２２が接続されてい
る。また、ＡＬＵ１８にはフラグレジスタ２５が接続さ
れている。フラグレジスタ２５はＡＬＵ１８の比較演算
の際の結果を保持する。フラグレジスタ２５には判定回
路２６が接続され、判定回路２６はフラグレジスタ２５
に保持されたフラグとシ―ケンスコントロ―ラ２０から
出力されるデ―タとを比較する。判定回路２６の判定出
力はメモリ制御回路２７に供給される。メモリ制御回路
２７はプログラムメモリ２４の読み出しアドレスを指定
するものであり、通常は所定の順序に従った読み出しア
ドレス信号を発生するが、判定回路２６の判定出力によ
ってはシ―ケンスコントロ―ラ２０から供給されるアド
レス信号を読み出しアドレス信号として出力する。
くである。すなわち、Ａ／Ｄ変換器２からのディジタル
信号はＤＳＰ３内の入力インタ―フェ―ス１３に供給さ
れる。入力インタ―フェ―ス１３にはデ―タバス１４が
接続されており、このデ―タバス１４はデータメモリ１
２、バッファメモリ１６，２８及び係数ＲＡＭ１７に接
続されている。バッファメモリ２８の出力には乗算器１
５の一方の入力が接続されている。乗算器１５の他方の
入力にはバッファメモリ１６の出力が接続されている。
バッファメモリ１６は係数ＲＡＭ１７にも接続され、Ｒ
ＡＭ１７には複数の係数デ―タが記憶される。後述のシ
―ケンスコントロ―ラ２０からのタイミング信号に応じ
てＲＡＭ１７に記憶された係数データ群のうちから１つ
の係数デ―タが読み出され、それがバッファメモリ１６
に供給されて保持される。バッファメモリ１６に保持さ
れた係数デ―タは乗算器１５に供給される。ＡＬＵ（Ar
ithmetic Logic Unit)１８の一方の入力には乗算器１５
の計算出力及びデ―タバス１４が接続され、他方はデ―
タバス１４に接続されている。ＡＬＵ１８は双方の入力
デ―タを加算或いは比較する。ＡＬＵ１８の計算出力に
はアキュムレ―タ１９が接続され、アキュムレ―タ１９
の出力はデ―タバス１４に接続されている。デ―タバス
１４にはリングバッファメモリ９のデ―タ書き込み及び
読み出しを制御するメモリ制御回路２２が接続されてい
る。また、ＡＬＵ１８にはフラグレジスタ２５が接続さ
れている。フラグレジスタ２５はＡＬＵ１８の比較演算
の際の結果を保持する。フラグレジスタ２５には判定回
路２６が接続され、判定回路２６はフラグレジスタ２５
に保持されたフラグとシ―ケンスコントロ―ラ２０から
出力されるデ―タとを比較する。判定回路２６の判定出
力はメモリ制御回路２７に供給される。メモリ制御回路
２７はプログラムメモリ２４の読み出しアドレスを指定
するものであり、通常は所定の順序に従った読み出しア
ドレス信号を発生するが、判定回路２６の判定出力によ
ってはシ―ケンスコントロ―ラ２０から供給されるアド
レス信号を読み出しアドレス信号として出力する。
【０００９】デ―タバス１４には出力インタ―フェ―ス
２３が接続され、出力インタ―フェ―ス２３から出力さ
れるディジタルオ―ディオ信号がＤＳＰ３の出力信号と
してＤ／Ａ変換器５に供給される。インタ―フェ―ス１
３，２３、乗算器１５、係数ＲＡＭ１７、ＡＬＵ１８、
アキュムレ―タ１９及びメモリ制御回路２２，２７の動
作タイミングはシ―ケンスコントロ―ラ２０によって制
御される。シ―ケンスコントロ―ラ２０はプログラムメ
モリ２４に書き込まれた処理プログラムに従って動作す
ると共にマイクロコンピュ―タ４からの指令に応じて動
作する。また、マイクロコンピュ―タ４には操作により
各種指令を発生するためにキ―ボ―ド８が接続されてい
る。キ―ボ―ド８のキ―の操作に応じてマイクロコンピ
ュ―タ４はＲＡＭ１７の係数デ―タの書き込みを制御す
る。
２３が接続され、出力インタ―フェ―ス２３から出力さ
れるディジタルオ―ディオ信号がＤＳＰ３の出力信号と
してＤ／Ａ変換器５に供給される。インタ―フェ―ス１
３，２３、乗算器１５、係数ＲＡＭ１７、ＡＬＵ１８、
アキュムレ―タ１９及びメモリ制御回路２２，２７の動
作タイミングはシ―ケンスコントロ―ラ２０によって制
御される。シ―ケンスコントロ―ラ２０はプログラムメ
モリ２４に書き込まれた処理プログラムに従って動作す
ると共にマイクロコンピュ―タ４からの指令に応じて動
作する。また、マイクロコンピュ―タ４には操作により
各種指令を発生するためにキ―ボ―ド８が接続されてい
る。キ―ボ―ド８のキ―の操作に応じてマイクロコンピ
ュ―タ４はＲＡＭ１７の係数デ―タの書き込みを制御す
る。
【００１０】かかる構成において、Ａ／Ｄ変換器２に供
給されるアナログオ―ディオ信号は所定のサンプリング
周期Ｔ0 毎にディジタルオ―ディオ信号デ―タに変換さ
れてインタ―フェ―ス１３を介してデータメモリ１２に
供給されて記憶される。シ―ケンスコントロ―ラ２０は
インタ―フェ―ス１３からデ―タを読み込むタイミン
グ、データメモリ１２から乗算器１５へ選択的にデータ
を転送するタイミング、ＲＡＭ１７から各係数デ―タを
出力するタイミング、乗算器１５の乗算動作タイミン
グ、ＡＬＵ１８の加算動作タイミング、アキュムレ―タ
１９の出力タイミング及びインタ―フェ―ス２３から演
算結果のデ―タを出力するタイミング等のタイミングを
とる。これらのタイミングが適切にとられることによ
り、所望の動作が行なわれる。例えば、入力されたオ―
ディオ信号デ―タはデ―タバス１４を介してデ―タメモ
リ１２に供給されて記憶される。デ―タメモリ１２に記
憶された信号デ―タは順次読み出されてメモリ制御回路
２２に供給されて書き込みアドレスＷで指定されるリン
グバッファメモリ９の記憶位置に書き込まれる。また、
読み取りアドレスＲMnで指定されるリングバッファメモ
リ９の記憶位置からデ―タが読み出される。読み出され
たデ―タはデ―タメモリ１２に供給されて記憶される。
係数はＲＡＭ１７に記憶され、読み出されてバッファメ
モリ１６に供給されて保持される。デ―タメモリ１２に
記憶されたデ―タは読み出されてバッファメモリ２８に
供給される。乗算器１５はバッファメモリ１６及び２８
に各々保持された係数及びデ―タ値を乗算して出力す
る。また、デ―タメモリ１２に記憶されたデ―タ、変数
及び乗算器１５の乗算結果のデ―タ値はＡＬＵ１８に供
給され、ＡＬＵ１８において加算演算や比較演算がなさ
れ、加算結果はアキュムレ―タ１９に保持され、比較結
果はフラグレジスタ２５に保持される。フラグレジスタ
２５に保持されたフラグに応じてプログラムメモリ２４
の読み出しアドレスがジャンプされ、シ―ケンスコント
ロ―ラ２０の処理プログラムのステップが変化する。
給されるアナログオ―ディオ信号は所定のサンプリング
周期Ｔ0 毎にディジタルオ―ディオ信号デ―タに変換さ
れてインタ―フェ―ス１３を介してデータメモリ１２に
供給されて記憶される。シ―ケンスコントロ―ラ２０は
インタ―フェ―ス１３からデ―タを読み込むタイミン
グ、データメモリ１２から乗算器１５へ選択的にデータ
を転送するタイミング、ＲＡＭ１７から各係数デ―タを
出力するタイミング、乗算器１５の乗算動作タイミン
グ、ＡＬＵ１８の加算動作タイミング、アキュムレ―タ
１９の出力タイミング及びインタ―フェ―ス２３から演
算結果のデ―タを出力するタイミング等のタイミングを
とる。これらのタイミングが適切にとられることによ
り、所望の動作が行なわれる。例えば、入力されたオ―
ディオ信号デ―タはデ―タバス１４を介してデ―タメモ
リ１２に供給されて記憶される。デ―タメモリ１２に記
憶された信号デ―タは順次読み出されてメモリ制御回路
２２に供給されて書き込みアドレスＷで指定されるリン
グバッファメモリ９の記憶位置に書き込まれる。また、
読み取りアドレスＲMnで指定されるリングバッファメモ
リ９の記憶位置からデ―タが読み出される。読み出され
たデ―タはデ―タメモリ１２に供給されて記憶される。
係数はＲＡＭ１７に記憶され、読み出されてバッファメ
モリ１６に供給されて保持される。デ―タメモリ１２に
記憶されたデ―タは読み出されてバッファメモリ２８に
供給される。乗算器１５はバッファメモリ１６及び２８
に各々保持された係数及びデ―タ値を乗算して出力す
る。また、デ―タメモリ１２に記憶されたデ―タ、変数
及び乗算器１５の乗算結果のデ―タ値はＡＬＵ１８に供
給され、ＡＬＵ１８において加算演算や比較演算がなさ
れ、加算結果はアキュムレ―タ１９に保持され、比較結
果はフラグレジスタ２５に保持される。フラグレジスタ
２５に保持されたフラグに応じてプログラムメモリ２４
の読み出しアドレスがジャンプされ、シ―ケンスコント
ロ―ラ２０の処理プログラムのステップが変化する。
【００１１】ＤＳＰ３の具体的動作を示すと図３に示す
ル―チンとなる。すなわち、先ず、連続するサンプリン
グデ―タを読み飛ばし又は２度読みする周期がサンプリ
ング周期Ｔ0 の何倍であるかを示す値Ｊn 及びピッチの
上げ下げに応じて値ＵＤを初期設定する（ステップＳ
１）。これはキ―ボ―ド８からの入力に応じて設定され
る。例えば、ピッチを上げる場合にはＵＤ＝１、ピッチ
を下げる場合にはＵＤ＝−１と設定される。ステップＳ
１の実行後、入力デ―タを書き込みアドレスＷで指定さ
れるリングバッファメモリ９の記憶位置に書き込み（ス
テップＳ２）、出力デ―タＤo を０に等しくさせると共
に変数Ｍを０に等しくさせる（ステップＳ３）。書き込
みアドレスＷは変数ｎが後述のステップＳ１７で加算さ
れる毎（１サンプル毎）に＋１番地だけ変化する。変数
Ｍは読み取りアドレスＲMnの設定用変数である。ステッ
プＳ３の実行後、変数Ｍが読み取り点数Ｎより小である
か否かを判別する（ステップＳ４）。読み取り点数Ｎは
サンプリング周期Ｔ0 内にリングバッファメモリ９から
読み出す回数を示す。Ｍ＜Ｎならば、変数Ｍに１を加算
し（ステップＳ５）、変数ｎから倍数Ｊn を割った値の
余りが０であるか否かを判別する（ステップＳ６）。ｎ
／Ｊn の余りが０でないならば、変数ｎが０に等しいか
否かを判別する（ステップＳ７）。
ル―チンとなる。すなわち、先ず、連続するサンプリン
グデ―タを読み飛ばし又は２度読みする周期がサンプリ
ング周期Ｔ0 の何倍であるかを示す値Ｊn 及びピッチの
上げ下げに応じて値ＵＤを初期設定する（ステップＳ
１）。これはキ―ボ―ド８からの入力に応じて設定され
る。例えば、ピッチを上げる場合にはＵＤ＝１、ピッチ
を下げる場合にはＵＤ＝−１と設定される。ステップＳ
１の実行後、入力デ―タを書き込みアドレスＷで指定さ
れるリングバッファメモリ９の記憶位置に書き込み（ス
テップＳ２）、出力デ―タＤo を０に等しくさせると共
に変数Ｍを０に等しくさせる（ステップＳ３）。書き込
みアドレスＷは変数ｎが後述のステップＳ１７で加算さ
れる毎（１サンプル毎）に＋１番地だけ変化する。変数
Ｍは読み取りアドレスＲMnの設定用変数である。ステッ
プＳ３の実行後、変数Ｍが読み取り点数Ｎより小である
か否かを判別する（ステップＳ４）。読み取り点数Ｎは
サンプリング周期Ｔ0 内にリングバッファメモリ９から
読み出す回数を示す。Ｍ＜Ｎならば、変数Ｍに１を加算
し（ステップＳ５）、変数ｎから倍数Ｊn を割った値の
余りが０であるか否かを判別する（ステップＳ６）。ｎ
／Ｊn の余りが０でないならば、変数ｎが０に等しいか
否かを判別する（ステップＳ７）。
【００１２】ｎ／Ｊn の余りが０ならば、前回の読み取
りアドレスＲMn-1に値ＵＤを加算して今回の読み取りア
ドレスＲMnとし、また書き込みアドレスＷと読み取りア
ドレスＲMnとのアドレス間隔値の前回値であるｄＲMn-1
に値ＵＤを加算して今回のアドレス間隔値ｄＲMnとする
（ステップＳ８）。ここで、図４にリングバッファメモ
リ９における書き込みアドレスＷ、読み取りアドレスＲ
Mn及びアドレス間隔値ｄＲMnの関係を示す。今回のアド
レス間隔値ｄＲMnが０より大であるか否かを判別する
（ステップＳ９）。ｄＲMn＞０ならば、今回のアドレス
間隔値ｄＲMnがリングバッファメモリ９のサイズに相当
する総アドレス数Ｂs より小であるか否かを判別する
（ステップＳ１０）。ｄＲMn＜Ｂs ならば、ｄＲMnで定
まるフェ―ド関数ｆ（ｄＲMn）を算出しその算出値を読
み取りデ―タに係わる係数ａM とし（ステップＳ１
１）、読み取りアドレスＲMnで指定される記憶位置から
デ―タ（＊ＲMn）を読み出し、そのデ―タ（＊ＲMn）に
係数ａM を乗算しかつ出力デ―タＤo を加算して新たな
出力デ―タＤo を得る（ステップＳ１２）。フェ―ド関
数としてはｆ（０）＝０、ｆ（Ｂs)＝０を満足するもの
であれば任意の関数を適用することができる。例えば、
ｆ（ｄＲMn）は直線関数、或いはｆ（Ｂs ／２）＝１、
ｆ（Ｂs ／４）＝（１／２）2を満足する関数である。
なお、ステップＳ８においてリングバッファメモリ９の
アドレスが１番地からＢs 番地までのアドレスをとる場
合には前回の読み取りアドレスＲMn-1がＢs 番地なら
ば、今回の読み取りアドレスＲMnは１番地となる。ま
た、読み取りアドレスＲMnで指定される記憶位置に記憶
されたデ―タを（＊ＲMn）で示した。
りアドレスＲMn-1に値ＵＤを加算して今回の読み取りア
ドレスＲMnとし、また書き込みアドレスＷと読み取りア
ドレスＲMnとのアドレス間隔値の前回値であるｄＲMn-1
に値ＵＤを加算して今回のアドレス間隔値ｄＲMnとする
（ステップＳ８）。ここで、図４にリングバッファメモ
リ９における書き込みアドレスＷ、読み取りアドレスＲ
Mn及びアドレス間隔値ｄＲMnの関係を示す。今回のアド
レス間隔値ｄＲMnが０より大であるか否かを判別する
（ステップＳ９）。ｄＲMn＞０ならば、今回のアドレス
間隔値ｄＲMnがリングバッファメモリ９のサイズに相当
する総アドレス数Ｂs より小であるか否かを判別する
（ステップＳ１０）。ｄＲMn＜Ｂs ならば、ｄＲMnで定
まるフェ―ド関数ｆ（ｄＲMn）を算出しその算出値を読
み取りデ―タに係わる係数ａM とし（ステップＳ１
１）、読み取りアドレスＲMnで指定される記憶位置から
デ―タ（＊ＲMn）を読み出し、そのデ―タ（＊ＲMn）に
係数ａM を乗算しかつ出力デ―タＤo を加算して新たな
出力デ―タＤo を得る（ステップＳ１２）。フェ―ド関
数としてはｆ（０）＝０、ｆ（Ｂs)＝０を満足するもの
であれば任意の関数を適用することができる。例えば、
ｆ（ｄＲMn）は直線関数、或いはｆ（Ｂs ／２）＝１、
ｆ（Ｂs ／４）＝（１／２）2を満足する関数である。
なお、ステップＳ８においてリングバッファメモリ９の
アドレスが１番地からＢs 番地までのアドレスをとる場
合には前回の読み取りアドレスＲMn-1がＢs 番地なら
ば、今回の読み取りアドレスＲMnは１番地となる。ま
た、読み取りアドレスＲMnで指定される記憶位置に記憶
されたデ―タを（＊ＲMn）で示した。
【００１３】ステップＳ９においてｄＲMn≦０と判別さ
れたならば、ピッチを下げたことにより読み取りアドレ
スＲMnが書き込みアドレスＷ又はそれより前のアドレス
になったので、書き込みアドレスＷに総アドレス数Ｂs
を加算しその加算結果のアドレスを読み取りアドレスＲ
Mnとして設定し、また総アドレス数Ｂs をアドレス間隔
値ｄＲMnとして設定する（ステップＳ１３）。ステップ
Ｓ１３の実行後、ステップＳ１１に移行する。なお、Ｕ
Ｄ＝−１ならば実際にはｄＲMn＜０とはならならず、ｄ
ＲMn＝０となる。
れたならば、ピッチを下げたことにより読み取りアドレ
スＲMnが書き込みアドレスＷ又はそれより前のアドレス
になったので、書き込みアドレスＷに総アドレス数Ｂs
を加算しその加算結果のアドレスを読み取りアドレスＲ
Mnとして設定し、また総アドレス数Ｂs をアドレス間隔
値ｄＲMnとして設定する（ステップＳ１３）。ステップ
Ｓ１３の実行後、ステップＳ１１に移行する。なお、Ｕ
Ｄ＝−１ならば実際にはｄＲMn＜０とはならならず、ｄ
ＲMn＝０となる。
【００１４】ステップＳ１０においてｄＲMn≧Ｂs と判
別されたならば、ピッチを上げたことにより読み取りア
ドレスＲMnが書き込みアドレスＷ又はそれより後のアド
レスになったので、書き込みアドレスＷと等しいアドレ
スを読み取りアドレスＲMnとして設定し、また０をアド
レス間隔値ｄＲMnとして設定する（ステップＳ１４）。
ステップＳ１４の実行後、ステップＳ１１に移行する。
なお、ＵＤ＝１ならば実際にはｄＲMn＞Ｂs とはなら
ず、ｄＲMn＝Ｂs となる。
別されたならば、ピッチを上げたことにより読み取りア
ドレスＲMnが書き込みアドレスＷ又はそれより後のアド
レスになったので、書き込みアドレスＷと等しいアドレ
スを読み取りアドレスＲMnとして設定し、また０をアド
レス間隔値ｄＲMnとして設定する（ステップＳ１４）。
ステップＳ１４の実行後、ステップＳ１１に移行する。
なお、ＵＤ＝１ならば実際にはｄＲMn＞Ｂs とはなら
ず、ｄＲMn＝Ｂs となる。
【００１５】ステップＳ７においてｎ＝０と判別したな
らば、最初のサンプリング入力デ―タであるので、ステ
ップＳ１１に進み、ｎ≠０と判別したならば、最初のサ
ンプリング入力デ―タ以外であるので、ステップＳ１２
に進む。ステップＳ４においてＭ≧Ｎならば、読み取り
点数Ｎだけ読み取りアドレスで指定される記憶位置から
デ―タを読み出して出力デ―タＤo を得たので、その出
力デ―タＤo を実際に出力する（ステップＳ１５）。そ
して、音程制御処理の終了であるか否かを判別し（ステ
ップＳ１６）、終了でないならば、変数ｎに１を加算し
（ステップＳ１７）、ステップＳ２に進む。音程制御処
理の終了ならば、本ル―チンを終了する。
らば、最初のサンプリング入力デ―タであるので、ステ
ップＳ１１に進み、ｎ≠０と判別したならば、最初のサ
ンプリング入力デ―タ以外であるので、ステップＳ１２
に進む。ステップＳ４においてＭ≧Ｎならば、読み取り
点数Ｎだけ読み取りアドレスで指定される記憶位置から
デ―タを読み出して出力デ―タＤo を得たので、その出
力デ―タＤo を実際に出力する（ステップＳ１５）。そ
して、音程制御処理の終了であるか否かを判別し（ステ
ップＳ１６）、終了でないならば、変数ｎに１を加算し
（ステップＳ１７）、ステップＳ２に進む。音程制御処
理の終了ならば、本ル―チンを終了する。
【００１６】従って、読み飛ばし又は２度読みのための
倍数Ｊn が３であり、読み取り点数Ｎが２であれば、入
力デ―タが３サンプリングされる毎に読み取りアドレス
Ｒ1n，Ｒ2nが変化される。すなわち、ピッチを上げる場
合には読み取りアドレスＲ1n，Ｒ2nは前回値Ｒ1n-1，Ｒ
2n-1よりＵＤだけ各々進められ、ピッチを下げる場合に
は読み取りアドレスＲ1n，Ｒ2nは前回値Ｒ1n-1，Ｒ2n-1
よりＵＤだけ各々遅らされる。この読み取りアドレスＲ
1nと書き込みアドレスＷとのアドレス間隔値ｄＲ1nで定
まるフェ―ド関数ｆ（ｄＲ1n）が係数ａ1 とされ、読み
取りアドレスＲ 1nで指定される記憶位置から読み出され
たデ―タ（＊Ｒ1n）に係数ａ1 を乗算しかつ出力デ―タ
Ｄo （＝０）を加算することにより出力デ―タＤo （＝
ａ1 （＊Ｒ1n))が算出される。また読み取りアドレスＲ
2nと書き込みアドレスＷとのアドレス間隔値ｄＲ2nで定
まるフェ―ド関数ｆ（ｄＲ2n）が係数ａ2 とされ、読み
取りアドレスＲ2nで指定される記憶位置から読み出され
たデ―タ（＊Ｒ2n）に係数ａ2 を乗算しかつ出力デ―タ
Ｄo （＝ａ1 （＊Ｒ1n))を加算することにより出力デ―
タＤo （＝ａ1 （＊Ｒ1n）＋ａ2 （＊Ｒ2n))が算出され
る。この算出された出力デ―タＤo がインタ―フェ―ス
２３を介してＤ／Ａ変換器５に供給される。
倍数Ｊn が３であり、読み取り点数Ｎが２であれば、入
力デ―タが３サンプリングされる毎に読み取りアドレス
Ｒ1n，Ｒ2nが変化される。すなわち、ピッチを上げる場
合には読み取りアドレスＲ1n，Ｒ2nは前回値Ｒ1n-1，Ｒ
2n-1よりＵＤだけ各々進められ、ピッチを下げる場合に
は読み取りアドレスＲ1n，Ｒ2nは前回値Ｒ1n-1，Ｒ2n-1
よりＵＤだけ各々遅らされる。この読み取りアドレスＲ
1nと書き込みアドレスＷとのアドレス間隔値ｄＲ1nで定
まるフェ―ド関数ｆ（ｄＲ1n）が係数ａ1 とされ、読み
取りアドレスＲ 1nで指定される記憶位置から読み出され
たデ―タ（＊Ｒ1n）に係数ａ1 を乗算しかつ出力デ―タ
Ｄo （＝０）を加算することにより出力デ―タＤo （＝
ａ1 （＊Ｒ1n))が算出される。また読み取りアドレスＲ
2nと書き込みアドレスＷとのアドレス間隔値ｄＲ2nで定
まるフェ―ド関数ｆ（ｄＲ2n）が係数ａ2 とされ、読み
取りアドレスＲ2nで指定される記憶位置から読み出され
たデ―タ（＊Ｒ2n）に係数ａ2 を乗算しかつ出力デ―タ
Ｄo （＝ａ1 （＊Ｒ1n))を加算することにより出力デ―
タＤo （＝ａ1 （＊Ｒ1n）＋ａ2 （＊Ｒ2n))が算出され
る。この算出された出力デ―タＤo がインタ―フェ―ス
２３を介してＤ／Ａ変換器５に供給される。
【００１７】そのピッチを上げる際に読み取りアドレス
Ｒ1n，Ｒ2nを進めたために読み取りアドレスＲ1n，Ｒ2n
が書き込みアドレスＷを追い越してしまいアドレス間隔
値ｄＲ1n，ｄＲ2nが総アドレス数Ｂs 以上となった場合
には、読み取りアドレスＲ1n，Ｒ2nが書き込みアドレス
Ｗに等しくされる。また、ピッチを下げる際に読み取り
アドレスＲ1n，Ｒ2nを遅らせたために読み取りアドレス
Ｒ1n，Ｒ2nが書き込みアドレスＷ以下に下がってしまい
アドレス間隔値ｄＲ1n，ｄＲ2nが０以下となった場合に
は、読み取りアドレスＲ1n，Ｒ2nが書き込みアドレスＷ
＋総アドレス数Ｂs に等しくされる。
Ｒ1n，Ｒ2nを進めたために読み取りアドレスＲ1n，Ｒ2n
が書き込みアドレスＷを追い越してしまいアドレス間隔
値ｄＲ1n，ｄＲ2nが総アドレス数Ｂs 以上となった場合
には、読み取りアドレスＲ1n，Ｒ2nが書き込みアドレス
Ｗに等しくされる。また、ピッチを下げる際に読み取り
アドレスＲ1n，Ｒ2nを遅らせたために読み取りアドレス
Ｒ1n，Ｒ2nが書き込みアドレスＷ以下に下がってしまい
アドレス間隔値ｄＲ1n，ｄＲ2nが０以下となった場合に
は、読み取りアドレスＲ1n，Ｒ2nが書き込みアドレスＷ
＋総アドレス数Ｂs に等しくされる。
【００１８】上記の動作を行なうサンプリング間の連続
する２つのサンプリング時の入力デ―タに対しては、ア
ドレス間隔値ｄＲ1n，ｄＲ2nの変化はないので、係数ａ
1 ，ａ2 は維持され、読み取りアドレスＲ1n，Ｒ2nで指
定される記憶位置から読み出されたデ―タ（＊Ｒ1n），
（＊Ｒ2n）に応じて上記の如く出力デ―タＤo が算出さ
れる。
する２つのサンプリング時の入力デ―タに対しては、ア
ドレス間隔値ｄＲ1n，ｄＲ2nの変化はないので、係数ａ
1 ，ａ2 は維持され、読み取りアドレスＲ1n，Ｒ2nで指
定される記憶位置から読み出されたデ―タ（＊Ｒ1n），
（＊Ｒ2n）に応じて上記の如く出力デ―タＤo が算出さ
れる。
【００１９】複数の読み取りアドレス（例えば、Ｒ1n，
Ｒ2n）間のデ―タの時間的ずれＴdは、複数の読み取り
アドレス間のアドレス間隔値Ｄとすると、ピッチを上げ
るときには Ｔd ＝Ｄ・（１−１／Ｊn ）・Ｔ0 …(1) ピッチを下げるときには Ｔd ＝Ｄ・（１＋１／Ｊn ）・Ｔ0 …(2) の如く表わすことができる。この式(1) 及び(2) から、
Ｄ及びＪn が一定にならば、ピッチを上げるときの方が
下げるときよりも時間Ｔd が小さくなるので、ピッチを
上げるときの方が下げるときよりも上記の残響現象が生
じづらいことが分かる。複数の読み取りアドレス間のア
ドレス間隔値Ｄの最大値Ｄmax は、デ―タの時間的ずれ
Ｔd の許容時間をＴdmaxとすると、ピッチを上げるとき
には式(1)から Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ …(3) とし、ピッチを下げるときには式(2) から Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ …(4) とすることができる。許容時間Ｔdmaxは、残響現象が顕
著とならないように４５〜８０msecに設定される。
Ｒ2n）間のデ―タの時間的ずれＴdは、複数の読み取り
アドレス間のアドレス間隔値Ｄとすると、ピッチを上げ
るときには Ｔd ＝Ｄ・（１−１／Ｊn ）・Ｔ0 …(1) ピッチを下げるときには Ｔd ＝Ｄ・（１＋１／Ｊn ）・Ｔ0 …(2) の如く表わすことができる。この式(1) 及び(2) から、
Ｄ及びＪn が一定にならば、ピッチを上げるときの方が
下げるときよりも時間Ｔd が小さくなるので、ピッチを
上げるときの方が下げるときよりも上記の残響現象が生
じづらいことが分かる。複数の読み取りアドレス間のア
ドレス間隔値Ｄの最大値Ｄmax は、デ―タの時間的ずれ
Ｔd の許容時間をＴdmaxとすると、ピッチを上げるとき
には式(1)から Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ …(3) とし、ピッチを下げるときには式(2) から Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ …(4) とすることができる。許容時間Ｔdmaxは、残響現象が顕
著とならないように４５〜８０msecに設定される。
【００２０】例えば、複数の読み取りアドレス間が等間
隔とすると、リングバッファメモリ９の総アドレス数Ｂ
s はＮ・Ｄmax であるので、ピッチを上げるときには Ｂs ＝Ｎ・Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ …(5) となり、ピッチを下げるときには Ｂs ＝Ｎ・Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ …(6) となる。よって、残響現象を抑制しかつトレモロ音を抑
制するためにはリングバッファメモリ９の総アドレス数
Ｂs をピッチの上げ下げに応じて変化させる必要があ
る。リングバッファメモリ９の総アドレス数Ｂs を固定
とする場合には、最も残響現象を生じ易い音に合せて総
アドレス数Ｂs を設定する必要がある。例えば、ピッチ
シフトを半音単位で２音半まで（上下５段階ずつ）行な
うとすると、リングバッファメモリ９の総アドレス数Ｂ
s を固定した場合、ピッチを上げるときにはピッチシフ
ト量が小さいほど、ピッチを下げるときにはピッチシフ
ト量が大きいほど読み取りアドレス間のデ―タの時間的
ずれＴd が長くなり、また、ピッチを下げるときにはピ
ッチを上げるときよりもその時間的ずれＴd が長くな
る。よって、ピッチを２音半下げたときに残響現象が気
にならない程度にリングバッファメモリ９の総アドレス
数Ｂs を固定すれば良い。総アドレス数Ｂs をピッチの
上げ下げに応じて変化させるならば、ピッチを上げると
きは半音上げるときに残響現象が気にならない程度に設
定し、ピッチを下げるときは２音半下げるときに残響現
象が気にならない程度に設定すれば良い。
隔とすると、リングバッファメモリ９の総アドレス数Ｂ
s はＮ・Ｄmax であるので、ピッチを上げるときには Ｂs ＝Ｎ・Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ …(5) となり、ピッチを下げるときには Ｂs ＝Ｎ・Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ …(6) となる。よって、残響現象を抑制しかつトレモロ音を抑
制するためにはリングバッファメモリ９の総アドレス数
Ｂs をピッチの上げ下げに応じて変化させる必要があ
る。リングバッファメモリ９の総アドレス数Ｂs を固定
とする場合には、最も残響現象を生じ易い音に合せて総
アドレス数Ｂs を設定する必要がある。例えば、ピッチ
シフトを半音単位で２音半まで（上下５段階ずつ）行な
うとすると、リングバッファメモリ９の総アドレス数Ｂ
s を固定した場合、ピッチを上げるときにはピッチシフ
ト量が小さいほど、ピッチを下げるときにはピッチシフ
ト量が大きいほど読み取りアドレス間のデ―タの時間的
ずれＴd が長くなり、また、ピッチを下げるときにはピ
ッチを上げるときよりもその時間的ずれＴd が長くな
る。よって、ピッチを２音半下げたときに残響現象が気
にならない程度にリングバッファメモリ９の総アドレス
数Ｂs を固定すれば良い。総アドレス数Ｂs をピッチの
上げ下げに応じて変化させるならば、ピッチを上げると
きは半音上げるときに残響現象が気にならない程度に設
定し、ピッチを下げるときは２音半下げるときに残響現
象が気にならない程度に設定すれば良い。
【００２１】なお、上記した実施例においては、ＤＳＰ
を用いて音程制御を可能にしているが、これに限らな
い。例えば、リングバッファメモリから読み出したデ―
タを保持する複数のラッチ回路と、複数の読み取りアド
レス毎に書き込みアドレスとのアドレス間隔に応じて係
数を設定する演算回路と、設定された係数をラッチ回路
の出力デ―タに乗算する複数の乗算器と、複数の乗算器
の出力デ―タ値を加算する加算器とを備えて音程制御す
ることもできる。
を用いて音程制御を可能にしているが、これに限らな
い。例えば、リングバッファメモリから読み出したデ―
タを保持する複数のラッチ回路と、複数の読み取りアド
レス毎に書き込みアドレスとのアドレス間隔に応じて係
数を設定する演算回路と、設定された係数をラッチ回路
の出力デ―タに乗算する複数の乗算器と、複数の乗算器
の出力デ―タ値を加算する加算器とを備えて音程制御す
ることもできる。
【００２２】
【発明の効果】以上の如く、本発明によれば、複数の読
み取りアドレス間のデ―タの時間的ずれの許容時間をＴ
dmaxとすると、複数の読み取りアドレスのアドレス間隔
の最大値Ｄmax を音程の上昇時には Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ とし、音程の降下時には Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ とし、許容時間Ｔdmaxを残響現象が顕著とならない４５
〜８０msecに設定するので、リングバッファメモリのサ
イズを大きくとってトレモロ音の発生を抑制しつつ残響
現象をも抑制することができる。
み取りアドレス間のデ―タの時間的ずれの許容時間をＴ
dmaxとすると、複数の読み取りアドレスのアドレス間隔
の最大値Ｄmax を音程の上昇時には Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ とし、音程の降下時には Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ とし、許容時間Ｔdmaxを残響現象が顕著とならない４５
〜８０msecに設定するので、リングバッファメモリのサ
イズを大きくとってトレモロ音の発生を抑制しつつ残響
現象をも抑制することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の装置中のＤＳＰの概略的構成を示すブロ
ック図である。
ック図である。
【図３】ＤＳＰの動作を示すフロ―図である。
【図４】リングバッファメモリの書き込みアドレスと各
読み取りアドレスとの位置対応を示す図である。
読み取りアドレスとの位置対応を示す図である。
【図５】本発明による音程制御装置の時間による周波数
特性の変化を示す図である。
特性の変化を示す図である。
【図６】従来の音程制御装置におけるリングバッファメ
モリの書き込みアドレスと各読み取りアドレスとの位置
対応を示す図である。
モリの書き込みアドレスと各読み取りアドレスとの位置
対応を示す図である。
【図７】従来の音程制御装置のクロスフェ―ド期間の時
間による周波数特性の変化を示す図である。
間による周波数特性の変化を示す図である。
２ Ａ／Ｄ変換器 ３ ＤＳＰ ４ マイクロコンピュ―タ ５ Ｄ／Ａ変換器 ９ リングバッファメモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G10L 21/04
Claims (2)
- 【請求項１】 入力オ―ディオ信号デ―タのサンプリン
グ周期Ｔ0 毎にメモリの１の書き込みアドレスを所定の
順番で指定する書き込みアドレス指定手段と、前記サン
プリング周期Ｔ0 毎にメモリにおける複数の読み取りア
ドレスを個別に前記所定の順番に従って指定し前記サン
プリング周期Ｔ0 の所定の倍数Ｊn （２以上の整数）の
周期毎に音程の上昇時にはその複数の読み取りアドレス
を少なくとも１だけ前記サンプリング周期Ｔ0後のアド
レスとし音程の降下時には前記複数の読み取りアドレス
を少なくとも１だけ前記サンプリング周期Ｔ0 前のアド
レスとする読み取りアドレス指定手段と、前記入力オ―
ディオ信号デ―タを前記メモリの指定された前記書き込
みアドレスの記憶位置に書き込む手段と、前記メモリの
指定された前記複数の読み取りアドレスの記憶位置から
デ―タを各々読み取る手段と、前記複数の読み取りアド
レス毎に前記書き込みアドレスとのアドレス間隔に応じ
て係数を設定する手段と、前記複数の読み取りアドレス
毎に読み取ったデ―タと対応する係数とを乗算しかつそ
れら乗算結果のデ―タ値を互いに加算して出力デ―タと
する演算手段とを備えた音程制御装置であって、前記複
数の読み取りアドレス間のデ―タの時間的ずれの許容時
間をＴdmaxとすると、前記複数の読み取りアドレスのア
ドレス間隔の最大値Ｄmax を音程の上昇時には Ｄmax ＝Ｔdmax／{(１−１／Ｊn ）・Ｔ0 ｝ とし、音程の降下時には Ｄmax ＝Ｔdmax／{(１＋１／Ｊn ）・Ｔ0 ｝ とし、前記許容時間Ｔdmaxを４５〜８０msecに設定する
ことを特徴とする音程制御装置。 - 【請求項２】 前記メモリはリングバッファメモリから
なり、前記書き込みアドレス及び前記読み取りアドレス
が最終アドレスの次に一番のアドレスに戻って指定され
ることを特徴とする請求項１記載の音程制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06298291A JP3233948B2 (ja) | 1991-03-27 | 1991-03-27 | 音程制御装置 |
| US08/425,226 US5522010A (en) | 1991-03-26 | 1995-04-18 | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06298291A JP3233948B2 (ja) | 1991-03-27 | 1991-03-27 | 音程制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04296899A JPH04296899A (ja) | 1992-10-21 |
| JP3233948B2 true JP3233948B2 (ja) | 2001-12-04 |
Family
ID=13216080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06298291A Expired - Fee Related JP3233948B2 (ja) | 1991-03-26 | 1991-03-27 | 音程制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233948B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147504A (ja) * | 2007-12-12 | 2009-07-02 | Takema Hazamada | 補聴器 |
-
1991
- 1991-03-27 JP JP06298291A patent/JP3233948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04296899A (ja) | 1992-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |